JPS6157122A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS6157122A JPS6157122A JP59178989A JP17898984A JPS6157122A JP S6157122 A JPS6157122 A JP S6157122A JP 59178989 A JP59178989 A JP 59178989A JP 17898984 A JP17898984 A JP 17898984A JP S6157122 A JPS6157122 A JP S6157122A
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- JP
- Japan
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- signal
- reference frequency
- output
- frequency signal
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- Pending
Links
- 238000011084 recovery Methods 0.000 claims description 4
- 238000005070 sampling Methods 0.000 abstract description 3
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＦ’ＬＬｔ−使用した周波数同期回路において
、同期基準入力信号が切断された時に電圧制御形発振器
の出力周波数を安定化させるＰＬＬ回路に関する。
、同期基準入力信号が切断された時に電圧制御形発振器
の出力周波数を安定化させるＰＬＬ回路に関する。
（従来の技術）
従来のＰＬＬ周波数同期回路においては、比較器に入力
される基準周波数信号が存在する時に電圧制御形発振器
の周波数１ＭＩ御電圧電圧この発振器の出力信号周波数
が基準周波数と等しくなる。しかし、基準周波数信号が
切断されると、電圧制御形発振器は自走状態になり、当
該発振器の出力周波数は基準周波数信号が切断される前
とは大きく異なってしまう＠ したがって、正確な周波数を必要とする機器に悪影響を
与えるだけではなく、再び基準周波数信号が入力された
時には同期復帰時間が増加する恐れがあった。
される基準周波数信号が存在する時に電圧制御形発振器
の周波数１ＭＩ御電圧電圧この発振器の出力信号周波数
が基準周波数と等しくなる。しかし、基準周波数信号が
切断されると、電圧制御形発振器は自走状態になり、当
該発振器の出力周波数は基準周波数信号が切断される前
とは大きく異なってしまう＠ したがって、正確な周波数を必要とする機器に悪影響を
与えるだけではなく、再び基準周波数信号が入力された
時には同期復帰時間が増加する恐れがあった。
次に、従来技術について図面を参照して説明しておく。
第２図は従来技術によるＰＬＬ回路の−９１１を示すブ
ロック図でアシ、位相比較器１と、低域フィルタ２と、
電圧制御形発振器ろとにより構成されている。第１図に
８いて、信号線１０２上の基準周波数信号が位相比較器
１に入力されている間には、電圧制御形発振器３の発振
出力信号（信号線１０１上）の発振周波数が基準周波数
に等しくなるように、低域フィルタ２の出力電圧（信号
組３０１上）は電圧制御形発振器３に加えられている。
ロック図でアシ、位相比較器１と、低域フィルタ２と、
電圧制御形発振器ろとにより構成されている。第１図に
８いて、信号線１０２上の基準周波数信号が位相比較器
１に入力されている間には、電圧制御形発振器３の発振
出力信号（信号線１０１上）の発振周波数が基準周波数
に等しくなるように、低域フィルタ２の出力電圧（信号
組３０１上）は電圧制御形発振器３に加えられている。
しかし、基準周波数信号（信号線１０２上）が切断され
た時には、低域フィルタ２の出力電圧（信号線３０１上
）はあらかじめ設定されているある特定電圧になシ、電
圧制御形発振器３の発振出力信号（信号線１０１上）の
周波数は基準入力信号（信号１１０２上）のものとは異
なったもの占なる。このため、正確な同期周波数を必要
とす」 る機器へ悪影響を与えるばかりではなく、再び基準周波
数信号（信号線１０２上）が入力された時には同期復帰
時間が大きくなる。
た時には、低域フィルタ２の出力電圧（信号線３０１上
）はあらかじめ設定されているある特定電圧になシ、電
圧制御形発振器３の発振出力信号（信号線１０１上）の
周波数は基準入力信号（信号１１０２上）のものとは異
なったもの占なる。このため、正確な同期周波数を必要
とす」 る機器へ悪影響を与えるばかりではなく、再び基準周波
数信号（信号線１０２上）が入力された時には同期復帰
時間が大きくなる。
（発明が解決しようとする問題点）
したがって、上記構成においては、基準周波数信号が切
断された時に電圧制御形発振器の発振周波数が切断以前
とは異なってしまい、いったん切断されてから基準周波
数信号が復旧した時には、再び同期がかかるまで多少の
時間を要するという欠点があった。
断された時に電圧制御形発振器の発振周波数が切断以前
とは異なってしまい、いったん切断されてから基準周波
数信号が復旧した時には、再び同期がかかるまで多少の
時間を要するという欠点があった。
本発明の目的は、ＰＬＬ周波数同期回路に対して位相比
較の基準周波数信号が入力されている時には低域フィル
タの出力電圧をサンプルし、上記信号が切断された時に
は当該信号が切断される直前の低域フ斗ルタの出力電圧
を保持し、当該信号が切断された時に電圧制御形発振器
への佃制御電圧を低域フィルタの出力電圧からサンプル
ホールド出力に切換えることによって上記欠点を除去し
、同期はずれを起すことがないように構成したＰＬＬ回
路を提供することにある。
較の基準周波数信号が入力されている時には低域フィル
タの出力電圧をサンプルし、上記信号が切断された時に
は当該信号が切断される直前の低域フ斗ルタの出力電圧
を保持し、当該信号が切断された時に電圧制御形発振器
への佃制御電圧を低域フィルタの出力電圧からサンプル
ホールド出力に切換えることによって上記欠点を除去し
、同期はずれを起すことがないように構成したＰＬＬ回
路を提供することにある。
（問題点を解決するための手段）
本発明によるＰＬＬ回路は位相比較器と、低域フィルタ
と、を圧制御形発振器とから成り、サンプルホールド回
路と、スイッチとを付加して具備し、基準周波数が切断
された時に電圧制御形発振器の出力信号の周波数が切断
以前の周波数から外れないように制御すると共に、同期
復帰が容易になるように構成したものでるる。
と、を圧制御形発振器とから成り、サンプルホールド回
路と、スイッチとを付加して具備し、基準周波数が切断
された時に電圧制御形発振器の出力信号の周波数が切断
以前の周波数から外れないように制御すると共に、同期
復帰が容易になるように構成したものでるる。
サンプルホールド回路は、位相比較器へ入力される基準
周波数信号が存在する時には低域フィルタの出力電圧を
サンプルし続け、基準周波数信号が切断された時には基
準周波数信号が切断される直前の低域フィルタの出力電
圧を保持するためのものでちる。
周波数信号が存在する時には低域フィルタの出力電圧を
サンプルし続け、基準周波数信号が切断された時には基
準周波数信号が切断される直前の低域フィルタの出力電
圧を保持するためのものでちる。
スイッチは、基準周波数信号が切断された時に電圧制御
形発振器への制御室１圧を低域フィルタの出力からサン
プルホールド回路に切換えるためのものである。
形発振器への制御室１圧を低域フィルタの出力からサン
プルホールド回路に切換えるためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
２Ａ１図は、本発明によるＰＬＬ１路の一実施例を示す
ブロック図でおる。第１図において、第２図におけるも
のと同様な要素には同様な番号が付してわシ、４はサン
プルホールド回路、５は基準周波数信号切断検出器、６
はスイッチである。第１図は入力基準周波数が切断され
た場合の周波数安定化を行ったものでおり、従来の回路
にサンプルホールド回路４と、基準周波数信号切断検出
器５と、スイッチ６とを付加して、信号線１０２上の基
準周波数信号が位相比較器１に入力されている期間には
、サンプルホールド回路４は低域フィルタ２の出力をサ
ンプルし続けている。したがって、電圧制御形発振器３
への制御電圧（信号線６０１上）は、低域フィルタ２の
出力電圧（信号線３０１上）をスイッチ６により結合し
たものである。
ブロック図でおる。第１図において、第２図におけるも
のと同様な要素には同様な番号が付してわシ、４はサン
プルホールド回路、５は基準周波数信号切断検出器、６
はスイッチである。第１図は入力基準周波数が切断され
た場合の周波数安定化を行ったものでおり、従来の回路
にサンプルホールド回路４と、基準周波数信号切断検出
器５と、スイッチ６とを付加して、信号線１０２上の基
準周波数信号が位相比較器１に入力されている期間には
、サンプルホールド回路４は低域フィルタ２の出力をサ
ンプルし続けている。したがって、電圧制御形発振器３
への制御電圧（信号線６０１上）は、低域フィルタ２の
出力電圧（信号線３０１上）をスイッチ６により結合し
たものである。
基準周波数信号切断検出器５が当該信号の切断を検出す
ると、サンプルホールド回路４はサンプルを停止し、当
該信号が切断される直前の低域フィルタ２の出力電圧を
保持すると共に、スイッチ６は電圧制御形発振器６への
ｔＡｉ制御電圧（信号線６０１よ）を低域フィルタ２の
出力（信号紛６０１上）からサンプルホールド回路４へ
の出力（信号線４０１上）に切換える。したがって、当
該信号が切断された時には電圧制御形発振器乙の発振周
波数は当該信号が切断される直前の値に固定されたまま
自走状態になる。
ると、サンプルホールド回路４はサンプルを停止し、当
該信号が切断される直前の低域フィルタ２の出力電圧を
保持すると共に、スイッチ６は電圧制御形発振器６への
ｔＡｉ制御電圧（信号線６０１よ）を低域フィルタ２の
出力（信号紛６０１上）からサンプルホールド回路４へ
の出力（信号線４０１上）に切換える。したがって、当
該信号が切断された時には電圧制御形発振器乙の発振周
波数は当該信号が切断される直前の値に固定されたまま
自走状態になる。
（発明の効果）
本発明は以上説明したように、ＰＬＬ周波数同期回路に
対して位相比較の基準周波数信号が入力されている時に
は低域フィルタの出力電圧をサンプルし、上計信号が切
断された時には当該信号が切断される直前の低域フィル
タの出力電圧を保持し、当該信号が切断された時に電圧
制御形発振器への制ａ電圧を低域フィルタの出力電圧か
らサンプルホールド出力に切換えることによって基準周
波数信号が切断されても大きな周波数変動を起さないた
め、正確な周波数を必要とする機器への悪影響を軽減で
きるばかりではなく、再び基準周波数信号が入力された
場合でも同期復帰時間が短くなるという効果がある。
対して位相比較の基準周波数信号が入力されている時に
は低域フィルタの出力電圧をサンプルし、上計信号が切
断された時には当該信号が切断される直前の低域フィル
タの出力電圧を保持し、当該信号が切断された時に電圧
制御形発振器への制ａ電圧を低域フィルタの出力電圧か
らサンプルホールド出力に切換えることによって基準周
波数信号が切断されても大きな周波数変動を起さないた
め、正確な周波数を必要とする機器への悪影響を軽減で
きるばかりではなく、再び基準周波数信号が入力された
場合でも同期復帰時間が短くなるという効果がある。
以上、本発明について実施列を参照して説明したが、こ
れは本発明を説明するためのちのであって、本発明を限
定するものではない。
れは本発明を説明するためのちのであって、本発明を限
定するものではない。
第１図は、本発明によるＰＬＬ回路の一実施例を示すブ
ロック図である。 第２図は、従来技術によるＰＬＬ回路の−ν１ｊを示す
ブロック図である。 １・・・位相比較器 ２・拳・低域フィルタ ３・・・電圧制御形発振器 ４・・拳サンプルホールド回路 ５・・・基準周波数切断検出回路 ６・争ψスイッチ １０１．１０２．ろ０１．４０１．５０１ 。 ６０１・・・・・信号線 特許出顕人 日本電気株式会社
ロック図である。 第２図は、従来技術によるＰＬＬ回路の−ν１ｊを示す
ブロック図である。 １・・・位相比較器 ２・拳・低域フィルタ ３・・・電圧制御形発振器 ４・・拳サンプルホールド回路 ５・・・基準周波数切断検出回路 ６・争ψスイッチ １０１．１０２．ろ０１．４０１．５０１ 。 ６０１・・・・・信号線 特許出顕人 日本電気株式会社
Claims (1)
- 位相比較器と、低域フィルタと、電圧制御形発振器とか
ら成るＰＬＬ回路において、前記位相比較器へ入力され
る基準周波数信号が存在する時には前記低域フィルタの
出力電圧をサンプルし続け、前記基準周波数信号が切断
された時には前記基準周波数信号が切断される直前の前
記低域フィルタの出力電圧を保持するためのサンプルホ
ールド回路と、前記基準周波数信号が切断された時に前
記電圧制御形発振器への制御電圧を前記低域フィルタの
出力から前記サンプルホールド回路に切換えるためのス
イッチとを付加して具備し、前記基準周波数が切断され
た時に前記電圧制御形発振器の出力信号の周波数が前記
切断以前の周波数から大きく外れないように制御すると
共に、同期復帰が容易になるように構成したことを特徴
とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178989A JPS6157122A (ja) | 1984-08-28 | 1984-08-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178989A JPS6157122A (ja) | 1984-08-28 | 1984-08-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6157122A true JPS6157122A (ja) | 1986-03-24 |
Family
ID=16058166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178989A Pending JPS6157122A (ja) | 1984-08-28 | 1984-08-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6157122A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62292018A (ja) * | 1986-06-12 | 1987-12-18 | Clarion Co Ltd | デ−タクロツク再生回路 |
| JPS63300807A (ja) * | 1987-05-29 | 1988-12-08 | Hitachi Seiko Ltd | プリント基板穴明機のプレツシヤフツト |
| JPH028234U (ja) * | 1988-06-30 | 1990-01-19 | ||
| JPH09130240A (ja) * | 1995-10-27 | 1997-05-16 | Nec Corp | Ｐｌｌ回路 |
| WO2019075414A1 (en) | 2017-10-12 | 2019-04-18 | Synaptics Incorporated | PHASE LOCKED LOOP SAMPLE RETRACTOR |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379454A (en) * | 1976-12-24 | 1978-07-13 | Fujitsu Ltd | Phase control oscillator |
| JPS5542406B2 (ja) * | 1973-01-12 | 1980-10-30 |
-
1984
- 1984-08-28 JP JP59178989A patent/JPS6157122A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5542406B2 (ja) * | 1973-01-12 | 1980-10-30 | ||
| JPS5379454A (en) * | 1976-12-24 | 1978-07-13 | Fujitsu Ltd | Phase control oscillator |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62292018A (ja) * | 1986-06-12 | 1987-12-18 | Clarion Co Ltd | デ−タクロツク再生回路 |
| JPS63300807A (ja) * | 1987-05-29 | 1988-12-08 | Hitachi Seiko Ltd | プリント基板穴明機のプレツシヤフツト |
| JPH028234U (ja) * | 1988-06-30 | 1990-01-19 | ||
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| WO2019075414A1 (en) | 2017-10-12 | 2019-04-18 | Synaptics Incorporated | PHASE LOCKED LOOP SAMPLE RETRACTOR |
| JP2020537400A (ja) * | 2017-10-12 | 2020-12-17 | シナプティクス インコーポレイテッド | 位相同期回路および復元器 |
| EP3695512A4 (en) * | 2017-10-12 | 2021-07-14 | Synaptics Incorporated | PHASE LOCKING LOOP SAMPLE-RESTORER |
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