JPS58139317A - メモリ装置 - Google Patents
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- JPS58139317A JPS58139317A JP57022290A JP2229082A JPS58139317A JP S58139317 A JPS58139317 A JP S58139317A JP 57022290 A JP57022290 A JP 57022290A JP 2229082 A JP2229082 A JP 2229082A JP S58139317 A JPS58139317 A JP S58139317A
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- G11B2220/90—Tape-like record carriers
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明社、データの各ブロック毎にブロックアドレス
を付加し、仁のブロックアドレスと対応するアドレスに
各ブロックのデータを書込むようｋした時間軸補正装置
に関する。
を付加し、仁のブロックアドレスと対応するアドレスに
各ブロックのデータを書込むようｋした時間軸補正装置
に関する。
ビデオ信号、オーディオ信号等をＰＣＭ信号に変換して
記録再生するときに１再生側に時間軸補正装置（以下、
ＴＢＣと略す）が用、いられる。’Ｉ’ＢＣは、再生デ
ータに含まれる時間軸変動分を除去することが本来の機
能である。このため、再生データを、これと同期するク
ロックパルスによってメモリーに書込み、基準のクロッ
クパルスによって読出すようＩＣなされる。オーディオ
ＰＣＭ信号等を記録再生するときには、エラー訂正可能
なコーディングがなされて、複数ワードのＰＣＭデータ
及びこれに対するエラー検出（或いは訂正）コードを７
ブロツクとし、ブロック毎に同期信号が付加されておシ
、ＴＢＣのメモリーに対しては、／ブロック毎のデータ
が所定のアドレスに書込まれる。
記録再生するときに１再生側に時間軸補正装置（以下、
ＴＢＣと略す）が用、いられる。’Ｉ’ＢＣは、再生デ
ータに含まれる時間軸変動分を除去することが本来の機
能である。このため、再生データを、これと同期するク
ロックパルスによってメモリーに書込み、基準のクロッ
クパルスによって読出すようＩＣなされる。オーディオ
ＰＣＭ信号等を記録再生するときには、エラー訂正可能
なコーディングがなされて、複数ワードのＰＣＭデータ
及びこれに対するエラー検出（或いは訂正）コードを７
ブロツクとし、ブロック毎に同期信号が付加されておシ
、ＴＢＣのメモリーに対しては、／ブロック毎のデータ
が所定のアドレスに書込まれる。
ＴＢＣからの出力データがエラー訂正デコーダ、Ｄ／Ａ
変換器等に供給され、エラー訂正、Ｄ／Ａ変換等がなさ
れるので、これらの処理を正しく行なうためには、ＴＢ
Ｃからの出力データの時系列が再生データと同一である
必要がある。ところで、従来のＴＢＣけ、再生データか
ら分離された同期信号に基いて書込アドレスを形成して
いた。再生データに含まれる同期信号は、ドロップアウ
ト、ノイズ等の影響をうけているので、かかる同期信号
に基く書込アドレスの制御社、不安定とならざるをえず
、ｌブロックのデータが異なるブロックアドレスに書込
まれたりし、したがってメモリーから読出されたデータ
の時系列が再生データと異な −ったものとなる。特に
、ドロップアウトによるノ（−ストエラーに対処するた
めに、インターリーブを用い【いる場合には、再生デー
タの時系列を厳格に保つ必要がある。従来のＴＢＣにお
い【も、再生データから同期信号を分離する場合Ｋ、ド
ロップアウトやノイズの影響をなくシ、正規の同期信号
のみを取り出すようにしｔいるが、それでも不充分であ
った。
変換器等に供給され、エラー訂正、Ｄ／Ａ変換等がなさ
れるので、これらの処理を正しく行なうためには、ＴＢ
Ｃからの出力データの時系列が再生データと同一である
必要がある。ところで、従来のＴＢＣけ、再生データか
ら分離された同期信号に基いて書込アドレスを形成して
いた。再生データに含まれる同期信号は、ドロップアウ
ト、ノイズ等の影響をうけているので、かかる同期信号
に基く書込アドレスの制御社、不安定とならざるをえず
、ｌブロックのデータが異なるブロックアドレスに書込
まれたりし、したがってメモリーから読出されたデータ
の時系列が再生データと異な −ったものとなる。特に
、ドロップアウトによるノ（−ストエラーに対処するた
めに、インターリーブを用い【いる場合には、再生デー
タの時系列を厳格に保つ必要がある。従来のＴＢＣにお
い【も、再生データから同期信号を分離する場合Ｋ、ド
ロップアウトやノイズの影響をなくシ、正規の同期信号
のみを取り出すようにしｔいるが、それでも不充分であ
った。
そこで、本願出願人は、各ブロック毎にブロックアドレ
スを付加し１このブロックアドレスと対応スルＴＢＣの
アドレスに各ブロックのデータを書−込むことｋより、
書込アドレス制御を正しく行なうようにしたＴＢＣｌｔ
ｃついて先に提案している。
スを付加し１このブロックアドレスと対応スルＴＢＣの
アドレスに各ブロックのデータを書−込むことｋより、
書込アドレス制御を正しく行なうようにしたＴＢＣｌｔ
ｃついて先に提案している。
ところで、ＴＢＣが適用されるテープレコーダで、スジ
ライス編集などの原因によシ、磁気テープに記録されて
いるサーボ用のコントロール信号の位相の不連続が生じ
る。したがって、再生時に磁気テープの走行を基準信号
に位相ロックさせるＰＬＬサーボがこの不連続によシネ
安定となシ、位相ロックするまでのセトリング時間が長
くなる問題が生じる。このような問題点を解決するため
ｋ、基準信号として多相例えばダ相のものを用い、その
何れにもロックできるようにしたサーボ回路が用いられ
る。この多相サーボ回路を用いている場合には、基準信
号に対する再生データの位相関係が複数個存在する。上
述のＴＢＣの読出アドレスは、基準信号から形成される
ので、入力データの位相関係によっては、時間軸エラー
が恰も増加したような現象が生じ、ＴＢＣの補正能力が
実質的に低下する。
ライス編集などの原因によシ、磁気テープに記録されて
いるサーボ用のコントロール信号の位相の不連続が生じ
る。したがって、再生時に磁気テープの走行を基準信号
に位相ロックさせるＰＬＬサーボがこの不連続によシネ
安定となシ、位相ロックするまでのセトリング時間が長
くなる問題が生じる。このような問題点を解決するため
ｋ、基準信号として多相例えばダ相のものを用い、その
何れにもロックできるようにしたサーボ回路が用いられ
る。この多相サーボ回路を用いている場合には、基準信
号に対する再生データの位相関係が複数個存在する。上
述のＴＢＣの読出アドレスは、基準信号から形成される
ので、入力データの位相関係によっては、時間軸エラー
が恰も増加したような現象が生じ、ＴＢＣの補正能力が
実質的に低下する。
この発明の目的は、入力データのブロックアドレスと読
出アドレスとに加えて、入力データの基準信号に対する
位相関係を示すロック情報を用いて、ＴＢＣのメモリー
に対する書込アドレスを生成する仁とｋよって、上述の
問題点を回避することＫある。
出アドレスとに加えて、入力データの基準信号に対する
位相関係を示すロック情報を用いて、ＴＢＣのメモリー
に対する書込アドレスを生成する仁とｋよって、上述の
問題点を回避することＫある。
以下、この発明を固定ヘッド式のＰＣＭ録音機に適用−
したー実施例忙つい【説明する。第７図に示１ 、 すように１この例では、１−イ／チ幅の磁気テープ１Ｖ
Ｃ対しＣｔ本のデータトラックＴＤ、〜ＴＤ、 とコ
本のアナログシラツクＴＡ ｓ 、 ＴＡ ２ とコ
ントロールトラックＴＣとタイムコードトラックＴＴ
とを形成するようＫＬ？いる。このｇ本のデータトラ
ックＴＤｏ−ｗＴＤ、 には、計ｇチャンネルの各オ
ーディオＰＣＭ信号を所定のコード化によって記録する
。
したー実施例忙つい【説明する。第７図に示１ 、 すように１この例では、１−イ／チ幅の磁気テープ１Ｖ
Ｃ対しＣｔ本のデータトラックＴＤ、〜ＴＤ、 とコ
本のアナログシラツクＴＡ ｓ 、 ＴＡ ２ とコ
ントロールトラックＴＣとタイムコードトラックＴＴ
とを形成するようＫＬ？いる。このｇ本のデータトラ
ックＴＤｏ−ｗＴＤ、 には、計ｇチャンネルの各オ
ーディオＰＣＭ信号を所定のコード化によって記録する
。
第コ図Ａに示すように、データトラックＴＤ（ＴＤ０〜
ＴＤ ）とコントロールトラックＴＣと杜、互いの記
録位置が／セクターを単位として幅方向で一致している
。データトラックＴＤ の／セクター内には、ダブロ
ックのデータが含まれる。第２図ＢＫ示すように、／ワ
ードを／６ビツシとする１６ワードのデータとその最初
に付加されたデータ同期信号（斜線で示す）とその終わ
りに付加されたＣＲＣコードとｋよって／伝送ブロック
（単にｌブロックと称する）が構成されている。データ
同期信号区間には、３ビツトのブロックアドレス信号が
挿入されており、このブロックアドレス信号とデータと
の両者がＣＲＣＫよるエラー検出の対象とされ【いる。
ＴＤ ）とコントロールトラックＴＣと杜、互いの記
録位置が／セクターを単位として幅方向で一致している
。データトラックＴＤ の／セクター内には、ダブロ
ックのデータが含まれる。第２図ＢＫ示すように、／ワ
ードを／６ビツシとする１６ワードのデータとその最初
に付加されたデータ同期信号（斜線で示す）とその終わ
りに付加されたＣＲＣコードとｋよって／伝送ブロック
（単にｌブロックと称する）が構成されている。データ
同期信号区間には、３ビツトのブロックアドレス信号が
挿入されており、このブロックアドレス信号とデータと
の両者がＣＲＣＫよるエラー検出の対象とされ【いる。
また、コントロールトラックＴＣの／セクター社、ｔピ
ットの同期信号（斜線区間で示ス）と、１６ビツトのコ
ントロールワードと、コｇピッ）のセクターアドレス信
号と、／ｉ’ットのＣＲＣコードとから構成され（いる
。コントロールワードは、記録されるＰＣＭオーディオ
信号のサンプリング周波数、記録フォーマットの判Ｍｌ
用のもので、セクターアドレスは、０番地力１ら歩進す
る絶対番地であシ、このコントロールワード及びセクタ
ーアドレスがＣＲＣによるエラー検出の対象とされてい
る。データトラックＴＤ Ｋ記録するための変調法と
しＣ社、３ ＰＭ 方式などの高密度記録が可能なもの
が用いられ、コントロールトラツクＴＣＫ記録するため
の変調法としては、耐力式などのものが用いられる。セ
クターアドレス信号の最下位ビットＳｏ がそのセク
ター内に含まれるダブルツクの各ブロックアドレス信号
の最上位ビットと一致するようＫされている。つまり、
ブロックアドレスＣＢ２Ｂ１Ｂｏ）は、そのセクター内
におい【、〔５０００） （ＳＯ０／） （Ｓｏ／θ）
（８ｏ／／）と順次変化する。
ットの同期信号（斜線区間で示ス）と、１６ビツトのコ
ントロールワードと、コｇピッ）のセクターアドレス信
号と、／ｉ’ットのＣＲＣコードとから構成され（いる
。コントロールワードは、記録されるＰＣＭオーディオ
信号のサンプリング周波数、記録フォーマットの判Ｍｌ
用のもので、セクターアドレスは、０番地力１ら歩進す
る絶対番地であシ、このコントロールワード及びセクタ
ーアドレスがＣＲＣによるエラー検出の対象とされてい
る。データトラックＴＤ Ｋ記録するための変調法と
しＣ社、３ ＰＭ 方式などの高密度記録が可能なもの
が用いられ、コントロールトラツクＴＣＫ記録するため
の変調法としては、耐力式などのものが用いられる。セ
クターアドレス信号の最下位ビットＳｏ がそのセク
ター内に含まれるダブルツクの各ブロックアドレス信号
の最上位ビットと一致するようＫされている。つまり、
ブロックアドレスＣＢ２Ｂ１Ｂｏ）は、そのセクター内
におい【、〔５０００） （ＳＯ０／） （Ｓｏ／θ）
（８ｏ／／）と順次変化する。
第３図に示すように、磁気テープ１０走行方向に対し【
記録ヘッドＨＲ，再生ヘッドＨＰ、記録ヘッドＨＲ’が
順次位置するようなヘッド配置とされている。各ヘッド
は、磁気テープ１０幅方向にインラインに配列された７
０個の記録又唸再生用の磁気ギャップを有しており、そ
のうちの３個がデータトラックＴＤｏｘ ＴＤ７と対応
し、他の２個がコンシロールトラックＴＣ及びタイムコ
ードドラックＴＴと夫々対応している。磁気テーシ１に
対する最初の記録は、記録ヘッドＨＲによシなされ、シ
ンク鍮音、カッジイン／アウトなどのときは、記録ヘッ
ドＨＲ’が用いられる。記録ヘッドＨＲによって一旦形
成されたコン）ｏ−ルトラックＴＣ’ は、書き換えが
なされず、データトラックのみが書き換えられる。
記録ヘッドＨＲ，再生ヘッドＨＰ、記録ヘッドＨＲ’が
順次位置するようなヘッド配置とされている。各ヘッド
は、磁気テープ１０幅方向にインラインに配列された７
０個の記録又唸再生用の磁気ギャップを有しており、そ
のうちの３個がデータトラックＴＤｏｘ ＴＤ７と対応
し、他の２個がコンシロールトラックＴＣ及びタイムコ
ードドラックＴＴと夫々対応している。磁気テーシ１に
対する最初の記録は、記録ヘッドＨＲによシなされ、シ
ンク鍮音、カッジイン／アウトなどのときは、記録ヘッ
ドＨＲ’が用いられる。記録ヘッドＨＲによって一旦形
成されたコン）ｏ−ルトラックＴＣ’ は、書き換えが
なされず、データトラックのみが書き換えられる。
更に１第ダ図は、この発明の一実施例の構成を示し、再
生ヘッドＨＰＩＩＣよってデータトラックからＰＣＭ信
号が再生されると共に、コントルールヘッドＨＣｉｆ（
よってコントロール）ラックＴＯが再生される・
。
生ヘッドＨＰＩＩＣよってデータトラックからＰＣＭ信
号が再生されると共に、コントルールヘッドＨＣｉｆ（
よってコントロール）ラックＴＯが再生される・
。
コントロールヘッドＥＣの出力は、再生アンプ２を介し
てＣＴＬ検出回路３に供給され、７セクター毎の同期信
号を検出することＫよりＣＴＬ信号が検出される。仁の
ＣＴＬ信号が波形整形回路４に供給され、その出力にサ
ーボパルスが取シ出される。
てＣＴＬ検出回路３に供給され、７セクター毎の同期信
号を検出することＫよりＣＴＬ信号が検出される。仁の
ＣＴＬ信号が波形整形回路４に供給され、その出力にサ
ーボパルスが取シ出される。
このサーボパルスが位相比較用のＤ形フリップフロップ
５のクロック入力とし【供給される。
５のクロック入力とし【供給される。
６は、クロックパルスＣＫ を計数するカウンタを示
Ｌ１このカウンタの上位の一ビットを除く他１′ の複数ビットが基準信号としてフリッ′ゾフロッ！５に
並列に供給される。第Ｓ図ＡＫ示すように１カウンタ６
の上位の一ビット祉、ｌセクターに対応する周期で０１
／１コ、３と繰り返し変化し、その下位のビットが、第
Ｓ図Ｂにおいてのこぎシ波として示すように、クロック
パルスＯＫ 毎にステップ的にその大きさが変化する。
Ｌ１このカウンタの上位の一ビットを除く他１′ の複数ビットが基準信号としてフリッ′ゾフロッ！５に
並列に供給される。第Ｓ図ＡＫ示すように１カウンタ６
の上位の一ビット祉、ｌセクターに対応する周期で０１
／１コ、３と繰り返し変化し、その下位のビットが、第
Ｓ図Ｂにおいてのこぎシ波として示すように、クロック
パルスＯＫ 毎にステップ的にその大きさが変化する。
仁のステップ的変化する基準信号は、コ′コンプリメン
タリ−コードのもので、０を中心とし【正負対称にその
値が変化し、また、ｌセクターにおいて弘回繰り返すよ
うになされる。
タリ−コードのもので、０を中心とし【正負対称にその
値が変化し、また、ｌセクターにおいて弘回繰り返すよ
うになされる。
フリップフロップ５において、この参個の基準信号の何
れかがサーボパルスによってサンプリングされ、その出
力に位相比較出力及びロックモード信号が発生する。位
相比較出力は、加算回路７に供給され、速度検出回路８
の出力と加算される。
れかがサーボパルスによってサンプリングされ、その出
力に位相比較出力及びロックモード信号が発生する。位
相比較出力は、加算回路７に供給され、速度検出回路８
の出力と加算される。
速度検出は、キャプスタンモータ９０回転数と比例する
周波数の信号をタコジェネレータ１０により発生させ、
この周波数をレベルに変換することでなされる。加算回
路７の出力がＤ ／ Ａコンノく−タ１１によ−ってア
ナログ信号とされ、サーボパルス１２を介してＤＣモー
タの構成のキャプスタンモータ９に供給される。
周波数の信号をタコジェネレータ１０により発生させ、
この周波数をレベルに変換することでなされる。加算回
路７の出力がＤ ／ Ａコンノく−タ１１によ−ってア
ナログ信号とされ、サーボパルス１２を介してＤＣモー
タの構成のキャプスタンモータ９に供給される。
このようなサーボ回路によって磁気テープ１が規定の速
度で基準信号に位相ロックした状態で走行する。仁の位
相ロックは、ダ相の基準信号の何れかに対してなされる
。第Ｓ図ＣｔＣおいて、Ｐ８゜。
度で基準信号に位相ロックした状態で走行する。仁の位
相ロックは、ダ相の基準信号の何れかに対してなされる
。第Ｓ図ＣｔＣおいて、Ｐ８゜。
Ｐｉｌｌ Ｐ１２”１３の夫々は、第Ｏモード、第１モ
ード。
ード。
第コモード、第３モードの夫々の基準位相にロックして
いる状態でのサーボパルスを示している。
いる状態でのサーボパルスを示している。
また、フリップフロップ５において、カウンタ６の上位
の２ビツトもサンプリングされるので、第Ｏモード〜第
３モードにロックしているのに応じて、第［ＩＤに示す
ようなロックモード信号が発生する。
の２ビツトもサンプリングされるので、第Ｏモード〜第
３モードにロックしているのに応じて、第［ＩＤに示す
ようなロックモード信号が発生する。
また、再生ヘッドＨＰ からの再生データ（簡単のため
／チャンネルとしく考える）が再生アンプ１３を介し【
シンク検出及び復調回路１４に供給される。これよりの
再生データ及びブロック同期信号が遅弧回路１５に供給
される。この遅延回路１５は、前述のフリツゾフロツプ
回路５から発生するロックモード信号との時間合わせの
ために設けられ【いる。この遅爾回路１５からの再生デ
ータＷＤＴ及び再生同期パルスＰＡＹ並びにロックモー
ド信号がＴＢＣに供給される。
／チャンネルとしく考える）が再生アンプ１３を介し【
シンク検出及び復調回路１４に供給される。これよりの
再生データ及びブロック同期信号が遅弧回路１５に供給
される。この遅延回路１５は、前述のフリツゾフロツプ
回路５から発生するロックモード信号との時間合わせの
ために設けられ【いる。この遅爾回路１５からの再生デ
ータＷＤＴ及び再生同期パルスＰＡＹ並びにロックモー
ド信号がＴＢＣに供給される。
第４図において、１６ａ、ＴＢＣ’用メモサメモリ−Ａ
Ｍ）を示す。また、再生データＶＤＴは、遅延回路１Ｔ
及びＣＲＣチェッカー８に供給される。ＣＲＣチェッカ
ー８は、各ブロック毎のブロックアドレス信号及びデー
タについてエラーの有無をチェックするためのもので、
エラーが有るときには Ｉｔ／ ｊｌ ’ エラーが
ないときには、”θ”となるエラー検出出力ＥＤＴがＣ
ＲＣチェッカー８から発生する。
Ｍ）を示す。また、再生データＶＤＴは、遅延回路１Ｔ
及びＣＲＣチェッカー８に供給される。ＣＲＣチェッカ
ー８は、各ブロック毎のブロックアドレス信号及びデー
タについてエラーの有無をチェックするためのもので、
エラーが有るときには Ｉｔ／ ｊｌ ’ エラーが
ないときには、”θ”となるエラー検出出力ＥＤＴがＣ
ＲＣチェッカー８から発生する。
ＲＡＭ １ ｆ３は、／ブロックのうちの同期信号及び
ブロックアドレス信号（第２図等では、この両者を５Ｙ
ＮＣとして表している）を除くデータを記憶するための
もので、ジッタ量を考慮して例えばｔブロック分の容量
を有している。この容量の場合、±コブロックまでのジ
ッタを補正することができ１：、。
ブロックアドレス信号（第２図等では、この両者を５Ｙ
ＮＣとして表している）を除くデータを記憶するための
もので、ジッタ量を考慮して例えばｔブロック分の容量
を有している。この容量の場合、±コブロックまでのジ
ッタを補正することができ１：、。
る。ＲＡＭ １８には、遅延回路１７を介された入力デ
ータＶＤＴ’と、書込制御パルスｗｇ と、アドレス
セレクタ１９を介されたアドレスとが供給され、また出
力データＲＤＴが取り出される。アドレスセレクタ１９
は、書込アドレス又は読出アドレスを選択するためのも
ので、書込制御パルス籠 によって切替えられる。書込
アドレス及び読出アドレスの夫々は、ピットアドレス及
びブロックアドレスからなる。
ータＶＤＴ’と、書込制御パルスｗｇ と、アドレス
セレクタ１９を介されたアドレスとが供給され、また出
力データＲＤＴが取り出される。アドレスセレクタ１９
は、書込アドレス又は読出アドレスを選択するためのも
ので、書込制御パルス籠 によって切替えられる。書込
アドレス及び読出アドレスの夫々は、ピットアドレス及
びブロックアドレスからなる。
書込アドレスは、ピッシアドレスカウンタ２゜とブロッ
クアドレスカウンタ２１とによって生成される。クロッ
ク抽出回路から得られる再生ピットクロックが端子２２
からピットアドレスカウンタ２０に供給される。遅延回
路２Ｔの出力に現れる再生同期パルスＰＳＹ’がアドレ
スカウンタ２ｏのクリア端子及びアドレスカウンタ２１
のロード端子に供給される。また、エラー検出出カＥＤ
Ｔが入力として供給されるクリップ７ｅＩツブ２８のイ
ネーブル端子に同期パルスｐａｙ’が供給され、このフ
リツプフロツプ２８の出力に書込制御パルスｗＥが取り
出される。更に、アドレス生成ＲＯＭ ２９が設けられ
、仁のＲＯＭ ２９で形成された書込ブロックアドレス
ＷＡ がアドレスカウンタ２１の並列入力とされ、同期
パルスＰ８Ｙ’によって仁のカウンタ２１にロードされ
る。ＲＯＭ ２９１ｄ、再生データＶＤＴ’ ＰＣ含ま
れる再生ブロックアドレスＢＡ と読出ブロックアド
レス歴 とロックモード信号とに基いて所定の書込ブロ
ックアドレスＷＡ を生成するものである。
クアドレスカウンタ２１とによって生成される。クロッ
ク抽出回路から得られる再生ピットクロックが端子２２
からピットアドレスカウンタ２０に供給される。遅延回
路２Ｔの出力に現れる再生同期パルスＰＳＹ’がアドレ
スカウンタ２ｏのクリア端子及びアドレスカウンタ２１
のロード端子に供給される。また、エラー検出出カＥＤ
Ｔが入力として供給されるクリップ７ｅＩツブ２８のイ
ネーブル端子に同期パルスｐａｙ’が供給され、このフ
リツプフロツプ２８の出力に書込制御パルスｗＥが取り
出される。更に、アドレス生成ＲＯＭ ２９が設けられ
、仁のＲＯＭ ２９で形成された書込ブロックアドレス
ＷＡ がアドレスカウンタ２１の並列入力とされ、同期
パルスＰ８Ｙ’によって仁のカウンタ２１にロードされ
る。ＲＯＭ ２９１ｄ、再生データＶＤＴ’ ＰＣ含ま
れる再生ブロックアドレスＢＡ と読出ブロックアド
レス歴 とロックモード信号とに基いて所定の書込ブロ
ックアドレスＷＡ を生成するものである。
読出ビットアドレスは、端子２５から基準のピットクロ
ックがピットアドレスカウンタ２３に供給されることに
より発生し、読出ブロックアドレス鮎 は、端子２６か
も基準のブロッククロックがブロックアドレスカウンタ
２４に供給される仁とによ多発生する。この読出ブロッ
クアドレス鮎は、前述のように書込ブロックアドレスＷ
Ａ を生成するＲＯＭ ２９にも与えられている。こ
れらのアドレスカウンタ２３．２４の各クリア端子罠、
所定のクリアパルスが供給される。
ックがピットアドレスカウンタ２３に供給されることに
より発生し、読出ブロックアドレス鮎 は、端子２６か
も基準のブロッククロックがブロックアドレスカウンタ
２４に供給される仁とによ多発生する。この読出ブロッ
クアドレス鮎は、前述のように書込ブロックアドレスＷ
Ａ を生成するＲＯＭ ２９にも与えられている。こ
れらのアドレスカウンタ２３．２４の各クリア端子罠、
所定のクリアパルスが供給される。
更に、ｇビットのエラーフラッグメモリー３０が設けら
れ、このメモリー３０にマルチプレクサ３１から入力デ
ータが供給される。ＣＲＣチェッカ１８によつス、／ブ
ロックのデータ又はブロックアドレス信号にエラーがあ
ると判断されるときは、エラー検出信号ＥＤＴが１１”
となり、そのブロックのデータの書込が禁止される。つ
まり、正しいブロックアドレスＢＡ に対して正しい
データを書込むようＫしているので、書込制御パルスｗ
ｇ によってマルチプレクサ３１を制御し１書込動作
のときｋは＠０”、それ以外では”／’をエラーフラッ
グメモリー３０に供給する。エラーフラッグメモリー３
０の出力は、ラッチ３２に供給され、このラッチ３２の
出力がエラーフラッグＥＦＬ（） として取り出され
る。コン上ロー２３３に対して、〃Ｍ１６に供給される
のと同一のアドレス及び書込制御パルスｗｇ が供給さ
れ、賎Ａ １５の動作と関連してエラーフラッグメモリ
ー３０が制御される。
れ、このメモリー３０にマルチプレクサ３１から入力デ
ータが供給される。ＣＲＣチェッカ１８によつス、／ブ
ロックのデータ又はブロックアドレス信号にエラーがあ
ると判断されるときは、エラー検出信号ＥＤＴが１１”
となり、そのブロックのデータの書込が禁止される。つ
まり、正しいブロックアドレスＢＡ に対して正しい
データを書込むようＫしているので、書込制御パルスｗ
ｇ によってマルチプレクサ３１を制御し１書込動作
のときｋは＠０”、それ以外では”／’をエラーフラッ
グメモリー３０に供給する。エラーフラッグメモリー３
０の出力は、ラッチ３２に供給され、このラッチ３２の
出力がエラーフラッグＥＦＬ（） として取り出され
る。コン上ロー２３３に対して、〃Ｍ１６に供給される
のと同一のアドレス及び書込制御パルスｗｇ が供給さ
れ、賎Ａ １５の動作と関連してエラーフラッグメモリ
ー３０が制御される。
上述のこの発明の一実施例においては、弘相のＰＬＬサ
ーボが用いられている。そして、再生データがどのモー
ドにロックしているかがロックモー 、ド信号で示され
ているので、ＲＯＭ ｌ ９においては、各モードに応
じて第６図人、同図Ｂ、同図Ｃ，同図りのテーブルを切
シ替えるようＫされている。
ーボが用いられている。そして、再生データがどのモー
ドにロックしているかがロックモー 、ド信号で示され
ているので、ＲＯＭ ｌ ９においては、各モードに応
じて第６図人、同図Ｂ、同図Ｃ，同図りのテーブルを切
シ替えるようＫされている。
サーボの基準信号と読出ブロックアドレス島とけ、一定
の位相関係にあり、第７図Ａ１１（示すようＩＩｃ、Ｑ
番地から７番地まで順次変化する。今、第Ｏモードにロ
ックしており、時間軸エラーがないとｔｋＫは、再生さ
れたコン） ０−ル信号ＣＴＬ カ第り図ＢＫ示す位相
となる。そして、再生データＷＤＴ’忙含まれる再生ブ
ロックアドレスＢＡＩＩ′ｉ、同図ｃ＜示すように〔ｏ
〕〔／〕〔コ〕〔３〕と順次変化する。ＲＯＭ ２９は
、第６図人に示す変換テーブルを用い、読出ブロックア
ドレス臥 と再生ブロックアドレスＢＡ とから第７
図りに示す書込みブロックアドレスＷＡ を出方し、
これが書込ブロックアドレスカウンタ２１にロードされ
る。つまり、ＲＯＭ ２９は、書込ブロックアドレスＷ
Ａ と読出ブロックアドレス鮎 とが最大の差（ｌＩ
プ四ラックを持つように制御するのである。したがって
、この実施例におけるＴＢＣは、士コブロックの補正能
力を有し、また、デーん、ＴＢＣを介することでダブロ
ック遅延する仁とになる。
の位相関係にあり、第７図Ａ１１（示すようＩＩｃ、Ｑ
番地から７番地まで順次変化する。今、第Ｏモードにロ
ックしており、時間軸エラーがないとｔｋＫは、再生さ
れたコン） ０−ル信号ＣＴＬ カ第り図ＢＫ示す位相
となる。そして、再生データＷＤＴ’忙含まれる再生ブ
ロックアドレスＢＡＩＩ′ｉ、同図ｃ＜示すように〔ｏ
〕〔／〕〔コ〕〔３〕と順次変化する。ＲＯＭ ２９は
、第６図人に示す変換テーブルを用い、読出ブロックア
ドレス臥 と再生ブロックアドレスＢＡ とから第７
図りに示す書込みブロックアドレスＷＡ を出方し、
これが書込ブロックアドレスカウンタ２１にロードされ
る。つまり、ＲＯＭ ２９は、書込ブロックアドレスＷ
Ａ と読出ブロックアドレス鮎 とが最大の差（ｌＩ
プ四ラックを持つように制御するのである。したがって
、この実施例におけるＴＢＣは、士コブロックの補正能
力を有し、また、デーん、ＴＢＣを介することでダブロ
ック遅延する仁とになる。
マタ、第１モードにロックしている場合には、第７図人
に示す読出ブロックアドレスに対して、コントロール信
号ＣＴＬの位相は、第７図Ｅに示すものとなシ、再生ブ
ロックアドレスＢＡ は、同図Ｆに示すものとなる。仁
の場合には、第６図ＢＫ示す変換テーブルに従ってａｏ
Ｍ２ ｇは、第７図人１１すような書込ブロックアドレ
スＷＡ を生成する。
に示す読出ブロックアドレスに対して、コントロール信
号ＣＴＬの位相は、第７図Ｅに示すものとなシ、再生ブ
ロックアドレスＢＡ は、同図Ｆに示すものとなる。仁
の場合には、第６図ＢＫ示す変換テーブルに従ってａｏ
Ｍ２ ｇは、第７図人１１すような書込ブロックアドレ
スＷＡ を生成する。
再生されるコントロール信号ＣＴＬの位相と再生ブロッ
クアドレスＢＡ とは、一定の関係を有しておシ、こ
れけ、ロックモードと無関係である。ところが磁気テー
プのスキューによって、データトラックとコントロール
トラックとの位置ずれが生じたりすると、両者の関係が
変化する。例えば、第７図Ｅに示すコントロール信号Ｃ
ＴＬに対して、第７図Ｈに示すよりな／ブロック遅れた
再生ブロックアドレスＢＡ が発生する場合もある。
クアドレスＢＡ とは、一定の関係を有しておシ、こ
れけ、ロックモードと無関係である。ところが磁気テー
プのスキューによって、データトラックとコントロール
トラックとの位置ずれが生じたりすると、両者の関係が
変化する。例えば、第７図Ｅに示すコントロール信号Ｃ
ＴＬに対して、第７図Ｈに示すよりな／ブロック遅れた
再生ブロックアドレスＢＡ が発生する場合もある。
このような場合でも、ＲＯＭ ２９は、第６図Ｂに示す
変換テーブル基いて第７図■に示す書込ブロックアドレ
スＷＡ を生成できる。勿論、時間軸エラーがあるため
、読出しブロックアドレス歴 に対して書込ブロックア
ドレスが進み又は遅れるときに１この時間軸エラーが補
正範囲（±コブロック）内であれば、読出し動作と書込
動作が重ならない。
変換テーブル基いて第７図■に示す書込ブロックアドレ
スＷＡ を生成できる。勿論、時間軸エラーがあるため
、読出しブロックアドレス歴 に対して書込ブロックア
ドレスが進み又は遅れるときに１この時間軸エラーが補
正範囲（±コブロック）内であれば、読出し動作と書込
動作が重ならない。
上述のＴＢＣについて、第３図を参照して更に詳述する
と、遅延回路１５から第を図Ａに示す再生データＶＤＴ
が供給され、ｃＲｃチェッカ１８に供給されるＣＲＣチ
ェッカ１Ｂからは、／ブロックの終妙のタイミングで、
そのブロックのエラーの有無を示すエラー検出出力ＥＤ
Ｔが発生する。第３図では、再生データＶＤＴのうちで
ブロックアドレスＢＡが〔／〕及び〔コ〕のコブロック
が示されており、したがって第ｇ図Ｂに示すエラー検出
出力ＥＤＴけ、その前の〔θ）（１）のブロックアドレ
スのブロックに関するものであり、エラーが有るときで
破線図示のように１エラー検出出力ＥＤＴが′／”とな
る。また、遅延回路１５から第３図りに示す再生同期パ
ルスＰ８Ｙが供給される。同期信号８ＹＮＣのピッシバ
ターンは、データ中には、決して現れないものとされズ
おり、データと区別されるようにされており、同期信号
検出回路は、このビットパターンを検出して同期パルス
ＰＥｆＹを発生する。遅延回路２７によって同期パルス
ｐｓｙがエラー検出出力ＥＤＴと略々一致するタイミン
グとなるように遅延され、第ざ図ＥＫ示す同期パルスＰ
ＡＹ’が発生する。
と、遅延回路１５から第を図Ａに示す再生データＶＤＴ
が供給され、ｃＲｃチェッカ１８に供給されるＣＲＣチ
ェッカ１Ｂからは、／ブロックの終妙のタイミングで、
そのブロックのエラーの有無を示すエラー検出出力ＥＤ
Ｔが発生する。第３図では、再生データＶＤＴのうちで
ブロックアドレスＢＡが〔／〕及び〔コ〕のコブロック
が示されており、したがって第ｇ図Ｂに示すエラー検出
出力ＥＤＴけ、その前の〔θ）（１）のブロックアドレ
スのブロックに関するものであり、エラーが有るときで
破線図示のように１エラー検出出力ＥＤＴが′／”とな
る。また、遅延回路１５から第３図りに示す再生同期パ
ルスＰ８Ｙが供給される。同期信号８ＹＮＣのピッシバ
ターンは、データ中には、決して現れないものとされズ
おり、データと区別されるようにされており、同期信号
検出回路は、このビットパターンを検出して同期パルス
ＰＥｆＹを発生する。遅延回路２７によって同期パルス
ｐｓｙがエラー検出出力ＥＤＴと略々一致するタイミン
グとなるように遅延され、第ざ図ＥＫ示す同期パルスＰ
ＡＹ’が発生する。
仁の同期パルスｐｓｙ’ Ｋよってピットアドレスカウ
ンタ２０がクリアされると共に、ブロックアドレスカウ
ンタ２１１Ｃ対して−ＲＯＭ ２９からの書込ブロック
アドレスＷＡ がロードされる。前述のように、第Ｏモ
ードにロックしており、ジッタがないものとすれば、再
生データＶＤＴ’のブロックアドレスＢＡが（Ｏ）（／
）となるのに対応して書込ブロックアドレスＷＡ が
り、ｊと変化する。これと共に、同期パルスＰ８Ｙ’が
７リツプ７０ツゾ２８のイネーブル端子に加わるので、
書込制御パルスｉは、第ｇ図Ｇに示すように１変化する
。遅延回路１Ｔによって、そのブロックのエラー検出を
行なった後に１データがＲＡＭ １６ Ｋ供給されるよ
うに、データが遅延される。もし、エラー検出出カＥＤ
Ｔが′／”であれば、そのブロックのデータの書込が禁
止される。
ンタ２０がクリアされると共に、ブロックアドレスカウ
ンタ２１１Ｃ対して−ＲＯＭ ２９からの書込ブロック
アドレスＷＡ がロードされる。前述のように、第Ｏモ
ードにロックしており、ジッタがないものとすれば、再
生データＶＤＴ’のブロックアドレスＢＡが（Ｏ）（／
）となるのに対応して書込ブロックアドレスＷＡ が
り、ｊと変化する。これと共に、同期パルスＰ８Ｙ’が
７リツプ７０ツゾ２８のイネーブル端子に加わるので、
書込制御パルスｉは、第ｇ図Ｇに示すように１変化する
。遅延回路１Ｔによって、そのブロックのエラー検出を
行なった後に１データがＲＡＭ １６ Ｋ供給されるよ
うに、データが遅延される。もし、エラー検出出カＥＤ
Ｔが′／”であれば、そのブロックのデータの書込が禁
止される。
エラーフラッグメモリー３０は、ＲＡＭ１６が書込動作
のとき１ｆＣ”０”となシ、それ以外では、″ｌ＃とな
るマルチプレクサ３１の出力を記憶する。θ〜７ｔでの
３個のアドレスを有するｇビットのメモリーであり、ア
ドレスカウンタ２１の出力に現れる書込ブロックアドレ
スＷＡ がコントローラ３３に供給されるととｋよって
、エラーフラッグメモリー３０のアドレスｌｉ 、湿Ｊ
ｔ ’ｌ−５のブロックアドレスと一致させられる。ま
た、ＲＡＭ １ ＠の書２込ビットアドレスが最大値ま
でなることを確認してから、エラーフラッグメモリー３
０が書込動作を行なうようになされる。これは、再生同
期パルスＰＳＹとしてノイズ等の影響により、正規でな
いものが発生し、ｌブロックのデータが全てＲＡＭ １
＠に書込まれないうちに、ブロックアドレスが変化し
てしまうときには、エラーフラッグメモリー３０に“Ｏ
”を書込まないようにするものである。
のとき１ｆＣ”０”となシ、それ以外では、″ｌ＃とな
るマルチプレクサ３１の出力を記憶する。θ〜７ｔでの
３個のアドレスを有するｇビットのメモリーであり、ア
ドレスカウンタ２１の出力に現れる書込ブロックアドレ
スＷＡ がコントローラ３３に供給されるととｋよって
、エラーフラッグメモリー３０のアドレスｌｉ 、湿Ｊ
ｔ ’ｌ−５のブロックアドレスと一致させられる。ま
た、ＲＡＭ １ ＠の書２込ビットアドレスが最大値ま
でなることを確認してから、エラーフラッグメモリー３
０が書込動作を行なうようになされる。これは、再生同
期パルスＰＳＹとしてノイズ等の影響により、正規でな
いものが発生し、ｌブロックのデータが全てＲＡＭ １
＠に書込まれないうちに、ブロックアドレスが変化し
てしまうときには、エラーフラッグメモリー３０に“Ｏ
”を書込まないようにするものである。
エラーフラッグメモリー３０の読出は、カウンタ２４か
らの読出ブロックアドレス鮎 と一致するアドレスから
なされる。読出ビットアドレスを用いて、メモリー３０
の読出しのタイミングとラッチ３２のラッチのタイミン
グとが制御される。
らの読出ブロックアドレス鮎 と一致するアドレスから
なされる。読出ビットアドレスを用いて、メモリー３０
の読出しのタイミングとラッチ３２のラッチのタイミン
グとが制御される。
例えば指定されたブロックの最初で所定のアドレスのｌ
ビットを読出した後に、ランチが行なわれるようになさ
れ、ラッチ３２からエラーフラッグＥＦＬＧ が取シ出
される。ＲＡＭ １６の読出データＲＤＴとエラーフラ
ッグＥＦＬＧ とは、互いに同期しズおシ、次段のエ
ンコーダにおいてエラーフラッグＥＦＬＧ を用いてエ
ラー訂正が行なわれる。かかるエラーフラッグメモリー
３０の読出動作において、ラッチ３２に対し【メモリー
３０の出力がラッチされると同時に、そのときのアドレ
ス（ＲＡと一致している）に常に／”を書込むようにな
す。
ビットを読出した後に、ランチが行なわれるようになさ
れ、ラッチ３２からエラーフラッグＥＦＬＧ が取シ出
される。ＲＡＭ １６の読出データＲＤＴとエラーフラ
ッグＥＦＬＧ とは、互いに同期しズおシ、次段のエ
ンコーダにおいてエラーフラッグＥＦＬＧ を用いてエ
ラー訂正が行なわれる。かかるエラーフラッグメモリー
３０の読出動作において、ラッチ３２に対し【メモリー
３０の出力がラッチされると同時に、そのときのアドレ
ス（ＲＡと一致している）に常に／”を書込むようにな
す。
これは、ＲＡＭ ｌ ６に対してエラーを含むデータの
書込を禁止しているので、以前に書かれていたデータが
ＲＡＭ １６から再度読出された場合、このデータを正
しいものとし【処理する誤動作を防止するためである。
書込を禁止しているので、以前に書かれていたデータが
ＲＡＭ １６から再度読出された場合、このデータを正
しいものとし【処理する誤動作を防止するためである。
なお、仁の発明の一実施例では、エラー訂正コードとし
てパリティを用いておυ、ひとつの符号ブロックの中の
ｌワードのエラーは、他のＰＣＭワード及びパリティワ
ードを加算（ｍｏｄ、２ ）することで訂正することが
でき、エラー訂正にとってエラーワードは、必要としな
い。
てパリティを用いておυ、ひとつの符号ブロックの中の
ｌワードのエラーは、他のＰＣＭワード及びパリティワ
ードを加算（ｍｏｄ、２ ）することで訂正することが
でき、エラー訂正にとってエラーワードは、必要としな
い。
上述の一実施例の説明から理解されるようｋ。
この発明に依れば、多相ＰＬＬサーボを用いるために１
基準信号と再生データとの関係が複数通り存在し曵いて
も、補正範囲が狭くなることを防止できる’ｒＢＣを実
現できる。また、この発明に依れば、ＴＢＣ自体の遅延
量がロックモードによつ【変化することを防止でき、シ
ンク録音を行なう場合に、何部不都合が生じない。
基準信号と再生データとの関係が複数通り存在し曵いて
も、補正範囲が狭くなることを防止できる’ｒＢＣを実
現できる。また、この発明に依れば、ＴＢＣ自体の遅延
量がロックモードによつ【変化することを防止でき、シ
ンク録音を行なう場合に、何部不都合が生じない。
なお、上述のこの発明の一実施例のように、データ用の
ＲＡＭ １６と別個にエラーフラッグメモリー３０を設
けずに、データとエラーワード・グと會共通のメモリー
によって記憶するようにしても良い。
ＲＡＭ １６と別個にエラーフラッグメモリー３０を設
けずに、データとエラーワード・グと會共通のメモリー
によって記憶するようにしても良い。
第１図は仁の発明の一実施例のＦラックパターンを示す
路線図、第一図はデータトラック及びコントロールシラ
ツクに記録される信号の構成を示す図、第３図はヘッド
配置の構成を示す図、第１図社この発明の一実施例のブ
ロック図、第Ｓ図はこの発明の一実施例における多相サ
ーボ回路の説明に用いるタイムチャート、第６図はこの
発明の 。 一実施例における書込ブロックアドレスの生成のための
ＲＯＭのテーブルを示す路線図、第７図及び第Ｓ図はこ
の発明の一実施例の説明に用いるタイムチャートである
。 １−・・・・・・・・・・・磁気テープ、３・・・・・
・・・・・・・コントロール信号検出回路、９・・・−
・・・・・・・・キャゾスタンモータ、１６・・・・・
・・・・ＲＡＭ 、ｌ ＠−−−−−−−−−・・ＣＲ
Ｃチェッカ、２９・・・・・・・・・・・アドレス生成
のためのＲＯＭ 。 代理人 杉 浦 正 知 第５図 第６図 Ａ ＜ｔｏ モ −ド）
Ｂ （３ヒ１−ｔ−１′′）ＣＩ’２七−￥
） ロ（ｔ３＋−ト′）第１図 第８図
路線図、第一図はデータトラック及びコントロールシラ
ツクに記録される信号の構成を示す図、第３図はヘッド
配置の構成を示す図、第１図社この発明の一実施例のブ
ロック図、第Ｓ図はこの発明の一実施例における多相サ
ーボ回路の説明に用いるタイムチャート、第６図はこの
発明の 。 一実施例における書込ブロックアドレスの生成のための
ＲＯＭのテーブルを示す路線図、第７図及び第Ｓ図はこ
の発明の一実施例の説明に用いるタイムチャートである
。 １−・・・・・・・・・・・磁気テープ、３・・・・・
・・・・・・・コントロール信号検出回路、９・・・−
・・・・・・・・キャゾスタンモータ、１６・・・・・
・・・・ＲＡＭ 、ｌ ＠−−−−−−−−−・・ＣＲ
Ｃチェッカ、２９・・・・・・・・・・・アドレス生成
のためのＲＯＭ 。 代理人 杉 浦 正 知 第５図 第６図 Ａ ＜ｔｏ モ −ド）
Ｂ （３ヒ１−ｔ−１′′）ＣＩ’２七−￥
） ロ（ｔ３＋−ト′）第１図 第８図
Claims (1)
- 基準信号に対して所定の位相関係にロックされ、循環す
るブロックアドレスを有する入力データが供給され、仁
のブロックアドレスと上記基準信号から形成されたメモ
リーの読出アドレスとによって、この読出アドレスを基
準として上記入力データの時間軸エラーを補正するよう
に、書込アドレスを生成するようｋした時間軸補正装置
において、上記基準信号に対する位相関係が複数通り存
在し、その何れかに四ツクされた入力データと、このロ
ックしている位相関係を示すロック情報とが供給され、
このロック情報によって上記書込アドレスの生成規則を
変更するようになされた時間軸補正装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022290A JPS58139317A (ja) | 1982-02-15 | 1982-02-15 | メモリ装置 |
| CA000421215A CA1193025A (en) | 1982-02-15 | 1983-02-09 | Time base correcting apparatus |
| US06/465,462 US4492989A (en) | 1982-02-15 | 1983-02-10 | Time base correcting apparatus |
| DE8383300741T DE3371829D1 (en) | 1982-02-15 | 1983-02-15 | Time base correcting apparatus |
| EP83300741A EP0086658B1 (en) | 1982-02-15 | 1983-02-15 | Time base correcting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022290A JPS58139317A (ja) | 1982-02-15 | 1982-02-15 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139317A true JPS58139317A (ja) | 1983-08-18 |
| JPH05791B2 JPH05791B2 (ja) | 1993-01-06 |
Family
ID=12078610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022290A Granted JPS58139317A (ja) | 1982-02-15 | 1982-02-15 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4492989A (ja) |
| EP (1) | EP0086658B1 (ja) |
| JP (1) | JPS58139317A (ja) |
| CA (1) | CA1193025A (ja) |
| DE (1) | DE3371829D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4613908A (en) * | 1982-04-16 | 1986-09-23 | Victor Company Of Japan, Ltd. | Digital video signal reproducing apparatus |
| JPH07101541B2 (ja) * | 1983-06-28 | 1995-11-01 | ソニー株式会社 | デイジタル情報信号の記録装置 |
| NL8303061A (nl) * | 1983-09-02 | 1985-04-01 | Philips Nv | Inrichting voor het uitlezen van een optisch uitleesbare registratiedrager. |
| NL8303765A (nl) * | 1983-11-02 | 1985-06-03 | Philips Nv | Dataverwerkend systeem waarbij in het geheugen onbetrouwbare woorden zijn vervangen door een onbetrouwbaarheidsindicator. |
| US4622600A (en) * | 1983-12-26 | 1986-11-11 | Hitachi, Ltd. | Rotary-head type PCM data recording/reproducing method and apparatus with a redundancy-reduced control data format |
| JPS61156979A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | 録音機能付き電子スチルカメラ装置 |
| KR900008446B1 (ko) * | 1985-11-13 | 1990-11-22 | 가부시끼가이샤 히다찌세이사꾸쇼 | 음성신호를위한표본화주파수와회전헤드스캔너의회전주파수사이에서비동기관계를갖는음성신호의pcm기록재생장치 |
| JPH0690853B2 (ja) * | 1986-12-23 | 1994-11-14 | ソニー株式会社 | デイジタル信号の時間軸補正装置 |
| EP0276343B1 (en) * | 1987-01-27 | 1994-04-06 | Hitachi, Ltd. | Method and apparatus for PCM recording and reproducing audio signal |
| GB9008932D0 (en) * | 1990-04-20 | 1990-06-20 | British Broadcasting Corp | Synchronisation of digital audio signals |
| US7603190B2 (en) * | 2001-04-19 | 2009-10-13 | Sony Corporation | Digital recording/reproducing apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145683A (en) * | 1977-11-02 | 1979-03-20 | Minnesota Mining And Manufacturing Company | Single track audio-digital recorder and circuit for use therein having error correction |
| JPS5750307A (en) * | 1980-09-05 | 1982-03-24 | Sony Corp | Time base correcting device |
-
1982
- 1982-02-15 JP JP57022290A patent/JPS58139317A/ja active Granted
-
1983
- 1983-02-09 CA CA000421215A patent/CA1193025A/en not_active Expired
- 1983-02-10 US US06/465,462 patent/US4492989A/en not_active Expired - Fee Related
- 1983-02-15 EP EP83300741A patent/EP0086658B1/en not_active Expired
- 1983-02-15 DE DE8383300741T patent/DE3371829D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CA1193025A (en) | 1985-09-03 |
| EP0086658A2 (en) | 1983-08-24 |
| EP0086658A3 (en) | 1984-07-25 |
| EP0086658B1 (en) | 1987-05-27 |
| DE3371829D1 (en) | 1987-07-02 |
| JPH05791B2 (ja) | 1993-01-06 |
| US4492989A (en) | 1985-01-08 |
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| JPH0212075B2 (ja) | ||
| JPS58139317A (ja) | メモリ装置 | |
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