JPS6151348B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、オーデイオ等のアナログ信号を、パ
ルス符号変調方式（PCM）によりデイジタル信
号に変換し、磁気テープ等の記録媒体に記録もし
くは記録・再生するPCM録音機に於て問題とな
るドロツプアウトによる符号誤りを訂正する装置
に関するものである。

PCM符号を記録するには、高密度の記録媒体
が必要であり、従来、マルチトラツクのオーデイ
オ用磁気テープや、ビデオ用の磁気テープが、記
録媒体として用いられて来た。これらの記録媒体
は、トラツク幅が非常に狭い為、記録媒体表面上
の塵埃、傷により、記録された信号が乱される。
これはドロツプアウトと称せられ、PCM録音機
に於ては不可避の問題である。このドロツプアウ
トによる符号誤りを訂正する手段として、多重書
きによる方法が提案されている。

以下に、多重書きによる誤り訂正方式について
第１図乃至第４図を参照して説明する。第１図
は、記録媒体として通常のヘリカルスキヤン型ビ
デオテープレコーダ（以下、VTRと略称する）
を用いた場合の本発明の実施例の基本的ブロツク
図である。同図において、オーデイオのステレオ
左信号Ｌおよびステレオ右信号Ｒは各々入力端子
１Ｌ，１Ｒから入力され、サンプリング時に歪の
原因となる不要高域成分が低域通過波器２Ｌ，
２Ｒで除去され、サンプルホールド回路３Ｌ，３
Ｒで、その瞬時値が保持される。左右切換スイツ
チ４で時分割多重されたステレオ左右信号は、ア
ナログデイジタル変換器（ADコンバータ）５で
PCMのデイジタル信号に変換される。このデイ
ジタル信号に変換された１サンプル分の信号をワ
ードと称す。この変換されたワードは、ドロツプ
アウトによる誤りを訂正する為の符号を、誤り訂
正符号付加回路６でつけ加えられる。誤り訂正符
号は以下の様にして作られる。第２図に示す様に
ADコンバータ５でデイジタル信号に変換された
各ワードＳ_i（ｉ＝１，２，……）は、順にビツ
ト・シリアルに誤り訂正符号付加回路６の入力端
子Ｓ_INに加えられる。

なお、ここでは説明の便宜上、各ワードは４ビ
ツトで構成されているものとする。まず、初めに
シフトレジスタ６３には全てΦが入つているもの
とする。従つて、第１番目のワードS₁は、そのま
ま排他論理和回路６２を通つてシフトレジスタ６
３に入る。次に第２番目のワードS₂は、S₁と対応
する各ビツトの排他論理和がとられて、シフトレ
ジスタ６３に入る。以下順に、第ｎワードまでの
排他論理和がとられて、シフトレジスタ６３に入
れられる。これが誤り訂正符号Ｐとなる。式で表
わすと、次の(1)式の様になる。

Ｐ^j，Ｓ^ｊ _ｉは各々のワードを構成する第ｊ番目の
ビツトである。前記(1)式は各ビツトのモジユール
２演算を表わす。(1)式は可換演算であるので、任
意のワードＳ_kは次式(2)で与えられる。

従つて、誤り訂正を可能にするには、第３図Ａ
に示す様に一組のワードＳ_i（ｉ＝１，２，……
ｎ）と誤り訂正符号Ｐとを一緒に磁気テープに記
録しておけば良い。第３図ＢはワードＳ_kが誤つ
た場合を示し、この誤りワードＳ_kは、第３図Ｃ
に示す様に(2)式により、残りのワードＳ_i（ｉ≠
ｋ）と、誤り訂正符号Ｐとで完全に訂正される。
第３図のは各ビツトの排他論理和演算子であ
る。この場合、ドロツプアウトにより、同時に２
ワード以上が誤ると訂正不能になるが、この対策
としては、次のものが考えられる。１ワードの長
さを、平均ドロツプアウト長より十分長くとる事
により、２ワード同時誤り発生確率は、ドロツプ
アウト発生確率Ｑの２乗のオーダーになり、十分
低くなる。また、別の手段としては、各ワードに
インターリーブをかけ、磁気テープに記録する順
序を、まちまちにして置けば、同様に、２ワード
同時誤り発生率はQ²のオーダーになる。なおイ
ンターリーブの手法については周知であるので、
ここでの説明は省略する。

第２図の誤り訂正符号付加回路６は、各ワード
Ｓ_iの排他論理和をとると同時に、各ワードは直
列―並列変換器６１により並列データに変換さ
れ、データセレクタ６４を通つて第１図のメモリ
回路７に書き込まれる。第ｎ番目のワードＳ_oが
メモリ回路７に書き込まれた直後、誤り訂正符号
Ｐは第２図のデータセレクタ６４を通り、第１図
のメモリ回路７に書き込まれる。

メモリ回路７において、各ワードをVTRで記
録する為に必要なテレビジヨン信号フオーマツト
に乗せる為の時間軸圧縮や、必要ならばインター
リーブが施される。

次に、誤り検出符号付加回路８で、誤り検出符
号が付加される。誤り検出符号は、サイクリツ
ク・リダンダンシイ・チエツク符号（CRCC）を
用いる。CRCCの付加方法についても、専用ICが
市販され、周知であるので、ここでの詳細な説明
は省略する。

CRCCが付加されたワード列は第１図に示す
VTR２３を用いて磁気テープ上に記録する為に
必要なビデオ同期信号発生器９を通して、テレビ
ジヨン信号フオーマツトに変換される。

第４図に、磁気テープ上に記録される信号形式
を示す。同図Ａはワードに１つのCRCCを付加
し、１水平同期信号区間に３ワード乗せた場合の
波形例を示した図であり、Ｂはワードに１つの
CRCCを付加し、１水平同期信号区間に乗せた場
合の波形例を示した図である。Ｂの例では、６ワ
ードに対してCRCCが共通であるので、一度
CRCCで誤りが検出されると６ワードが同時に誤
りと判定される。この場合、共通のCRCCで符号
誤りが検査される６ワードは、インターリーブに
より互いに誤り訂正処理に無関係な組から選ばれ
る様にする必要がある。

以上の処理を受けたオーデイオ信号は、第１図
のVTR２３の入力端子１０を通つて磁気テープ
に記録される。なお、第１図の２０は記録系の各
種タイミング信号を発生する記録系タイミング回
路である。

次にVTR２３において磁気テープより再生さ
れたデイジタル信号は、前述の誤り訂正処理を受
けて、アナログ信号に戻される訳であるが、従
来、誤り訂正回路としては、１組となるワードＳ
_i（ｉ＝１，２，……ｎ）と誤り訂正符号Ｐとを
同時に入れる為の（ｎ＋１）ワード分のシフトレ
ジスタと、誤り訂正の為のｎ入力の排他論理和回
路と、各ワードが誤りを受けているか否かを示す
信号を入れる為の（ｎ＋１）個のフリツプフロツ
プ回路等が必要であつた。これは、１組となるワ
ード数ｎの増大と共に、誤り訂正回路規模の増大
をまねくことになる。

本発明は、各ワードをメモリ手段より読み出す
際に２回読み出しを行ない、その場で排他論理和
演算を行ない、訂正すべき正しいワードを予じめ
作つておき、誤りワードに置き換えて誤り訂正を
行なうことにより、１組となるワード数ｎの増大
に無関係な、非常に簡単な回路構成で確実な誤り
訂正を可能にしたものである。

以下に本発明の実施例を図面とともに説明す
る。

第１図のVTR２３より再生された信号は、
VTR２３の出力端子１１を通り、同期分離回路
１２で、デイジタル信号部分と、同期信号部分に
分けられる。同期信号部分は、位相同期式発振回
路２１に加えられ、再生信号に同期したクロツク
を作る。このクロツクは、再生系タイミング回路
２２に加えられ、各種のタイミング信号が作られ
る。

デイジタル信号部分は、誤り検査回路１３に加
えられ、ドロツプアウトによる誤り検査を受けた
か否かが調べられる。誤り検査を受けた各ワード
は、誤り検査結果と共にメモリ回路１４に書き込
まれる。メモリ回路１４で時間軸伸長され、必要
に応じてデインターリーブされた各ワードは、誤
り訂正回路１５に読み出される。

第５図に上記誤り訂正回路１５の構成例を示
す。なお、この第５図に於ては説明の便宜上、１
ワード４ビツト構成にしてあるが、メモリ回路１
４より読み出されたワードの各ビツト（d₀，d₁，
d₂，d₃）は並列―直列変換器１５１で直列に変換
され、切換スイツチ１６１を通つて出力Ｄとして
第１図のデイジタル―アナログ変換器（DAコン
バータ）１６へと出て行く。

この場合、メモリ回路１４からのデータ読み出
しは、１ワードのデータが、DA変換される時間
内に２ワード分のデータを読み出している。第６
図Ｆ，Ｇに示す様に、ｔ_sが、１ワード分のデー
タがDA変換される時間である。この例では、誤
り訂正を行なう為の１組のワード数ｎ＝２、１ワ
ード＝４ビツトとしてある。正規にDA変換され
る１組のワード、S₁，S₂が順にメモリ回路１４よ
り読み出されるタイミングの隙間をぬつて、第６
図Ｇに示す様に次に読み出されるべき１組のワー
ド、S₃，S₄，P₃が先に読み出され、第５図の排他
論理和回路１５６，１５７，１５８，１５９を通
り、各ワード間で各ビツト毎の排他論理和がとら
れて、ラツチ回路１５６に入れられる。ラツチ回
路１５２は予じめCR信号により、クリアされて
いる。

一方、各ワードの誤り検査結果信号CRCRも同
時にメモリ回路１４により読み出され、ラツチ回
路１５２のクロツクL₂を制御するゲート回路１
６０に加えられる。S₃，S₄，P₃のうち、いずれか
１つが誤つていると、そのとき、CRCRはハイレ
ベルとなり、ゲート回路１６０は閉じられ、ラツ
チ回路１５２にクロツクは入らない。その結果、
誤りワードは排他論理和をとられない。一組分の
最後のワードP₃との排他論理和がとられた後に
は、ラツチ回路１５２に、誤つたワードが訂正さ
れて得られる。この訂正されたワードは、ロード
信号L₃により、シフトレジスタ１５３に移され
ると同時に、ラツチ回路１５２は、クリア信号
CRでクリアされ、次の１組のワードの誤り訂正
に備える。

次に再び正規のタイミングで、この誤りワード
がメモリ回路１４より読み出されると、誤り検査
結果信号CRCRがフリツプフロツプ回路１５４に
入れられ、その出力は切換スイツチ１６１をシフ
トレジスタ１５３の側へ切換える。その結果、誤
りワードは、訂正されたワードに置き換えられ
て、第１図のDAコンバータ１６へと出て行く。
信号CKは、その為のシフトクロツクパルスであ
る。CKは各ワード毎に入るので、訂正すべきワ
ードが読み出される迄、シフトレジスタ１５３内
のデータがなくならない様に、シフトレジスタ１
５３の出力端子は入力端子に接続され、データは
循環している。

第５図の１５５はCRCRのカウンタであり、１
組のワード内に２つ以上の誤りがあるか否かをカ
ウントしており、２つ以上ある場合は、訂正不能
信号HLDを出す。

第６図に第５図で使われる各種のタイミング信
号のタイムチヤートを示す。同図ＡのCKは第５
図のシフトレジスタ１５１，１５３のシフトクロ
ツクパルスである。ＢのL₁はシフトレジスタ１
５１へ正規のワードをロードする信号で、同時
に、フリツプフロツプ回路１５４とカウンタ１５
５のクロツクでもある。ＣのL₂は、先き読みワ
ードをラツチ回路１５２に入力する為のクロツク
パルスである。ＤのL₃は、シフトレジスタ１５
３へ訂正ワードする信号である。なお、Ｅの
RCKは、第７図の読み出しカウンタ１４１のク
ロツクパルスであり、これについては後述する。

第７図は前記メモリ回路１４の構成例を示すブ
ロツク図、第８図は、その内部状態を示す図であ
る。以下、それらの図面を参照して先読みの為の
メモリアドレスの与え方を説明する。各ワードを
記憶しているランダム・アクセス・メモリ
（RAM）１４０の読み出しアドレスは、サンプリ
ング周期と等しい周期の読み出しクロツクパルス
RCKで動作する読み出しアドレスカウンタ１４
１により与えられる。読み出しアドレスカウンタ
１４１の出力は、先読み信号L₂で制御される加
算器１４２に加えられる。正規の読み出しタイミ
ングでは、加算器１４２は読み出しアドレスカウ
ンタの出力に“Ｏ”を加え、先読みタイミングで
は１個となるワード数ｎに誤り訂正符号Ｐの分を
１つ加えた値（この例の場合は３）を加える。従
つて第８図に示す様に、読み出しアドレスカウン
タ１４１がＯ番地のワードS₁を指している時、先
読みアドレスは次の組の対応するワードである３
番地のS₃を指している。上記加算器１４２の出力
はセレクタ１４３を通り、RAM１４０のアドレ
スに加えられる。

以下、同様に先読みアドレスは、正規の読み出
しアドレスより３番地進んだアドレスが与えられ
る。１組の最後のワード（この例の場合はS₂）を
DA変換している間に、RCKは１クロツク余分に
入り、誤り訂正符号Ｐを読み出すタイミングを作
つている。

その結果、１組のワード（本例の場合は２ワー
ド）をDA変換している間に、３ワード分の先読
みが行なわれ、次にDA変換されるべき誤りワー
ドの訂正データが作られる。

なお、第７図の１４４は、第１図の誤り検査回
路１３を通つて出て来るワードをRAM１４０に
書き込む為の書き込みアドレスカウンタである。
書込みアドレスカウンタ１４４は、書き込みクロ
ツクパルスWCKで動作する。RAM１４０への書
き込みタイミングは、読み出しの合い間をぬつて
行なわれ、その制御はRW信号でセレクタ１４３
を切換える事により行なわれる。

以上の様にして誤り訂正が行なわれた各ワード
は、第１図のDAコンバータ１６で元のアナログ
信号に変換され、デグリツチ（deglitch）回路１
７Ｌ，１７Ｒで、各ステレオ左信号と右信号に振
り分けられ、更にローパスフイルタ１８Ｌ，１８
Ｒで、DA変換時に発生した不要高域成分が除去
され、左チヤンネルおよび右チヤンネルの出力端
子１９Ｌ，１８ＲよりＬ，Ｒ信号として出力され
る。

以上のように構成すると、誤り訂正する為の１
組のワード数ｎに無関係に、２ワード分のシフト
レジスタと、１ワード分のラツチ回路と、１ワー
ドを構成するビツト数分の排他論理和回路等によ
る非常に簡単な回路規模で、高い誤り訂正能力を
有する信号処理装置を実現し得るものである。

第９図に本発明で使用し得る誤り訂正回路１５
の他の構成例を示す。本例においては、メモリ回
路１４からデータd₀〜d₃が読み出される前に、そ
のデータの検査結果CRCCが読み出されて、フリ
ツプフロツプ回路２０８にセツトされる。この場
合、データが誤つておればCRCCは“１”となる
ようになつている。

データが正しければ、そのデータは次のタイミ
ングでメモリ回路１４から読み出され、データセ
レクタ２０７を通つて出力データD₀〜D₃として
出力される。

一方、そのデータが誤つていた場合、フリツプ
フロツプ回路２０８は“１”にセツトされ、演算
クロツクパルスLCKはANDゲート回路２０２を
通つてラツチ回路２０１に供給され、メモリ回路
１４から読み出される誤つたデータを除くデータ
の排他論理和を順次計算する。データセレクタ２
０７はフリツプフロツプ回路２０８の出力により
ラツチ回路２０１の出力が出力データD₁〜D₃に
接続されるように動作するため、出力には、メモ
リ回路１４から誤つたデータが出力されるかわり
に、訂正されたデータが出力される。なお、第９
図の２０３，２０４，２０５，２０６は排他論理
和回路である。

第９図のタイミング関係を第１０図に示す。な
お、第１０図において、D₀〜D₃、CRCC、およ
びd₀〜d₃はそれぞれデータのタイミング位置を表
わしている。

以上の説明から明らかなように、本発明は誤り
訂正能力が極めて高く、誤りを訂正するための１
組のワード数（ｎ）が増加してもハードウエアの
量はあまり変化しないという特長があり、特に１
組のワード数が多くなつたときに効果的なもので
ある。

【図面の簡単な説明】

第１図は本発明の実施例の基本的ブロツク図、
第２図は第１図における誤り訂正符号付加回路の
構成例を示す図、第３図Ａ，Ｂ，Ｃは誤り訂正方
法を説明するための図、第４図Ａ，Ｂは記録装置
に書き込まれるデイジタル信号の要部構成例を示
す図、第５図は本発明で使用し得る誤り訂正回路
の構成例を示す図、第６図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇは第５図における各部のタイミングチヤー
ト、第７図は本発明の実施例における再生系メモ
リ回路の構成図、第８図はその内部状態を示す
図、第９図は本発明で使用し得る誤り訂正回路の
他の構成例を示す図、第１０図Ａ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆは第９図における各部のタイミングチヤー
トである。 ５……ADコンバータ、６……誤り訂正符号付
加回路、８……誤り検査符号付加回路、１３……
誤り検査回路、１４……メモリ回路、１５……誤
り訂正回路、１６……DAコンバータ、２３……
VTR、１４０……ランダム・アクセス・メモ
リ、１４１……読み出しアドレスカウンタ、１４
２……加算回路、１４３……セレクタ、１４４…
…書き込みアドレスカウンタ、１５１，１５３…
…シフトレジスタ、１５２……ラツチ回路、１５
４，２０８……フリツプフロツプ回路、１５５…
カウンタ、１５６〜１５９，２０３〜２０６……
排他論理和回路、１６０……ゲート回路、１６１
……切換スイツチ、２０１……ラツチ回路、２０
２……ANDゲート回路、２０７……データセレ
クタ。

Claims (1)

1. 【特許請求の範囲】 １ アナログ信号をデイジタル信号に変換して得
   られた複数のサンプルデータの組の各ビツトごと
   の演算による誤り訂正符号と、前記サンプルデー
   タと、誤り検出符号と共に記録媒体に記録もしく
   は記録・再生するようにしたPCM録音機の信号
   処理装置であつて、前記記録媒体から読み出した
   サンプルデータと、誤り訂正符号と、前記サンプ
   ルデータと前記誤り訂正符号と誤り検出符号とか
   ら得られた誤り検査結果信号とを蓄えるメモリ手
   段と、前記メモリ手段から順次サンプルデータを
   読み出し再生する時点より早い時点で１組のサン
   プルデータおよび誤り訂正符号と誤り検査結果信
   号とを順次読み出して前記誤り検査結果信号が誤
   りなしと指示するサンプルデータ及び誤り訂正符
   号の各ビツトごとの演算を行う誤り訂正演算手段
   と、各サンプルデータを再生する際に誤つたサン
   プルデータを前記誤り訂正演算の結果で置き換え
   るデータ置換手段を具備してなることを特徴とす
   るPCM録音機の信号処理装置。 ２ 特許請求の範囲第１項の記載において、前記
   メモリ手段から、再生されるサンプルデータおよ
   び１組前のサンプルデータを交互に読み出すよう
   に構成したことを特徴とするPCM録音機の信号
   処理装置。 ３ 特許請求の範囲第１項の記載において、１組
   のサンプルデータと誤り訂正符号が、あらかじめ
   順次読み出される際に誤りデータの総数を数える
   カウンタ手段を有し、計数結果が誤り訂正符号の
   能力を超える場合に訂正不能信号を出力するよう
   に構成したことを特徴とするPCM録音機の信号
   処理装置。