JPH0731880B2 - デイジタル信号復調装置 - Google Patents
デイジタル信号復調装置Info
- Publication number
- JPH0731880B2 JPH0731880B2 JP61242522A JP24252286A JPH0731880B2 JP H0731880 B2 JPH0731880 B2 JP H0731880B2 JP 61242522 A JP61242522 A JP 61242522A JP 24252286 A JP24252286 A JP 24252286A JP H0731880 B2 JPH0731880 B2 JP H0731880B2
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- JP
- Japan
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号復調装置に係り、既記録磁気テ
ープから回転ヘッドにより再生されたディジタル信号を
復調する装置に関する。
ープから回転ヘッドにより再生されたディジタル信号を
復調する装置に関する。
従来の技術 従来より、回転ヘッドを用いてディジタルオーディオ信
号を磁気テープに記録し、かつ再生するディジタルオー
ディオテープレコーダ（以下「Ｒ−DAT」と略す）が開
発されている。
号を磁気テープに記録し、かつ再生するディジタルオー
ディオテープレコーダ（以下「Ｒ−DAT」と略す）が開
発されている。
上記のＲ−DATにおいては、回転ヘッドで磁気テープに
記録されている１本のトラック当り196ブロック長のデ
ィジタル信号が記録されており、128ブロックのPCMデー
タエリアと、その前後の領域に配置された各８ブロック
のサブコードエリアその他からなる。第５図は上記のPC
Mデータエリア中の１ブロックの構成を示し、１ブロッ
クの最初には同期信号（シンク）が配置され、以下、ID
コード，ブロックアドレス，パリティ、全部で32シンボ
ル（１シンボルは８ビット）のPCMデータの順で配置さ
れている。PCMデータはアナログオーディオ信号をパル
ス符号変調（PCM）して得たディジタルデータ及びその
パリティ符号や誤り訂正符号などからなる。３シンボル
目のブロックアドレスは、そのうちの下位７ビットで12
8ブロックのPCMデータにおける位置を表わす。４シンボ
ル目のパリティはIDコードとブロックアドレスの誤り検
出用のパリティ符号である。従って、IDコード，ブロッ
クアドレス及びパリティは、これらの各ビット単位での
２を法とする加算値がゼロとなれば正しいと判断され
る。
記録されている１本のトラック当り196ブロック長のデ
ィジタル信号が記録されており、128ブロックのPCMデー
タエリアと、その前後の領域に配置された各８ブロック
のサブコードエリアその他からなる。第５図は上記のPC
Mデータエリア中の１ブロックの構成を示し、１ブロッ
クの最初には同期信号（シンク）が配置され、以下、ID
コード，ブロックアドレス，パリティ、全部で32シンボ
ル（１シンボルは８ビット）のPCMデータの順で配置さ
れている。PCMデータはアナログオーディオ信号をパル
ス符号変調（PCM）して得たディジタルデータ及びその
パリティ符号や誤り訂正符号などからなる。３シンボル
目のブロックアドレスは、そのうちの下位７ビットで12
8ブロックのPCMデータにおける位置を表わす。４シンボ
ル目のパリティはIDコードとブロックアドレスの誤り検
出用のパリティ符号である。従って、IDコード，ブロッ
クアドレス及びパリティは、これらの各ビット単位での
２を法とする加算値がゼロとなれば正しいと判断され
る。
また、サブコードエリアの１ブロックの信号フォーマッ
トは第６図に示す通りであり、同期信号（シンク），各
１シンボル分ずつのワードW1,W2,パリティ，サブコード
データPC1〜PC7及びPCパリティなどからなる。ワードW1
はIDコードであり、W2の下位４ビットはブロックアドレ
スを示す。また、４シンボル目のパリティはワードW1及
びW2の誤り検出用のものであり、PCパリティはサブコー
ドデータPC1〜PC7の誤り検出用のパリティ符号である。
トは第６図に示す通りであり、同期信号（シンク），各
１シンボル分ずつのワードW1,W2,パリティ，サブコード
データPC1〜PC7及びPCパリティなどからなる。ワードW1
はIDコードであり、W2の下位４ビットはブロックアドレ
スを示す。また、４シンボル目のパリティはワードW1及
びW2の誤り検出用のものであり、PCパリティはサブコー
ドデータPC1〜PC7の誤り検出用のパリティ符号である。
PC1〜PCパリティからなる８バイトは１パックと称さ
れ、１ブロック中には全部で４パック時系列的に配置さ
れている。
れ、１ブロック中には全部で４パック時系列的に配置さ
れている。
また、サブコードエリアにおいては、第７図に示す如
く、相隣る２ブロックにおいてデータが完結するように
なされており、パック１〜７に対し、ブロック2n＋１の
最後の１パックには誤り訂正コードとしてC1コードが付
加される。
く、相隣る２ブロックにおいてデータが完結するように
なされており、パック１〜７に対し、ブロック2n＋１の
最後の１パックには誤り訂正コードとしてC1コードが付
加される。
ここで、PCMデータエリアの各ブロックの32シンボルのP
CMデータはバーストエラー防止のためにインターリーブ
されており、これを復調する際には上記PCMデータは勿
論、再生されたPCMデータの絶対的な位置つまりブロッ
クアドレスが重要な要素となる。
CMデータはバーストエラー防止のためにインターリーブ
されており、これを復調する際には上記PCMデータは勿
論、再生されたPCMデータの絶対的な位置つまりブロッ
クアドレスが重要な要素となる。
第８図は従来のディジタル信号復調装置のブロックアド
レス再生部の一部のブロック系統図を示す。同図中、回
転ヘッド５を含む全部で２個の回転ヘッドにより交互に
再生された記録済磁気テープ６上の既記録信号は、再生
アンプ10を通して波形等化回路11に供給され、ここで所
定の波形等化を行なわれた後、フェーズ・ロックト・ル
ープ（PLL）12に供給される。PLL12により再生データと
これに移送同期したクロックとが取り出されて直並列変
換器13に供給される。
レス再生部の一部のブロック系統図を示す。同図中、回
転ヘッド５を含む全部で２個の回転ヘッドにより交互に
再生された記録済磁気テープ６上の既記録信号は、再生
アンプ10を通して波形等化回路11に供給され、ここで所
定の波形等化を行なわれた後、フェーズ・ロックト・ル
ープ（PLL）12に供給される。PLL12により再生データと
これに移送同期したクロックとが取り出されて直並列変
換器13に供給される。
直並列変換器13はシリアルに入来する再生信号の各10ビ
ットのシリアルデータを10ビット並列に変換して復調回
路14に供給する。復調回路14は８−10復調により10ビッ
ト並列のデータを８ビット並列に変換してブロックアド
レス再生回路15に供給する。
ットのシリアルデータを10ビット並列に変換して復調回
路14に供給する。復調回路14は８−10復調により10ビッ
ト並列のデータを８ビット並列に変換してブロックアド
レス再生回路15に供給する。
ブロックアドレス再生回路15はパリティチェック回路1
6,カウンタ17等により構成されている。パリティチェッ
ク回路16は、IDコード，ブロックアドレス，パリティ夫
々の８ビットのモジュロ２の加算を行なって、その演算
結果が全ビット０であればカウンタ17にロード信号
を供給する。ラッチ回路40は復調回路14よりのブロック
アドレスをラッチし、このブロックアドレスは切換回路
41によりサブコードエリア再生時に上位４ビットを０
とされ、かつPCMデータエリア再生時にそのままカウ
ンタ17に供給される。カウンタ17はロード信号の入来時
にブロックアドレスをロードし、ロード信号が供給され
なければ、ブロックアドレスの再生に同期して端子18よ
り供給されるカウンタクロック信号で１だけカウントア
ップし、そのカウント値を再生ブロックアドレスとして
端子19より出力する。
6,カウンタ17等により構成されている。パリティチェッ
ク回路16は、IDコード，ブロックアドレス，パリティ夫
々の８ビットのモジュロ２の加算を行なって、その演算
結果が全ビット０であればカウンタ17にロード信号
を供給する。ラッチ回路40は復調回路14よりのブロック
アドレスをラッチし、このブロックアドレスは切換回路
41によりサブコードエリア再生時に上位４ビットを０
とされ、かつPCMデータエリア再生時にそのままカウ
ンタ17に供給される。カウンタ17はロード信号の入来時
にブロックアドレスをロードし、ロード信号が供給され
なければ、ブロックアドレスの再生に同期して端子18よ
り供給されるカウンタクロック信号で１だけカウントア
ップし、そのカウント値を再生ブロックアドレスとして
端子19より出力する。
発明が解決しようとする問題点 磁気テープ６上の傷又は汚れ等により同期信号の再生直
後にドロップアウトが発生する場合、又はドロップアウ
トにより同期信号パターンが発生する場合がある。この
ような場合には1/28の確率でパリティチェック回路16は
ロード信号を発生する。この場合ブロックアドレスは誤
りなしと判断され、カウンタ17は誤りのブロックアドレ
スを出力する。これによって後続の32シンボルをPCMデ
ータはデインターリーブ用のメモリの誤ったアドレスに
書き込まれてしまうという問題点があった。
後にドロップアウトが発生する場合、又はドロップアウ
トにより同期信号パターンが発生する場合がある。この
ような場合には1/28の確率でパリティチェック回路16は
ロード信号を発生する。この場合ブロックアドレスは誤
りなしと判断され、カウンタ17は誤りのブロックアドレ
スを出力する。これによって後続の32シンボルをPCMデ
ータはデインターリーブ用のメモリの誤ったアドレスに
書き込まれてしまうという問題点があった。
本発明は上記の点に鑑みてなされたものであり、誤りの
ないブロックアドレスを再生するディジタル信号復調装
置を提供することを目的とする。
ないブロックアドレスを再生するディジタル信号復調装
置を提供することを目的とする。
問題点を解決するための手段 本発明においては、誤り検査手段は、再生された各ブロ
ックの該誤り検査符号を用いて該ブロックアドレスの誤
りの有無を検査する。
ックの該誤り検査符号を用いて該ブロックアドレスの誤
りの有無を検査する。
判別手段は、再生された各ブロックのブロックアドレス
の値が直前のブロックの再生ブロックアドレスの値より
予測される２以上の許容値を持つ範囲内であるかどうか
を判別する。
の値が直前のブロックの再生ブロックアドレスの値より
予測される２以上の許容値を持つ範囲内であるかどうか
を判別する。
カウンタ手段は、誤り検査手段で誤り無し、かつ判別手
段で該範囲内と判別されたとき再生された各ブロックの
ブロックアドレスを取り込み、それ以外のとき各ブロッ
クの再生毎に供給されるクロック信号で１だけカウント
アップして、再生ブロックアドレスを出力する。
段で該範囲内と判別されたとき再生された各ブロックの
ブロックアドレスを取り込み、それ以外のとき各ブロッ
クの再生毎に供給されるクロック信号で１だけカウント
アップして、再生ブロックアドレスを出力する。
作用 本発明においては、誤り検査で誤り無しと判断されて
も、再生された各ブロックのブロックアドレスの値が直
前のブロックの再生ブロックアドレスの値より予測され
る２以上の許容値を持つ範囲内であるときにのみ、再生
された各ブロックのブロックアドレスが正しいと判断さ
れてカウンタ手段に取り込まれる。
も、再生された各ブロックのブロックアドレスの値が直
前のブロックの再生ブロックアドレスの値より予測され
る２以上の許容値を持つ範囲内であるときにのみ、再生
された各ブロックのブロックアドレスが正しいと判断さ
れてカウンタ手段に取り込まれる。
実施例 第１図の本発明装置のブロックアドレス再生部の一実施
例のブロック系統図を示す。同図中、第８図と同一部分
には同一符号を付し、その説明を省略する。
例のブロック系統図を示す。同図中、第８図と同一部分
には同一符号を付し、その説明を省略する。
同図中、復調回路14の出力する８ビットのデータはブロ
ックアドレス復調回路20を構成するパリティチェック回
路21及びラッチ回路22夫々に供給される。
ックアドレス復調回路20を構成するパリティチェック回
路21及びラッチ回路22夫々に供給される。
パリティチェック回路21は第２図（Ａ）に示す如きPCM
データエリアの各ブロックの同期信号に同期した第２図
（Ｃ）に示すパリティクリア信号（PCL）を復調回路14
から供給されると内部状態をクリアし、その後各ブロッ
クのIDコード，ブロックアドレス，パリティの各シンボ
ルに同期した第２図（Ｄ）に示すパリティクロック信号
（PCK）を復調回路14より供給されて、各ブロックのID
コード，ブロックアドレス，パリティの各８ビットのモ
ジュロ２の加算を行ない、加算結果が全ビット０の
とき値１のパリティチェック信号を生成してナンド
回路23に供給する。
データエリアの各ブロックの同期信号に同期した第２図
（Ｃ）に示すパリティクリア信号（PCL）を復調回路14
から供給されると内部状態をクリアし、その後各ブロッ
クのIDコード，ブロックアドレス，パリティの各シンボ
ルに同期した第２図（Ｄ）に示すパリティクロック信号
（PCK）を復調回路14より供給されて、各ブロックのID
コード，ブロックアドレス，パリティの各８ビットのモ
ジュロ２の加算を行ない、加算結果が全ビット０の
とき値１のパリティチェック信号を生成してナンド
回路23に供給する。
ラッチ回路22はPCMデータエリアの各ブロックのブロッ
クアドレスに同期した第２図（Ｂ）に示すラッチパルス
（LP）を復調回路14より供給されてブロックアドレスを
ラッチし、その出力ブロックアドレスは切換回路24に供
給される。
クアドレスに同期した第２図（Ｂ）に示すラッチパルス
（LP）を復調回路14より供給されてブロックアドレスを
ラッチし、その出力ブロックアドレスは切換回路24に供
給される。
なお、復調回路14はサブコードエリアにおいても第２図
（Ｂ）〜（Ｄ）に示すと同様のラッチパルス，パリティ
クリア信号，パリティクロック信号を生成する。このう
ちパリティクロック信号はワードW1,W2,パリティに同期
している。
（Ｂ）〜（Ｄ）に示すと同様のラッチパルス，パリティ
クリア信号，パリティクロック信号を生成する。このう
ちパリティクロック信号はワードW1,W2,パリティに同期
している。
切換回路24は、端子25を介して外部のタイミング信号発
生回路（図示せず）よりサブコードエリアの再生時に値
０でPCMデータエリアの再生時に値１の切換信
号を供給されている。切換回路24はラッチ回路22よりの
８ビットのブロックアドレスのうちの上位４ビットと切
換信号との論理積演算を行ない、得られたブロックアド
レスをブロックアドレス保護回路26及びカウンタ27に供
給する。
生回路（図示せず）よりサブコードエリアの再生時に値
０でPCMデータエリアの再生時に値１の切換信
号を供給されている。切換回路24はラッチ回路22よりの
８ビットのブロックアドレスのうちの上位４ビットと切
換信号との論理積演算を行ない、得られたブロックアド
レスをブロックアドレス保護回路26及びカウンタ27に供
給する。
判別手段であるブロックアドレス保護回路26には切換回
路の出力するブロックアドレス（以下「ブロックアドレ
ス」という）の他に、カウンタ27の出力する再生ブロ
ックアドレス（以下「ブロックアドレス」という）が
供給されている。ブロックアドレス保護回路26は例えば
第３図に示す如く14ビットでアクセスされるROM28で構
成されている。ブロックアドレスの下位７ビットがア
ドレスA0〜A6として供給され、ブロックアドレスの下
位７ビットがアドレスA7〜A13として供給される。ROM28
には第４図に示す如くアドレスA0〜A13に対応して０
又は１が記憶されている。第４図においてアドレ
スA0〜A6,アドレスA7〜A13の各欄は10進で表示してい
る。
路の出力するブロックアドレス（以下「ブロックアドレ
ス」という）の他に、カウンタ27の出力する再生ブロ
ックアドレス（以下「ブロックアドレス」という）が
供給されている。ブロックアドレス保護回路26は例えば
第３図に示す如く14ビットでアクセスされるROM28で構
成されている。ブロックアドレスの下位７ビットがア
ドレスA0〜A6として供給され、ブロックアドレスの下
位７ビットがアドレスA7〜A13として供給される。ROM28
には第４図に示す如くアドレスA0〜A13に対応して０
又は１が記憶されている。第４図においてアドレ
スA0〜A6,アドレスA7〜A13の各欄は10進で表示してい
る。
ROM28はブロックアドレスの値が「１」〜「127」にお
いては、ブロックアドレスの値を「１」だけ増加した
値をαとすると、ブロックアドレスの値が（α±２）
の範囲で端子D0より１を出力し、それ以外のとき端
子D0より０を出力する。つまりブロックアドレス
の値が例えば「３」とすると、ブロックアドレスの値
が「２」〜「６」の範囲内であるとき１を出力す
る。また、ブロックアドレスの値が「０」において
は、ブロックアドレスの値が「０」〜「４」の範囲内
であるとき１を出力する。この場合にブロックアド
レスの値「４」も１を出力する範囲としているの
は、後述のカウンタクリア信号（CCL）がドラム回転の
持つジッタの影響により数ブロック分ずれる可能性があ
るので、その分の余裕度を持たせるためである。
いては、ブロックアドレスの値を「１」だけ増加した
値をαとすると、ブロックアドレスの値が（α±２）
の範囲で端子D0より１を出力し、それ以外のとき端
子D0より０を出力する。つまりブロックアドレス
の値が例えば「３」とすると、ブロックアドレスの値
が「２」〜「６」の範囲内であるとき１を出力す
る。また、ブロックアドレスの値が「０」において
は、ブロックアドレスの値が「０」〜「４」の範囲内
であるとき１を出力する。この場合にブロックアド
レスの値「４」も１を出力する範囲としているの
は、後述のカウンタクリア信号（CCL）がドラム回転の
持つジッタの影響により数ブロック分ずれる可能性があ
るので、その分の余裕度を持たせるためである。
このようにしてブロックアドレス保護回路26はカウンタ
27の出力するブロックアドレスに対して切換回路24の
出力するブロックアドレスが所定の範囲内の値である
ときに値１の許可信号を出力し、この許可信号はナ
ンド回路23に供給される。
27の出力するブロックアドレスに対して切換回路24の
出力するブロックアドレスが所定の範囲内の値である
ときに値１の許可信号を出力し、この許可信号はナ
ンド回路23に供給される。
ナンド回路23は上記許可信号が１でかつパリティテ
ェック信号が１のときにのみ値０のロード信号
を生成してカウンタ27のロード端子LDに供給する。
ェック信号が１のときにのみ値０のロード信号
を生成してカウンタ27のロード端子LDに供給する。
カウンタ27は端子29を介して外部のタイミング信号発生
回路よりサブコードエリア,PCMデータエリア夫々の再生
開始直前にカウンタクリア信号CCLを供給され、これに
よってそのカウント値をクリアされる。この後カウンタ
27はナンド回路23よりロード信号０を供給されたと
き、切換回路の出力するブロックアドレスをロードす
る。また、ロード信号０が供給されないときは第２
図（Ｅ）に示す如くPCMデータエリアの各ブロックパリ
ティ及びサブコードエリアの各ブロックパリティに同期
したカウンタクロック信号CCKを復調回路14より供給さ
れて「１」だけカウントアップする。カウンタ27の出力
する８ビットの再生ブロックアドレス（ブロックアドレ
ス）はブロックアドレス保護回路26に供給されると共
に、端子30より出力される。
回路よりサブコードエリア,PCMデータエリア夫々の再生
開始直前にカウンタクリア信号CCLを供給され、これに
よってそのカウント値をクリアされる。この後カウンタ
27はナンド回路23よりロード信号０を供給されたと
き、切換回路の出力するブロックアドレスをロードす
る。また、ロード信号０が供給されないときは第２
図（Ｅ）に示す如くPCMデータエリアの各ブロックパリ
ティ及びサブコードエリアの各ブロックパリティに同期
したカウンタクロック信号CCKを復調回路14より供給さ
れて「１」だけカウントアップする。カウンタ27の出力
する８ビットの再生ブロックアドレス（ブロックアドレ
ス）はブロックアドレス保護回路26に供給されると共
に、端子30より出力される。
このように、パリティチェック回路21でエラー無しと判
別されても、ブロックアドレスの値がブロックアドレ
スの値より予測される２以上の許容値を持つ範囲内で
なければブロックアドレスがカウンタ27にロードされ
ることはない。従って、同期信号の再生直後にドロップ
アウトが発生した場合等で、たとえパリティチェックで
正しいと判別されてもこのブロックアドレスはランダ
ムな値でブロックアドレスの値より予測される範囲内
にないとき、カウンタ27にロードされることはない。こ
れによってブロックアドレスの信頼性が向上し、デイ
ンターリーブ用のメモリ上で書き込まれるべきアドレス
にデータが書き込まれず前のデータが残ってしまい、ま
た書き込まれるべきでないアドレスにデータが書き込ま
れてしまうことを防止することができる。
別されても、ブロックアドレスの値がブロックアドレ
スの値より予測される２以上の許容値を持つ範囲内で
なければブロックアドレスがカウンタ27にロードされ
ることはない。従って、同期信号の再生直後にドロップ
アウトが発生した場合等で、たとえパリティチェックで
正しいと判別されてもこのブロックアドレスはランダ
ムな値でブロックアドレスの値より予測される範囲内
にないとき、カウンタ27にロードされることはない。こ
れによってブロックアドレスの信頼性が向上し、デイ
ンターリーブ用のメモリ上で書き込まれるべきアドレス
にデータが書き込まれず前のデータが残ってしまい、ま
た書き込まれるべきでないアドレスにデータが書き込ま
れてしまうことを防止することができる。
なお、第４図において、ブロックアドレスの値に対応
して１を出力するブロックアドレスＡの値は（α±
２）の範囲に限らず、ドラム回転に含まれるジッタ等、
ディジタル信号復調装置の各部の精度に応じて任意に設
定して良く、上記実施例に限定されない。
して１を出力するブロックアドレスＡの値は（α±
２）の範囲に限らず、ドラム回転に含まれるジッタ等、
ディジタル信号復調装置の各部の精度に応じて任意に設
定して良く、上記実施例に限定されない。
発明の効果 上述の如く、本発明によれば、同期信号の再生直後にド
ロップアウトが発生しパリティチェックでエラー無しと
判別されたような場合であっても、誤ったブロックアド
レスの出力を防止でき、再生された各ブロックのブロッ
クアドレスの値が直前のブロックの再生ブロックアドレ
スの値より予測される２以上の許容値を持つ範囲内であ
るかどうかを判別しているので、正しいアドレスが連続
して検出されず、再生装置内で連続してカウントアップ
していった結果、実際のアドレスとは徐々にずれていっ
て、値が２以上異なってから正しいアドレスが検出され
た場合にも、正しいアドレスに修正することができ、出
力される再生ブロックアドレスの信頼性を向上できる。
ロップアウトが発生しパリティチェックでエラー無しと
判別されたような場合であっても、誤ったブロックアド
レスの出力を防止でき、再生された各ブロックのブロッ
クアドレスの値が直前のブロックの再生ブロックアドレ
スの値より予測される２以上の許容値を持つ範囲内であ
るかどうかを判別しているので、正しいアドレスが連続
して検出されず、再生装置内で連続してカウントアップ
していった結果、実際のアドレスとは徐々にずれていっ
て、値が２以上異なってから正しいアドレスが検出され
た場合にも、正しいアドレスに修正することができ、出
力される再生ブロックアドレスの信頼性を向上できる。
第１図は本発明装置のブロックアドレス再生部の一実施
例のブロック系統図、第２図は第１図示の装置各部の信
号タイムチャート、第３図は第１図示のブロックアドレ
ス保護回路の一実施例のブロック図、第４図は第３図示
のROMのアドレスとデータとの関係を示す図、第５図はP
CMデータの信号フォーマットを説明するための図、第６
図，第７図夫々はサブコードデータの信号フォーマット
を説明するための図、第８図は従来装置のブロックアド
レス再生部の一例のブロック系統図である。 20……ブロックアドレス再生回路、21……パリティチェ
ック回路、23……ナンド回路、26……ブロックアドレス
保護回路、27……カウンタ、28……ROM。
例のブロック系統図、第２図は第１図示の装置各部の信
号タイムチャート、第３図は第１図示のブロックアドレ
ス保護回路の一実施例のブロック図、第４図は第３図示
のROMのアドレスとデータとの関係を示す図、第５図はP
CMデータの信号フォーマットを説明するための図、第６
図，第７図夫々はサブコードデータの信号フォーマット
を説明するための図、第８図は従来装置のブロックアド
レス再生部の一例のブロック系統図である。 20……ブロックアドレス再生回路、21……パリティチェ
ック回路、23……ナンド回路、26……ブロックアドレス
保護回路、27……カウンタ、28……ROM。
Claims (1)
- 【請求項１】ディジタルデータに、同期信号，ブロック
の位置を連番で表わすブロックアドレス，誤り検査符号
等の冗長ビットを付加して１ブロックを構成し、このブ
ロック単位で時系列的に合成されてなるディジタル信号
が記録されている既記録磁気テープから回転ヘッドによ
り再生された該ディジタル信号を復調する回転ヘッド型
のディジタル信号復調装置において、 再生された各ブロックの該誤り検査符号を用いて該ブロ
ックアドレスの誤りの有無を検査する誤り検査手段と、 再生された各ブロックのブロックアドレスの値が直前の
ブロックの再生ブロックアドレスの値より予測される２
以上の許容値を持つ範囲内であるかどうかを判別する判
別手段と、 該誤り検査手段で誤り無し、かつ該判別手段で該範囲内
と判別されたとき該再生された各ブロックのブロックア
ドレスを取り込み、それ以外のとき各ブロックの再生毎
に供給されるクロック信号で１だけカウントアップし
て、再生ブロックアドレスを出力するカウンタ手段とを
具備したことを特徴とするディジタル信号復調装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242522A JPH0731880B2 (ja) | 1986-10-13 | 1986-10-13 | デイジタル信号復調装置 |
| KR1019870010796A KR910003378B1 (ko) | 1986-10-02 | 1987-09-29 | 디지탈 신호 복조 및 재생장치 |
| DE19873733167 DE3733167A1 (de) | 1986-10-02 | 1987-10-01 | Digitalsignalwiedergabegeraet |
| US07/103,921 US4819090A (en) | 1986-10-02 | 1987-10-01 | Digital signal reproducing apparatus |
| GB8723136A GB2197769B (en) | 1986-10-02 | 1987-10-02 | Digital signal reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242522A JPH0731880B2 (ja) | 1986-10-13 | 1986-10-13 | デイジタル信号復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6396774A JPS6396774A (ja) | 1988-04-27 |
| JPH0731880B2 true JPH0731880B2 (ja) | 1995-04-10 |
Family
ID=17090358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242522A Expired - Lifetime JPH0731880B2 (ja) | 1986-10-02 | 1986-10-13 | デイジタル信号復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731880B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2545360Y2 (ja) * | 1988-06-27 | 1997-08-25 | 株式会社 ケンウッド | Ｒ−ｄａｔのサブコード再生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0634298B2 (ja) * | 1985-02-20 | 1994-05-02 | 株式会社日立製作所 | アドレス回路 |
-
1986
- 1986-10-13 JP JP61242522A patent/JPH0731880B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6396774A (ja) | 1988-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |