JP2595091B2 - ビット同期回路及びビット同期方法さらにそれを用いたディスク再生装置 - Google Patents
ビット同期回路及びビット同期方法さらにそれを用いたディスク再生装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディスク再生装置にかかわり、特に、アナロ
グPLLのデータストローブ回路におけるPLLのフリーラン
周波数の無調整化を図ったビット同期回路及びビット同
期方法さらにそれを用いたディスク再生装置に関する。
グPLLのデータストローブ回路におけるPLLのフリーラン
周波数の無調整化を図ったビット同期回路及びビット同
期方法さらにそれを用いたディスク再生装置に関する。
従来のディスク再生装置では、例えば特開昭59-12401
3号公報に記載のように、伝送レートの周期Ｔに対して
入力されるEFM信号が3T〜11Tのパルス周期であるため
に、EFM信号の極性反転信号と電圧制御発振器の信号と
の位相比較を行うPLLを構成し、シリアルデータの取り
込みを行っていた。
3号公報に記載のように、伝送レートの周期Ｔに対して
入力されるEFM信号が3T〜11Tのパルス周期であるため
に、EFM信号の極性反転信号と電圧制御発振器の信号と
の位相比較を行うPLLを構成し、シリアルデータの取り
込みを行っていた。
上記従来技術は、電圧制御発振器（以下VCOと記す）
のフリーラン周波数のばらつきについて配慮がされてお
らず、ディスクから再生されたジッタ等を含んだEFM信
号の周波数がPLL回路のロックレンジ内に入るようにす
るため、また、定常位相誤差を減少させるため、フリー
ラン周波数の調整を必要とするという問題点があった。
のフリーラン周波数のばらつきについて配慮がされてお
らず、ディスクから再生されたジッタ等を含んだEFM信
号の周波数がPLL回路のロックレンジ内に入るようにす
るため、また、定常位相誤差を減少させるため、フリー
ラン周波数の調整を必要とするという問題点があった。
本発明の目的は、フリーラン周波数の無調整化を図っ
たビット同期回路及びビット同期方法さらにそれを用い
たディスク再生装置を提供することにある。
たビット同期回路及びビット同期方法さらにそれを用い
たディスク再生装置を提供することにある。
上記目的は、EFM入力端子からの入力信号を基準信号
とするPLL回路に、VCOのフリーラン周波数fCと基準信号
の周波数fBとの差に対応する電圧φ１をVCOに加える第
２のPLLループを追加するとともに、第１のPLLループの
基準入力がない場合も、基準入力がある場合も、電圧φ
１がVCOに印加されるようにすることにより、達成され
る。
とするPLL回路に、VCOのフリーラン周波数fCと基準信号
の周波数fBとの差に対応する電圧φ１をVCOに加える第
２のPLLループを追加するとともに、第１のPLLループの
基準入力がない場合も、基準入力がある場合も、電圧φ
１がVCOに印加されるようにすることにより、達成され
る。
本発明では、この第２のPLLループは、基準発振回路
と、該基準発振回路の出力を分周する分周器と、第１の
PLLループに基準入力がない場合は、VCOの出力が入力さ
れる分周器を有し、この２つの分周器の出力が位相比較
器に入力され、低域通過フィルタを通して電圧φ１がVC
Oに入力される。一方、第１のPLLループに基準入力があ
る場合は、第２のループのVCO出力が入力されていた分
周器にはVCOの出力の代りに基準発振回路出力を入力
し、位相比較器に入力される信号の位相関係を第１のPL
Lループに基準入力がない場合と同じに保持する。これ
により、第１のPLLループに基準入力がある場合にも、
電圧φ１がVCOに印加されるようする。
と、該基準発振回路の出力を分周する分周器と、第１の
PLLループに基準入力がない場合は、VCOの出力が入力さ
れる分周器を有し、この２つの分周器の出力が位相比較
器に入力され、低域通過フィルタを通して電圧φ１がVC
Oに入力される。一方、第１のPLLループに基準入力があ
る場合は、第２のループのVCO出力が入力されていた分
周器にはVCOの出力の代りに基準発振回路出力を入力
し、位相比較器に入力される信号の位相関係を第１のPL
Lループに基準入力がない場合と同じに保持する。これ
により、第１のPLLループに基準入力がある場合にも、
電圧φ１がVCOに印加されるようする。
上記構成において、ディスクが再生状態でないとき、
基準発振周波数fBとVCOのフリーラン周波数fCとの差に
対応する電圧φ１がVCOに印加された状態で、PLLループ
はロックされ、VCOは周波数fBで発振する。このとき、
位相比較器へは、基準発振回路の出力を分周した信号
と、VCOの出力を分周した信号とが入力されており、両
者の位相関係は、VCOの入力電圧と出力周波数の関係を
示す第２図のようになっている。
基準発振周波数fBとVCOのフリーラン周波数fCとの差に
対応する電圧φ１がVCOに印加された状態で、PLLループ
はロックされ、VCOは周波数fBで発振する。このとき、
位相比較器へは、基準発振回路の出力を分周した信号
と、VCOの出力を分周した信号とが入力されており、両
者の位相関係は、VCOの入力電圧と出力周波数の関係を
示す第２図のようになっている。
次に、ディスクが再生状態となり、EFM信号が入力さ
れるときには、周波数fBのVCO出力が入力されていた分
周器には、VCO出力の代りに周波数fBの基準発振回路の
出力を入力するように切り換えられる。これにより、位
相比較器に入力される２つの分周器出力の位相関係は保
持され、VCOに対してEFM信号の変動の影響を受けること
なく電圧φ１を出力する。従って、フリーラン周波数
の、EFM信号周波数からのずれに対応する電圧φ１が印
加されることから、フリーラン周波数を調整せず、引き
込み時間の短いPLL回路を構成できる。
れるときには、周波数fBのVCO出力が入力されていた分
周器には、VCO出力の代りに周波数fBの基準発振回路の
出力を入力するように切り換えられる。これにより、位
相比較器に入力される２つの分周器出力の位相関係は保
持され、VCOに対してEFM信号の変動の影響を受けること
なく電圧φ１を出力する。従って、フリーラン周波数
の、EFM信号周波数からのずれに対応する電圧φ１が印
加されることから、フリーラン周波数を調整せず、引き
込み時間の短いPLL回路を構成できる。
以下、本発明によるディスク再生装置の実施例を図面
により説明する。
により説明する。
第１図は本発明の第１の実施例におけるディスク再生
装置のデータストローブ用クロック生成のPLL回路のブ
ロック図である。第１図において、１は基準発振回路、
２は分周器、３は位相比較器、４は低域通過フィルタ、
５は加算器、６はVCO、７は分周器、8,9はスイッチ回
路、10は位相比較器、11は低域通過フィルタ、12はEFM
入力端子である。ディスク（図示せず）から再生された
EFM信号は、ディスク再生装置が再生状態にあるときに
は、EFM入力端子12から入力され、位相比較器10に加え
られる。また、再生装置が非再生状態のときには、零電
位がEFM入力端子12を経由して、位相比較器10に加えら
れる。位相比較器10の他の入力端子には、VCO6の発振出
力が入力され、EFM入力端子12からの入力と比較され
る。この位相比較器10は、3T〜11Tの周期をもつNRZ符号
であるEFM信号の上がりエッジおよび下がりエッジと、
クロック信号の位相とを比較するものであり、EFM入力
端子12からの入力が零電位であるときはφ１が出力され
る。位相比較器10の出力は、低域通過フィルタ11を通し
て高域がカットされた後、加算器５で低域通過フィルタ
４の出力と加算され、その出力がVCO6に入力される。上
記のEFM入力端子12,位相比較器10,低域通過フィルタ11
およびVCO6は、ディスク再生装置のデータストローブを
行うためのクロック生成を行う、従来型のPLLを構成し
ている。
装置のデータストローブ用クロック生成のPLL回路のブ
ロック図である。第１図において、１は基準発振回路、
２は分周器、３は位相比較器、４は低域通過フィルタ、
５は加算器、６はVCO、７は分周器、8,9はスイッチ回
路、10は位相比較器、11は低域通過フィルタ、12はEFM
入力端子である。ディスク（図示せず）から再生された
EFM信号は、ディスク再生装置が再生状態にあるときに
は、EFM入力端子12から入力され、位相比較器10に加え
られる。また、再生装置が非再生状態のときには、零電
位がEFM入力端子12を経由して、位相比較器10に加えら
れる。位相比較器10の他の入力端子には、VCO6の発振出
力が入力され、EFM入力端子12からの入力と比較され
る。この位相比較器10は、3T〜11Tの周期をもつNRZ符号
であるEFM信号の上がりエッジおよび下がりエッジと、
クロック信号の位相とを比較するものであり、EFM入力
端子12からの入力が零電位であるときはφ１が出力され
る。位相比較器10の出力は、低域通過フィルタ11を通し
て高域がカットされた後、加算器５で低域通過フィルタ
４の出力と加算され、その出力がVCO6に入力される。上
記のEFM入力端子12,位相比較器10,低域通過フィルタ11
およびVCO6は、ディスク再生装置のデータストローブを
行うためのクロック生成を行う、従来型のPLLを構成し
ている。
VCO6の入出力特性を第２図に示す。第２図において、
VCOのフリーラン周波数fCで示しており、それに対し再
生EFM信号の周期Ｔは、基準周波数1/T＝4.3218M Hzを中
心に変動している。基準発振回路１は4.3218M Hzで安定
に発振している。
VCOのフリーラン周波数fCで示しており、それに対し再
生EFM信号の周期Ｔは、基準周波数1/T＝4.3218M Hzを中
心に変動している。基準発振回路１は4.3218M Hzで安定
に発振している。
スイッチ回路８と９は、ディスクが再生状態のとき
は、スイッチ回路８がオン，スイッチ回路９がオフであ
り、ディスクが非再生状態のときは、スイッチ回路８が
オフ，スイッチ回路９がオンとなる。従って、ディスク
が非再生状態のときは、分周器２に基準発振回路１の出
力が入力されて、1/Nに分周される。また、分周器７に
はVCO6の出力が入力されて、1/N分周される。分周器２
と分周器７の出力はそれぞれ位相比較器３に入力され、
位相比較器３の出力は低域通過フィルタ４で高域をカッ
トされた後、加算器５に入力され、低域通過フィルタ11
の出力φ０と加算された後、VCO6に加えられる。上記の
基準発振回路1,分周器２と7,位相比較器3,低域通過フィ
ルタ４およびVCO6は、第２のループを形成する。従っ
て、基準発振回路１の発振周波数1/T＝4.321M Hzで、VC
O6は発振する。このとき、加算器５の出力は、第２図に
示される電圧φ０＋φ１であり、低域通過フィルタ４の
出力はφ１となっている。このようにして、第２のルー
プが、VCO6の入力電圧にオフセット電圧φ１を加えるこ
とにより、VCO6のフリーラン周波数をfCから基準周波数
1/Tに自動調整することになる。
は、スイッチ回路８がオン，スイッチ回路９がオフであ
り、ディスクが非再生状態のときは、スイッチ回路８が
オフ，スイッチ回路９がオンとなる。従って、ディスク
が非再生状態のときは、分周器２に基準発振回路１の出
力が入力されて、1/Nに分周される。また、分周器７に
はVCO6の出力が入力されて、1/N分周される。分周器２
と分周器７の出力はそれぞれ位相比較器３に入力され、
位相比較器３の出力は低域通過フィルタ４で高域をカッ
トされた後、加算器５に入力され、低域通過フィルタ11
の出力φ０と加算された後、VCO6に加えられる。上記の
基準発振回路1,分周器２と7,位相比較器3,低域通過フィ
ルタ４およびVCO6は、第２のループを形成する。従っ
て、基準発振回路１の発振周波数1/T＝4.321M Hzで、VC
O6は発振する。このとき、加算器５の出力は、第２図に
示される電圧φ０＋φ１であり、低域通過フィルタ４の
出力はφ１となっている。このようにして、第２のルー
プが、VCO6の入力電圧にオフセット電圧φ１を加えるこ
とにより、VCO6のフリーラン周波数をfCから基準周波数
1/Tに自動調整することになる。
ディスクの再生状態となると、スイッチ回路８と９が
切り換えられ、分周器７の入力は、VCO6から基準発振回
路１の出力に切り換えられる。このとき、再生状態に切
り換わる前に、VCO6は自動調整が働いてfBで発振してい
るため、分周器７に入力される信号の周波数は再生時の
周波数となっており、入力源が基準発振回路１に変わっ
ても1/Tのまま変化しない。従って、位相比較器３の入
力源となる分周器２と７の出力の位相関係は、非再生時
から再生時に変わっても保持され続ける。上記の位相関
係は、最大でＴだけの誤差、すなわち1/N×100％（Ｎは
分周比）の誤差を含む。従って、必要とする精度に応じ
て分周比Ｎを設定する。このとき、低域通過フィルタ４
の出力は、基準周波数1/Tとフリーラン周波数fCに対応
するオフセット電圧φ１となり、再生時も自動調整機能
は働きを続ける。また、再生時は、位相比較器３に入力
される信号はいずれも基準発振回路１から供給されてい
るため、EFM入力端子12からの入力信号の影響を受けな
い。そのため、低域通過フィルタ４の出力は安定した出
力となり、上記の従来形のPLLに悪影響を及ぼすことが
ない。
切り換えられ、分周器７の入力は、VCO6から基準発振回
路１の出力に切り換えられる。このとき、再生状態に切
り換わる前に、VCO6は自動調整が働いてfBで発振してい
るため、分周器７に入力される信号の周波数は再生時の
周波数となっており、入力源が基準発振回路１に変わっ
ても1/Tのまま変化しない。従って、位相比較器３の入
力源となる分周器２と７の出力の位相関係は、非再生時
から再生時に変わっても保持され続ける。上記の位相関
係は、最大でＴだけの誤差、すなわち1/N×100％（Ｎは
分周比）の誤差を含む。従って、必要とする精度に応じ
て分周比Ｎを設定する。このとき、低域通過フィルタ４
の出力は、基準周波数1/Tとフリーラン周波数fCに対応
するオフセット電圧φ１となり、再生時も自動調整機能
は働きを続ける。また、再生時は、位相比較器３に入力
される信号はいずれも基準発振回路１から供給されてい
るため、EFM入力端子12からの入力信号の影響を受けな
い。そのため、低域通過フィルタ４の出力は安定した出
力となり、上記の従来形のPLLに悪影響を及ぼすことが
ない。
以上のように、本実施例によれば、ディスク再生装置
において、フリーラン調整を必要とすることなく、定常
位相誤差の少ないPLLが構成できる。
において、フリーラン調整を必要とすることなく、定常
位相誤差の少ないPLLが構成できる。
次に、本発明の第２の実施例を第３図により説明す
る。第３図は該実施例におけるディスク再生装置の構成
を示すブロック図である。図において、13はPLL回路、1
5はディスク、16は光ピックアップ、18はプリアンプ、1
9はデータストローブ回路、20は信号処理回路、21はD/A
変換器、22はサーボ回路、23はマイクロコンピュータ、
24はオーディオ出力端子、25はディジタル出力端子であ
る。ディスク15に記録された信号は、光ピックアップ1
6,プリアンプ18で再生される。この信号がEFM信号とな
っている。このEFM信号は、データストローブ回路19
と、本発明によるPLL回路13とに送られる。また、本実
施例においては、PLL回路13の切り換えスイッチ（第１
図のスイッチ回路8,9に相当するもの、図示せず）は、
マイクロコンピュータ23からのSTOP状態を示す信号によ
って制御されるようになっている。従って、第１図によ
り説明した第１の実施例と同様な自動調整機能がマイク
ロコンピュータの制御の下に得られる。なお、マイクロ
コンピュータ23からのSTOP状態を示す信号は、ディスク
再生装置ではCLV制御を行うために通常必要とされてい
るため、新たに制御信号を作成することなく、マイクロ
コンピュータ23からの制御を行うことができる。
る。第３図は該実施例におけるディスク再生装置の構成
を示すブロック図である。図において、13はPLL回路、1
5はディスク、16は光ピックアップ、18はプリアンプ、1
9はデータストローブ回路、20は信号処理回路、21はD/A
変換器、22はサーボ回路、23はマイクロコンピュータ、
24はオーディオ出力端子、25はディジタル出力端子であ
る。ディスク15に記録された信号は、光ピックアップ1
6,プリアンプ18で再生される。この信号がEFM信号とな
っている。このEFM信号は、データストローブ回路19
と、本発明によるPLL回路13とに送られる。また、本実
施例においては、PLL回路13の切り換えスイッチ（第１
図のスイッチ回路8,9に相当するもの、図示せず）は、
マイクロコンピュータ23からのSTOP状態を示す信号によ
って制御されるようになっている。従って、第１図によ
り説明した第１の実施例と同様な自動調整機能がマイク
ロコンピュータの制御の下に得られる。なお、マイクロ
コンピュータ23からのSTOP状態を示す信号は、ディスク
再生装置ではCLV制御を行うために通常必要とされてい
るため、新たに制御信号を作成することなく、マイクロ
コンピュータ23からの制御を行うことができる。
第３図において、PLL回路13で生成されたクロック
は、データストローブ回路19に送られ、このクロックに
より、ディスク15から再生されたEFM信号はストローブ
される。データストローブ回路19でストローブされたデ
ータは、信号処理回路20でディジタル信号処理がなされ
た後、ディジタル出力端子25から出力されるとともに、
D/A変換器21でアナログ信号に変換され、オーディオ出
力端子24から出力される。なお、サーボ回路22は、光ピ
ックアップ16やディスクモータ等を制御するものであ
る。
は、データストローブ回路19に送られ、このクロックに
より、ディスク15から再生されたEFM信号はストローブ
される。データストローブ回路19でストローブされたデ
ータは、信号処理回路20でディジタル信号処理がなされ
た後、ディジタル出力端子25から出力されるとともに、
D/A変換器21でアナログ信号に変換され、オーディオ出
力端子24から出力される。なお、サーボ回路22は、光ピ
ックアップ16やディスクモータ等を制御するものであ
る。
以上のように、本実施例によれば、ディスク再生装置
において、調整を必要とすることなく、ビットエラーレ
ートの良好なデータストローブ回路が得られる。また、
マイクロコンピュータ23のSTOP状態を示す信号は、従来
のディスク再生装置でも必要とされるもので、新たに作
成する必要がなく、回路規模を増加することなく、本発
明によるPLL回路を制御することが可能である。
において、調整を必要とすることなく、ビットエラーレ
ートの良好なデータストローブ回路が得られる。また、
マイクロコンピュータ23のSTOP状態を示す信号は、従来
のディスク再生装置でも必要とされるもので、新たに作
成する必要がなく、回路規模を増加することなく、本発
明によるPLL回路を制御することが可能である。
次に、本発明の第３の実施例を第４図により説明す
る。第４図は該実施例におけるディスク再生装置のデー
タストローブ用クロック生成を行うPLL回路の構成を示
すブロック図である。図において、１は基準発振回路、
３は位相比較器、４は低域通過フィルタ、５は加算器、
６はVCO、10は位相比較器、11は低域通過フィルタ、12
はEFM入力端子、26は切り換えスイッチ、27は分周器で
ある。ここで、EFM入力端子12と、位相比較器10と、低
域通過フィルタ11と、VCO6とは、第１図により説明した
第１の実施例と同様、従来形のPLL回路を構成してい
る。
る。第４図は該実施例におけるディスク再生装置のデー
タストローブ用クロック生成を行うPLL回路の構成を示
すブロック図である。図において、１は基準発振回路、
３は位相比較器、４は低域通過フィルタ、５は加算器、
６はVCO、10は位相比較器、11は低域通過フィルタ、12
はEFM入力端子、26は切り換えスイッチ、27は分周器で
ある。ここで、EFM入力端子12と、位相比較器10と、低
域通過フィルタ11と、VCO6とは、第１図により説明した
第１の実施例と同様、従来形のPLL回路を構成してい
る。
基準発振回路１は、EFM信号の周波数1/T＝4.3218M Hz
とは異なる周波数で発振し、ディスク再生装置の信号処
理回路、D/A変換器（図示せず）等に基準クロック，サ
ンプリング周波数fS等のクロックを送るとともに、位相
比較器３にはサンプリング周波数fSのクロックを送り、
同時に、切り換えスイッチ26には1/T＝4.3218M Hzとは
異なる周波数、例えば4.2336M Hz、のクロックを供給す
る。切り換えスイッチ26は、ディスク非再生時は、VCO6
の出力側に接続し、ディスク再生時は、上記のように、
基準発振回路１のクロック側に接続するように動作す
る。そして、ディスク非再生時は、分周器27は入力を98
分周し、基準発振回路１からのfS信号と同じ44.1K Hzに
して、位相比較器３に入力される。位相比較器３の出力
は、低域通過フィルタ４で高域をカットされ、第２図に
示した電圧φ１が加算器５に送られる。一方、低域通過
フィルタ11の出力電圧は、第１図により説明した第１の
実施例の場合と同じくφ０である。従って、VCO6の出力
は、基準周波数1/T＝4.3218M Hzで発振する。換言すれ
ば、VCOのフリーラン周波数は、1/T＝4.3218M Hzに自動
調整されたことになる。また、ディスク再生時は、分周
器27は、基準発振回路１からのクロックをサンプリング
周波数fSまで分周する。一例として、送られたクロック
が4.2336M Hzの場合は、96分周し、44.1K Hzの信号を出
力する。この分周器27の分周比の切り換えと、切り換え
スイッチ26の切り換えとは、ディスク再生装置のなかの
制御用マイクロコンピュータ（図示せず）によって制御
される。位相比較器３に入力される信号の位相関係は、
ディスク再生時の分周比の逆数、すなわち、上記の例で
いえば、1/96×100％の誤差の範囲内において、ディス
ク非再生状態のときと同一に保持される。従って、低域
通過フィルタ４の出力は、EFM入力端子12からの入力信
号の影響を受けずに、電圧φ１を出し続ける。換言すれ
ば、VCO6のフリーラン周波数は、ディスク再生時にも、
基準周波数1/Tに自動調整される。
とは異なる周波数で発振し、ディスク再生装置の信号処
理回路、D/A変換器（図示せず）等に基準クロック，サ
ンプリング周波数fS等のクロックを送るとともに、位相
比較器３にはサンプリング周波数fSのクロックを送り、
同時に、切り換えスイッチ26には1/T＝4.3218M Hzとは
異なる周波数、例えば4.2336M Hz、のクロックを供給す
る。切り換えスイッチ26は、ディスク非再生時は、VCO6
の出力側に接続し、ディスク再生時は、上記のように、
基準発振回路１のクロック側に接続するように動作す
る。そして、ディスク非再生時は、分周器27は入力を98
分周し、基準発振回路１からのfS信号と同じ44.1K Hzに
して、位相比較器３に入力される。位相比較器３の出力
は、低域通過フィルタ４で高域をカットされ、第２図に
示した電圧φ１が加算器５に送られる。一方、低域通過
フィルタ11の出力電圧は、第１図により説明した第１の
実施例の場合と同じくφ０である。従って、VCO6の出力
は、基準周波数1/T＝4.3218M Hzで発振する。換言すれ
ば、VCOのフリーラン周波数は、1/T＝4.3218M Hzに自動
調整されたことになる。また、ディスク再生時は、分周
器27は、基準発振回路１からのクロックをサンプリング
周波数fSまで分周する。一例として、送られたクロック
が4.2336M Hzの場合は、96分周し、44.1K Hzの信号を出
力する。この分周器27の分周比の切り換えと、切り換え
スイッチ26の切り換えとは、ディスク再生装置のなかの
制御用マイクロコンピュータ（図示せず）によって制御
される。位相比較器３に入力される信号の位相関係は、
ディスク再生時の分周比の逆数、すなわち、上記の例で
いえば、1/96×100％の誤差の範囲内において、ディス
ク非再生状態のときと同一に保持される。従って、低域
通過フィルタ４の出力は、EFM入力端子12からの入力信
号の影響を受けずに、電圧φ１を出し続ける。換言すれ
ば、VCO6のフリーラン周波数は、ディスク再生時にも、
基準周波数1/Tに自動調整される。
以上のように、本実施例によれば、基準発振回路１の
発振周波数は、基準周波数1/Tと同じにする必要がなく
なる。また、本実施例によれば、基準発振回路１を、デ
ィスク再生装置の信号処理回路等に用いる他のクロック
の基準クロック生成回路と共通化できる。さらに、本実
施例によれば、分周器27の分周比を切り換えることで、
分周器の数、すなわち分周器の回路規模を低減すること
がきる。
発振周波数は、基準周波数1/Tと同じにする必要がなく
なる。また、本実施例によれば、基準発振回路１を、デ
ィスク再生装置の信号処理回路等に用いる他のクロック
の基準クロック生成回路と共通化できる。さらに、本実
施例によれば、分周器27の分周比を切り換えることで、
分周器の数、すなわち分周器の回路規模を低減すること
がきる。
次に、本発明の第４の実施例を第５図により説明す
る。第５図は該実施例におけるディスク再生装置のデー
タストローブ用クロック生成を行うPLL回路の構成を示
すブロック図である。第５図に示すブロック図は、基準
発振回路１から位相比較器３に送られる信号が周波数fS
の信号ではなく周波数faの信号となっていること、また
分周器27の分周比が、分周出力がfaとなるように選択さ
れている以外は、第４図と構成は同じである。ここで、
周波数faは、基準周波数1/Tと、基準発振回路１から分
周器27に送られる信号の周波数との公約数であればよ
い。一例を挙げると、基準周波数1/T＝4.3218M Hz、基
準発振回路１から分周器27への信号の周波数が4.2336M
Hzであるときは、fa＝11.025K Hzと選ぶことができる。
このとき、分周器27の分周比は、ディスク非再生時で24
5、ディスク再生時で240となる。また、ディスク非再生
時からディスク再生時に移ったときの、位相比較器３の
入力の位相関係に生じる誤差は、0.4％である。その他
の動作については、第４図により説明した第３の実施例
と同様である。
る。第５図は該実施例におけるディスク再生装置のデー
タストローブ用クロック生成を行うPLL回路の構成を示
すブロック図である。第５図に示すブロック図は、基準
発振回路１から位相比較器３に送られる信号が周波数fS
の信号ではなく周波数faの信号となっていること、また
分周器27の分周比が、分周出力がfaとなるように選択さ
れている以外は、第４図と構成は同じである。ここで、
周波数faは、基準周波数1/Tと、基準発振回路１から分
周器27に送られる信号の周波数との公約数であればよ
い。一例を挙げると、基準周波数1/T＝4.3218M Hz、基
準発振回路１から分周器27への信号の周波数が4.2336M
Hzであるときは、fa＝11.025K Hzと選ぶことができる。
このとき、分周器27の分周比は、ディスク非再生時で24
5、ディスク再生時で240となる。また、ディスク非再生
時からディスク再生時に移ったときの、位相比較器３の
入力の位相関係に生じる誤差は、0.4％である。その他
の動作については、第４図により説明した第３の実施例
と同様である。
以上のように、本実施例によれば、基準発振回路１の
発振周波数を基準周波数1/Tと同じにする必要がなくな
る。また、基準発振回路を、ディスク再生装置の信号処
理回路等の他のクロックの基準クロック生成回路と共通
化できる。さらに、分周器27の分周比を切り換えること
で、分周器の回路規模を低減することができる。また、
本実施例によれば、フリーラン周波数の自動調整の精度
を自由に選ぶことができる。
発振周波数を基準周波数1/Tと同じにする必要がなくな
る。また、基準発振回路を、ディスク再生装置の信号処
理回路等の他のクロックの基準クロック生成回路と共通
化できる。さらに、分周器27の分周比を切り換えること
で、分周器の回路規模を低減することができる。また、
本実施例によれば、フリーラン周波数の自動調整の精度
を自由に選ぶことができる。
第６図に、第１図，第４図および第５図にある位相比
較器10および低域通過フィルタ11を具体的に実現した一
例の回路図を示す。第６図において、61,62はEx NOR回
路、63〜65はフリップフロップ回路、66,67はインバー
タ回路、68はＰチャンネルMOSEFT、69はＮチャンネルMO
SEFTである。このように、位相比較器と低域通過フィル
タは、小規模回路で実現できる。
較器10および低域通過フィルタ11を具体的に実現した一
例の回路図を示す。第６図において、61,62はEx NOR回
路、63〜65はフリップフロップ回路、66,67はインバー
タ回路、68はＰチャンネルMOSEFT、69はＮチャンネルMO
SEFTである。このように、位相比較器と低域通過フィル
タは、小規模回路で実現できる。
本発明によれば、ビット同期回路及びビット同期方法
さらにそれを用いたディスク再生装置において、データ
ストローブ回路のなかのPLL回路のVCOのフリーラン周波
数を、入力信号の伝送レートＴに対し1/Tの周波数に自
動調整できるので、ビット同期回路及びビット同期方法
さらにそれを用いたディスク再生装置の無調整化を図れ
るという効果がある。
さらにそれを用いたディスク再生装置において、データ
ストローブ回路のなかのPLL回路のVCOのフリーラン周波
数を、入力信号の伝送レートＴに対し1/Tの周波数に自
動調整できるので、ビット同期回路及びビット同期方法
さらにそれを用いたディスク再生装置の無調整化を図れ
るという効果がある。
第１図は本発明の第１の実施例におけるディスク再生装
置のデータストローブ用クロック生成のPLL回路のブロ
ック図、第２図は該実施例を説明するための特性図、第
３図は本発明の第２の実施例におけるディスク再生装置
の構成を示すブロック図、第４図は本発明の第３の実施
例におけるディスク再生装置のデータストローブ用クロ
ック生成のPLL回路のブロック図、第５図は本発明の第
４の実施例における同じくPLL回路のブロック図、第６
図は第1,4,5図中の位相比較器および低域通過フィルタ
の具体例を示す回路図である。 １……基準発振回路、２……分周器、３……位相比較
器、４……低域通過フィルタ、５……加算器、６……VC
O、７……分周器、8,9……スイッチ回路、10……位相比
較器、11……低域通過フィルタ、26……切り換えスイッ
チ、27……分周器。
置のデータストローブ用クロック生成のPLL回路のブロ
ック図、第２図は該実施例を説明するための特性図、第
３図は本発明の第２の実施例におけるディスク再生装置
の構成を示すブロック図、第４図は本発明の第３の実施
例におけるディスク再生装置のデータストローブ用クロ
ック生成のPLL回路のブロック図、第５図は本発明の第
４の実施例における同じくPLL回路のブロック図、第６
図は第1,4,5図中の位相比較器および低域通過フィルタ
の具体例を示す回路図である。 １……基準発振回路、２……分周器、３……位相比較
器、４……低域通過フィルタ、５……加算器、６……VC
O、７……分周器、8,9……スイッチ回路、10……位相比
較器、11……低域通過フィルタ、26……切り換えスイッ
チ、27……分周器。
Claims (4)
- 【請求項１】シリアルなディジタル信号を入力とするビ
ット同期回路であって、 電圧によって出力周波数が制御される電圧制御発振器
と、 該電圧制御発振器の出力とシリアルディジタル信号との
位相比較を行なう第１の位相比較器と、 該第１の位相比較器の出力の高域成分を遮断して前記電
圧制御発振器へ出力する第１の低域通過フィルタと、 からなる第１のPLLループを具備すると共に、 基準信号発振回路と、 前記電圧制御発振器の出力を入力とし、前記シリアルデ
ィジタル信号の非入力時には前記電圧制御発振器の出力
に対応した周波数信号を出力し、前記シリアルディジタ
ル信号の入力時には前記電圧制御発振器の出力の変化に
対して影響を受けず、前記非入力時の電圧制御発振器の
出力に対応した周波数信号と実質的に同じ周波数信号を
出力する周波数信号保持手段と、 前記基準信号発振回路からの基準周期信号と周波数信号
保持手段の出力との位相比較を行なう第２の位相比較器
と、 該第２の位相比較器の出力の高域成分を遮断する第２の
低域通過フィルタと、 該第２の低域通過フィルタの出力を前記電圧制御発振器
への入力として前記第１の低域通過フィルタの出力と加
算する加算器と、 前記電圧制御発振器と、 からなる第２のPLLループを具備したことを特徴とする
ビット同期回路。 - 【請求項２】請求項１記載のビット同期回路において、 前記電圧制御発振器の出力に対応した周波数信号は、前
記電圧制御発振器の出力を分周することで得られること
を特徴とするビット同期回路。 - 【請求項３】シリアルディジタル信号に対してビット同
期されたクロックを発生するPLLループを用いたビット
同期方法であって、 前記シリアルディジタル信号の非入力時において、基準
周期信号と前記PLLループの電圧制御発振器の出力に対
応した周波数信号との位相比較を行ない、その結果を低
域通過フィルタを介して電圧制御発振器にフィードバッ
クし、 前記シリアルディジタル信号の入力時においては、該シ
リアルディジタル信号と前記電圧制御発振器の出力の位
相比較を行ないその結果を低域通過フィルタを介して前
記電圧制御発振器に入力すると同時に、前記周波数信号
と実質的に同じ周波数信号を生成し、該周波数信号と基
準周期信号との位相比較を行ない、その結果も低域通過
フィルタを介して前記電圧制御発振器に入力することを
特徴とするビット同期方法。 - 【請求項４】ディスクを回転するディスク回転手段と、
ディスクからシリアル信号を検出する光ピックアップ
と、該光ピックアップから出力されるシリアル信号の取
り込みを行うデータストローブ回路と、該データストロ
ーブ回路から出力されたディジタル信号の信号処理を行
う信号処理回路と、該信号処理回路及び前記ディスク回
転手段を制御する基準信号発振回路とからなるディスク
再生装置であって、 電圧によって出力周波数が制御される電圧制御発振器
と、 該電圧制御発振器の出力とシリアルディジタル信号との
位相比較を行なう第１の位相比較器と、 該第１の位相比較器の出力の高域成分を遮断して前記電
圧制御発振器へ出力する第１の低域通過フィルタと、 からなる第１のPLLループを具備すると共に、 基準信号発振回路と、 前記電圧制御発振器の出力を入力とし、前記シリアルデ
ィジタル信号の非入力時には前記電圧制御発振器の出力
に対応した周波数信号を出力し、前記シリアルディジタ
ル信号の入力時には前記電圧制御発振器の出力の変化に
対して影響を受けず、前記非入力時の電圧制御発振器の
出力に対応した周波数信号と実質的に同じ周波数信号を
出力する周波数信号保持手段と、 前記基準信号発振回路からの基準周期信号と周波数信号
保持手段の出力との位相比較を行なう第２の位相比較器
と、 該第２の位相比較器の出力の高域成分を遮断する第２の
低域通過フィルタと、 該第２の低域通過フィルタの出力を前記電圧制御発振器
への入力として前記第１の低域通過フィルタの出力と加
算する加算器と、 前記電圧制御発振器と、 からなる第２のPLLループを具備したことを特徴とする
ディスク再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114914A JP2595091B2 (ja) | 1989-05-10 | 1989-05-10 | ビット同期回路及びビット同期方法さらにそれを用いたディスク再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114914A JP2595091B2 (ja) | 1989-05-10 | 1989-05-10 | ビット同期回路及びビット同期方法さらにそれを用いたディスク再生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328578A Division JPH08235788A (ja) | 1995-12-18 | 1995-12-18 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294971A JPH02294971A (ja) | 1990-12-05 |
| JP2595091B2 true JP2595091B2 (ja) | 1997-03-26 |
Family
ID=14649790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1114914A Expired - Fee Related JP2595091B2 (ja) | 1989-05-10 | 1989-05-10 | ビット同期回路及びビット同期方法さらにそれを用いたディスク再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595091B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235788A (ja) * | 1995-12-18 | 1996-09-13 | Hitachi Ltd | ビット同期回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140761U (ja) * | 1984-08-16 | 1986-03-14 | ソニー株式会社 | Ｐｌｌ回路 |
| JPS6383966A (ja) * | 1986-09-27 | 1988-04-14 | Toshiba Corp | デジタル再生装置のデ−タ抜き取りクロツク信号生成回路 |
-
1989
- 1989-05-10 JP JP1114914A patent/JP2595091B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02294971A (ja) | 1990-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |