JP3433021B2 - Ｐｌｌ回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、位相同期ループ
（ＰＬＬ）回路に関し、特にディスク状記録媒体の記録
信号の再生に好適なＰＬＬ回路に関する。
（ＰＬＬ）回路に関し、特にディスク状記録媒体の記録
信号の再生に好適なＰＬＬ回路に関する。
【０００２】
【従来の技術】従来より、記録媒体としてのディスクを
回転させつつ読み取る技術において、ディスクの回転に
変動があっても確実にその記録データを再生できるよう
にするための連続的な繰り返しデータパターンとして、
ＶＦＯ（Variable Frequency Oscillator ）またはＶＣ
Ｏ−ＳＹＮＣ（Variable Frequency Oscillator-Synchr
onization ）と称されるプリフォーマットデータが使わ
れている。このＶＦＯは、予め所定のフォーマットにて
主たる情報データとともにディスクに記録される一方、
読取時には、読取系に備えられたＰＬＬが、そのＶＦＯ
データパターンにロックして当該情報データを再生する
ためのクロック信号を生成する。
回転させつつ読み取る技術において、ディスクの回転に
変動があっても確実にその記録データを再生できるよう
にするための連続的な繰り返しデータパターンとして、
ＶＦＯ（Variable Frequency Oscillator ）またはＶＣ
Ｏ−ＳＹＮＣ（Variable Frequency Oscillator-Synchr
onization ）と称されるプリフォーマットデータが使わ
れている。このＶＦＯは、予め所定のフォーマットにて
主たる情報データとともにディスクに記録される一方、
読取時には、読取系に備えられたＰＬＬが、そのＶＦＯ
データパターンにロックして当該情報データを再生する
ためのクロック信号を生成する。
【０００３】これによれば、ディスクに回転変動がある
とＶＦＯのデータ波形も同時に変動するので、このよう
な変動性のある読取データ波形にＰＬＬをロック（また
は追従）させることにより、同様に変動性のある情報デ
ータの再生に適格なクロック信号を得ているのである。
今日、ディジタルビデオディスク（以下、ＤＶＤと称す
る）と呼称される高密度記録型ディスクが実用化されつ
つある。このＤＶＤは、種々の記録形式及び読取形式の
ものがあり、そのうちの１つにはＤＶＤ−ＲＡＭ（DVD-
Random AccessMemory）と呼ばれるタイプがある。
とＶＦＯのデータ波形も同時に変動するので、このよう
な変動性のある読取データ波形にＰＬＬをロック（また
は追従）させることにより、同様に変動性のある情報デ
ータの再生に適格なクロック信号を得ているのである。
今日、ディジタルビデオディスク（以下、ＤＶＤと称す
る）と呼称される高密度記録型ディスクが実用化されつ
つある。このＤＶＤは、種々の記録形式及び読取形式の
ものがあり、そのうちの１つにはＤＶＤ−ＲＡＭ（DVD-
Random AccessMemory）と呼ばれるタイプがある。
【０００４】かかるＤＶＤ−ＲＡＭに対しても、先述し
たＶＦＯを使った情報再生技術が適用されようとしてい
る。しかしながら、ＤＶＤ−ＲＡＭにおいては、高密度
記録を果たすために、ディスクにおけるＶＦＯ領域が非
常に小さく、換言すれば冗長データであるＶＦＯデータ
パターンを非常に短くしており、本来の情報データ領域
を大きくとる形式が採用されている。読取系に備えられ
るクロック再生用ＰＬＬは、読取信号中のＶＦＯ領域内
でロックする必要があり、このＶＦＯ領域でロックでき
ないと情報データの再生が不完全になる。したがって、
ＶＦＯデータパターンが短すぎるとそれにロックするこ
とが難しくなり、情報データの再生性能が劣化する。
たＶＦＯを使った情報再生技術が適用されようとしてい
る。しかしながら、ＤＶＤ−ＲＡＭにおいては、高密度
記録を果たすために、ディスクにおけるＶＦＯ領域が非
常に小さく、換言すれば冗長データであるＶＦＯデータ
パターンを非常に短くしており、本来の情報データ領域
を大きくとる形式が採用されている。読取系に備えられ
るクロック再生用ＰＬＬは、読取信号中のＶＦＯ領域内
でロックする必要があり、このＶＦＯ領域でロックでき
ないと情報データの再生が不完全になる。したがって、
ＶＦＯデータパターンが短すぎるとそれにロックするこ
とが難しくなり、情報データの再生性能が劣化する。
【０００５】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、短いＶＦＯ領域でも確実
にＰＬＬロックし、その後の情報データの再生を良好に
行うことのできるＰＬＬ回路を提供することを目的とす
る。
に鑑みてなされたものであり、短いＶＦＯ領域でも確実
にＰＬＬロックし、その後の情報データの再生を良好に
行うことのできるＰＬＬ回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、デューティ比の一定なパルス列からなる繰返信号と
デューティ比の変化を許容したフォーマットのパルス列
からなるランダム信号とが時系列的に配されて構成され
る複合信号が供給されるＰＬＬ回路であって、制御信号
に応じた周波数を有する出力信号を発生する可変発振手
段と、前記繰返信号と前記出力信号とを位相周波数比較
して位相周波数誤差信号を生成する位相周波数比較手段
と、前記ランダム信号と前記出力信号とを位相比較して
位相誤差信号を生成する位相比較手段と、前記位相周波
数誤差信号及び前記位相誤差信号の所定帯域成分を抽出
して前記制御信号を生成するループフィルタ手段とを有
することを特徴としている。
は、デューティ比の一定なパルス列からなる繰返信号と
デューティ比の変化を許容したフォーマットのパルス列
からなるランダム信号とが時系列的に配されて構成され
る複合信号が供給されるＰＬＬ回路であって、制御信号
に応じた周波数を有する出力信号を発生する可変発振手
段と、前記繰返信号と前記出力信号とを位相周波数比較
して位相周波数誤差信号を生成する位相周波数比較手段
と、前記ランダム信号と前記出力信号とを位相比較して
位相誤差信号を生成する位相比較手段と、前記位相周波
数誤差信号及び前記位相誤差信号の所定帯域成分を抽出
して前記制御信号を生成するループフィルタ手段とを有
することを特徴としている。
【０００７】本発明によるＰＬＬ回路は、デューティ比
の一定なパルス列からなる繰返信号とデューティ比の変
化を許容したフォーマットのパルス列からなるランダム
信号とが時系列的に配されて構成される複合信号が供給
されるＰＬＬ回路であって、前記複合信号と前記出力信
号とを位相周波数比較して位相周波数誤差信号を生成す
る位相周波数比較手段と、前記複合信号と前記出力信号
とを位相比較して位相誤差信号を生成する位相比較手段
と、前記位相周波数誤差信号または前記位相誤差信号の
所定帯域成分を抽出して制御信号を生成するループフィ
ルタ手段と、前記制御信号に応じた周波数を有する出力
信号を発生する可変発振手段と、前記複合信号から得ら
れる前記繰返信号に略対応して前記位相周波数比較手段
による第１の位相同期ループを形成せしめ前記複合信号
から得られる前記ランダム信号に略対応して前記位相比
較手段による第２の位相同期ループを形成せしめる制御
手段とを有することを特徴としている。
の一定なパルス列からなる繰返信号とデューティ比の変
化を許容したフォーマットのパルス列からなるランダム
信号とが時系列的に配されて構成される複合信号が供給
されるＰＬＬ回路であって、前記複合信号と前記出力信
号とを位相周波数比較して位相周波数誤差信号を生成す
る位相周波数比較手段と、前記複合信号と前記出力信号
とを位相比較して位相誤差信号を生成する位相比較手段
と、前記位相周波数誤差信号または前記位相誤差信号の
所定帯域成分を抽出して制御信号を生成するループフィ
ルタ手段と、前記制御信号に応じた周波数を有する出力
信号を発生する可変発振手段と、前記複合信号から得ら
れる前記繰返信号に略対応して前記位相周波数比較手段
による第１の位相同期ループを形成せしめ前記複合信号
から得られる前記ランダム信号に略対応して前記位相比
較手段による第２の位相同期ループを形成せしめる制御
手段とを有することを特徴としている。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて詳細に説明する。図１は、本発明による一実施
例のＰＬＬ回路が適用されたディスクプレーヤの一部概
略構成を示している。図１において、ピックアップ１
は、回転駆動されているＤＶＤ−ＲＡＭタイプディスク
（図示せず）を光学的に読み取り、光電変換により得ら
れた電気的かつアナログの読取信号をＡＴＣ回路２に供
給する。ＡＴＣ回路２は、自動閾値制御をなすものであ
り、供給された読取信号を制御された閾値をもって２値
化し、セレクタ３の一入力へ供給する。セレクタ３の他
入力には、局部発振手段たる水晶発振器４の出力信号が
分周器５を介し、基準信号または基準周波数信号ｒとし
てセレクタ３に供給される。セレクタ３は、後述される
制御信号に応じてどちらか一方の入力信号をＰＬＬ回路
６に供給する。
基づいて詳細に説明する。図１は、本発明による一実施
例のＰＬＬ回路が適用されたディスクプレーヤの一部概
略構成を示している。図１において、ピックアップ１
は、回転駆動されているＤＶＤ−ＲＡＭタイプディスク
（図示せず）を光学的に読み取り、光電変換により得ら
れた電気的かつアナログの読取信号をＡＴＣ回路２に供
給する。ＡＴＣ回路２は、自動閾値制御をなすものであ
り、供給された読取信号を制御された閾値をもって２値
化し、セレクタ３の一入力へ供給する。セレクタ３の他
入力には、局部発振手段たる水晶発振器４の出力信号が
分周器５を介し、基準信号または基準周波数信号ｒとし
てセレクタ３に供給される。セレクタ３は、後述される
制御信号に応じてどちらか一方の入力信号をＰＬＬ回路
６に供給する。
【０００９】ＰＬＬ回路６には、第１の位相比較手段と
しての位相周波数比較器（ＰＦＣ）６０Ａと、第２の位
相比較手段としての位相比較器（ＰＣ）６０Ｂとが併設
される。セレクタ３からの出力信号は、先ず両エッジ検
出器６６によりその立ち上がりと立ち下がりの双方のエ
ッジが検出され、その検出エッジに対応するパルス波を
有する信号に変換される。従って両エッジ検出器６６の
出力からは、入力信号の２倍のエッジを有する逓倍信号
が得られる。この逓倍信号は、位相周波数比較器６０Ａ
及び位相比較器６０Ｂの一入力に供給される。位相周波
数比較器６０Ａの他入力には、ＰＬＬ回路６の出力信号
を分周器６５により１／Ｎ（Ｎは１以上の実数）に分周
して得られる信号が供給され、位相比較器６０Ｂの他入
力には、ＰＬＬ回路６の出力信号が直接供給される。
しての位相周波数比較器（ＰＦＣ）６０Ａと、第２の位
相比較手段としての位相比較器（ＰＣ）６０Ｂとが併設
される。セレクタ３からの出力信号は、先ず両エッジ検
出器６６によりその立ち上がりと立ち下がりの双方のエ
ッジが検出され、その検出エッジに対応するパルス波を
有する信号に変換される。従って両エッジ検出器６６の
出力からは、入力信号の２倍のエッジを有する逓倍信号
が得られる。この逓倍信号は、位相周波数比較器６０Ａ
及び位相比較器６０Ｂの一入力に供給される。位相周波
数比較器６０Ａの他入力には、ＰＬＬ回路６の出力信号
を分周器６５により１／Ｎ（Ｎは１以上の実数）に分周
して得られる信号が供給され、位相比較器６０Ｂの他入
力には、ＰＬＬ回路６の出力信号が直接供給される。
【００１０】位相周波数比較器６０Ａは、２入力の周波
数が近い同期時においては一般の位相比較器と同じ直線
位相比較特性を持ち、両者間の位相差に応じた値の出力
信号を発生する。一方、２入力の周波数が大きく隔たっ
ている非同期時には、周波数誤差検出機能を持ち、当該
周波数誤差に応じて出力に大きな値を発生することがで
き、周波数引き込み範囲を同期保持範囲にまで拡大する
ことができる（周波数誤差が大きくても確実にロックさ
せることができる）。従ってこのタイプの比較器は、周
波数に無関係に位相が不規則的に変化し入力パルスのデ
ューティ比が時々刻々と変化する、いわゆるランダムデ
ータ入力に対して不適であり、逆に、周波数に関係して
位相が規則的に変化し入力パルスのデューティ比が常に
略一定である、いわゆる繰り返しデータ入力に対して好
適である。このような位相周波数比較器は、既に種々そ
の構成及び手法が周知となっており、具体例については
省略する。
数が近い同期時においては一般の位相比較器と同じ直線
位相比較特性を持ち、両者間の位相差に応じた値の出力
信号を発生する。一方、２入力の周波数が大きく隔たっ
ている非同期時には、周波数誤差検出機能を持ち、当該
周波数誤差に応じて出力に大きな値を発生することがで
き、周波数引き込み範囲を同期保持範囲にまで拡大する
ことができる（周波数誤差が大きくても確実にロックさ
せることができる）。従ってこのタイプの比較器は、周
波数に無関係に位相が不規則的に変化し入力パルスのデ
ューティ比が時々刻々と変化する、いわゆるランダムデ
ータ入力に対して不適であり、逆に、周波数に関係して
位相が規則的に変化し入力パルスのデューティ比が常に
略一定である、いわゆる繰り返しデータ入力に対して好
適である。このような位相周波数比較器は、既に種々そ
の構成及び手法が周知となっており、具体例については
省略する。
【００１１】位相比較器６０Ｂは、非同期時における周
波数誤差検出機能を持たず、専ら２入力間の位相差に応
じた値の出力信号を発生する。このタイプの比較器は、
非同期時に周波数の引き込みをなすための値の出力信号
を発生することはできないが、同期時において入力パル
スのデューティ比が変化しても忠実に２入力間の位相差
に応じた値の出力信号を発生することができる。従って
同期時におけるランダムデータ入力に対して好適であ
る。このような位相比較器も、既に種々その構成及び手
法が周知となっており、具体例については省略する。
波数誤差検出機能を持たず、専ら２入力間の位相差に応
じた値の出力信号を発生する。このタイプの比較器は、
非同期時に周波数の引き込みをなすための値の出力信号
を発生することはできないが、同期時において入力パル
スのデューティ比が変化しても忠実に２入力間の位相差
に応じた値の出力信号を発生することができる。従って
同期時におけるランダムデータ入力に対して好適であ
る。このような位相比較器も、既に種々その構成及び手
法が周知となっており、具体例については省略する。
【００１２】図２はこれら比較器の位相比較特性を示し
ており、それぞれ、読取信号のビット間隔Ｔに基づい
て、２入力間の位相差とそれに対応して得られるエラー
との関係が示されている。前者位相周波数比較器（ＰＦ
Ｃタイプ）は、位相差−４Ｔから＋４Ｔの間に亘り単一
の傾きをもってエラーを変化させ、その間、位相差ゼロ
でのみエラーがゼロを示し、従って単一のロック点を有
する。
ており、それぞれ、読取信号のビット間隔Ｔに基づい
て、２入力間の位相差とそれに対応して得られるエラー
との関係が示されている。前者位相周波数比較器（ＰＦ
Ｃタイプ）は、位相差−４Ｔから＋４Ｔの間に亘り単一
の傾きをもってエラーを変化させ、その間、位相差ゼロ
でのみエラーがゼロを示し、従って単一のロック点を有
する。
【００１３】これに対し、後者位相比較器（ＰＣタイ
プ）の１つであるエッジトリガー型位相比較器は、位相
差−４Ｔから＋４Ｔの間においてエラーが単一傾斜にて
変化する周期を８つ持ち、位相差がゼロのときだけでな
く、±４Ｔ，±３Ｔ，±２Ｔ，±Ｔのときにもエラーが
ゼロを示し、従って９つのロック点を有する。またこれ
と同じタイプに属する乗算器型比較器は、１６の当該周
期を持ち、位相差±４Ｔ，±３Ｔ，±２Ｔ，±Ｔ及びゼ
ロのときだけでなく、±０．５Ｔ，±１．５Ｔ，２．５
Ｔ及び±３．５Ｔにおいてもエラーがゼロを示し、従っ
て１７のロック点を有する。
プ）の１つであるエッジトリガー型位相比較器は、位相
差−４Ｔから＋４Ｔの間においてエラーが単一傾斜にて
変化する周期を８つ持ち、位相差がゼロのときだけでな
く、±４Ｔ，±３Ｔ，±２Ｔ，±Ｔのときにもエラーが
ゼロを示し、従って９つのロック点を有する。またこれ
と同じタイプに属する乗算器型比較器は、１６の当該周
期を持ち、位相差±４Ｔ，±３Ｔ，±２Ｔ，±Ｔ及びゼ
ロのときだけでなく、±０．５Ｔ，±１．５Ｔ，２．５
Ｔ及び±３．５Ｔにおいてもエラーがゼロを示し、従っ
て１７のロック点を有する。
【００１４】故にＰＣタイプは、位相差ゼロのときだけ
でなく他の位相差のときもエラーとしてゼロを出力する
可能性があり、これによりＰＬＬが位相差ゼロ以外でロ
ック動作した場合は、ミスロック（サイドロック）とな
る。これに対しＰＦＣタイプは、位相差ゼロを中心とす
る広範囲に亘る位相差に対応したエラーを出力するの
で、このようなミスロックを起こさない。
でなく他の位相差のときもエラーとしてゼロを出力する
可能性があり、これによりＰＬＬが位相差ゼロ以外でロ
ック動作した場合は、ミスロック（サイドロック）とな
る。これに対しＰＦＣタイプは、位相差ゼロを中心とす
る広範囲に亘る位相差に対応したエラーを出力するの
で、このようなミスロックを起こさない。
【００１５】以上から分かるように、ＰＦＣタイプは、
位相差−４Ｔから＋４Ｔまで８Ｔに亘る広いダイナミッ
クレンジを有するのに対し、ＰＣタイプは、この１／８
以下のダイナミックレンジを有し、エッジトリガー型で
あれば−Ｔ／２から＋Ｔ／２まで１Ｔ間の、乗算器型で
あれば−Ｔ／４から＋Ｔ／４まで０．５Ｔ間のダイナミ
ックレンジしか持たないのである。
位相差−４Ｔから＋４Ｔまで８Ｔに亘る広いダイナミッ
クレンジを有するのに対し、ＰＣタイプは、この１／８
以下のダイナミックレンジを有し、エッジトリガー型で
あれば−Ｔ／２から＋Ｔ／２まで１Ｔ間の、乗算器型で
あれば−Ｔ／４から＋Ｔ／４まで０．５Ｔ間のダイナミ
ックレンジしか持たないのである。
【００１６】また付言すれば、両比較器の位相比較感度
を互いに同等とした場合に（同じ特性のＬＰＦを用いて
ＰＬＬの周波数特性が同じであるときに）、好結果を得
ている。再び図１に戻ると、これら両比較器の出力信号
は、セレクタ６１に供給される。セレクタ６１は、後述
される制御信号に応じてその入力信号のどちらか一方を
出力し、第１のループフィルタ（ＬＰＦ）６２Ａ及び第
２のループフィルタ（ＬＰＦ）６２Ｂへ供給する。
を互いに同等とした場合に（同じ特性のＬＰＦを用いて
ＰＬＬの周波数特性が同じであるときに）、好結果を得
ている。再び図１に戻ると、これら両比較器の出力信号
は、セレクタ６１に供給される。セレクタ６１は、後述
される制御信号に応じてその入力信号のどちらか一方を
出力し、第１のループフィルタ（ＬＰＦ）６２Ａ及び第
２のループフィルタ（ＬＰＦ）６２Ｂへ供給する。
【００１７】ＬＰＦ６２Ａは、位相周波数比較器６０Ａ
に対応するループフィルタであり、広通過帯域／高ゲイ
ン特性を有する。ＬＰＦ６２Ｂは、位相比較器６０Ｂに
対応するループフィルタであり、狭通過帯域／低ゲイン
特性を有する。これらの具体的特性は、図３に示され
る。図３において、横軸ｆは周波数を、縦軸Ｇはゲイン
を示している。ＬＰＦ６２Ｂが実線Ｂに示されるような
低域通過特性を呈するのに対し、ＬＰＦ６２Ａは、それ
よりも広域な破線Ａに示されるような低域通過特性を呈
する。換言すれば、ＬＰＦ６２Ｂのローブーストの折点
周波数ｆB よりも、ＬＰＦ６２Ａのローブーストの折点
周波数ｆA のほうが高く設定されている。従って低域に
おいては、ＬＰＦ６２ＡのゲインはＬＰＦ６２Ｂのそれ
よりも高い。
に対応するループフィルタであり、広通過帯域／高ゲイ
ン特性を有する。ＬＰＦ６２Ｂは、位相比較器６０Ｂに
対応するループフィルタであり、狭通過帯域／低ゲイン
特性を有する。これらの具体的特性は、図３に示され
る。図３において、横軸ｆは周波数を、縦軸Ｇはゲイン
を示している。ＬＰＦ６２Ｂが実線Ｂに示されるような
低域通過特性を呈するのに対し、ＬＰＦ６２Ａは、それ
よりも広域な破線Ａに示されるような低域通過特性を呈
する。換言すれば、ＬＰＦ６２Ｂのローブーストの折点
周波数ｆB よりも、ＬＰＦ６２Ａのローブーストの折点
周波数ｆA のほうが高く設定されている。従って低域に
おいては、ＬＰＦ６２ＡのゲインはＬＰＦ６２Ｂのそれ
よりも高い。
【００１８】これらＬＰＦの出力信号は、セレクタ６３
に供給される。セレクタ６３は、後述される制御信号に
応じてその入力信号のどちらか一方を出力し、可変周波
数発生手段としての電圧制御型発振器（以下、ＶＣＯと
称する）６４に供給する。ＶＣＯ６４は、入力信号に応
じてその発振周波数を変化させることが可能であり、発
振信号を再生クロックとしてＰＬＬ回路６の外部へ出力
するとともに、被比較信号として直接位相比較器６０Ｂ
へ供給し、さらに分周器６５を介して位相周波数比較器
６０Ａへと供給する。
に供給される。セレクタ６３は、後述される制御信号に
応じてその入力信号のどちらか一方を出力し、可変周波
数発生手段としての電圧制御型発振器（以下、ＶＣＯと
称する）６４に供給する。ＶＣＯ６４は、入力信号に応
じてその発振周波数を変化させることが可能であり、発
振信号を再生クロックとしてＰＬＬ回路６の外部へ出力
するとともに、被比較信号として直接位相比較器６０Ｂ
へ供給し、さらに分周器６５を介して位相周波数比較器
６０Ａへと供給する。
【００１９】上記セレクタ３，６１及び６３に供給され
る制御信号は、制御回路７により発せられる。制御回路
７は、ＡＴＣ回路２からの２値化された読取信号に基づ
いて、セレクタ毎に、選択出力を切り換えるタイミング
を判断し、また選択出力すべき入力信号を指示する制御
信号を発生する。この詳細は後述する。ＡＴＣ回路２の
出力読取信号は、復号器８にも供給される。復号器８は
また、ＰＬＬ回路６により得られた再生クロック信号が
供給され、この再生クロック信号に基づいて読取信号を
復号し、この復号の結果得られたデータを再生データと
して出力する。再生データは、図示せぬデータ処理系に
送られ、例えば画像や音声の再生処理が施されることと
なる。
る制御信号は、制御回路７により発せられる。制御回路
７は、ＡＴＣ回路２からの２値化された読取信号に基づ
いて、セレクタ毎に、選択出力を切り換えるタイミング
を判断し、また選択出力すべき入力信号を指示する制御
信号を発生する。この詳細は後述する。ＡＴＣ回路２の
出力読取信号は、復号器８にも供給される。復号器８は
また、ＰＬＬ回路６により得られた再生クロック信号が
供給され、この再生クロック信号に基づいて読取信号を
復号し、この復号の結果得られたデータを再生データと
して出力する。再生データは、図示せぬデータ処理系に
送られ、例えば画像や音声の再生処理が施されることと
なる。
【００２０】かかる構成の基本動作は、図４を参照して
説明することができる。本装置の読取対象に含まれるＤ
ＶＤ−ＲＡＭタイプディスクなどでは、トラック状に複
合データが記録される。その記録データフォーマット
は、例えば、ＶＦＯを先頭にしてアドレス部，ＧＡＰ／
ＧＵＡＲＤ部，ＶＦＯ，データ部と連なり最後にＧＵＡ
ＲＤ／ＢＵＦＦ部が配されるデータブロックを単位とし
ており、このようなデータブロックが縦続的に連なって
トラックを形成する。データ部には、画像、音声、コン
ピュータデータまたはその他の主たる情報を単独または
混合して含むデータを部分的に書き込むことが可能であ
り、図４においては、書込済みの部分に斜線が付され、
非書込の部分は空白にて表されている。先頭寄りの２つ
のＶＦＯ及び２つのアドレス部並びにＧＡＰ／ＧＵＡＲ
Ｄ部は、エンボスデータ領域に予め記録されており、個
々のデータはピットによる記録がなされている。データ
部及びその直前のＶＦＯは、ディスクのユーザデータ領
域に配されるものであり、データが何ら書き込まれてい
ない状態であれば、マーク記録されていないランドまた
はグルーブの形を採る。
説明することができる。本装置の読取対象に含まれるＤ
ＶＤ−ＲＡＭタイプディスクなどでは、トラック状に複
合データが記録される。その記録データフォーマット
は、例えば、ＶＦＯを先頭にしてアドレス部，ＧＡＰ／
ＧＵＡＲＤ部，ＶＦＯ，データ部と連なり最後にＧＵＡ
ＲＤ／ＢＵＦＦ部が配されるデータブロックを単位とし
ており、このようなデータブロックが縦続的に連なって
トラックを形成する。データ部には、画像、音声、コン
ピュータデータまたはその他の主たる情報を単独または
混合して含むデータを部分的に書き込むことが可能であ
り、図４においては、書込済みの部分に斜線が付され、
非書込の部分は空白にて表されている。先頭寄りの２つ
のＶＦＯ及び２つのアドレス部並びにＧＡＰ／ＧＵＡＲ
Ｄ部は、エンボスデータ領域に予め記録されており、個
々のデータはピットによる記録がなされている。データ
部及びその直前のＶＦＯは、ディスクのユーザデータ領
域に配されるものであり、データが何ら書き込まれてい
ない状態であれば、マーク記録されていないランドまた
はグルーブの形を採る。
【００２１】図４の上方に模式的に示されているよう
に、各ＶＦＯは、決まって４Ｔ長を半周期として連続し
て高低レベルを交互に呈するパルス列を担う繰り返しデ
ータであるのに対し、アドレス部やデータ部の書込済み
部分は、３Ｔ〜１１Ｔの間でパルス幅がそれぞれ異なる
パルス列を担うランダムデータである。従って先述した
ように、繰り返しデータに好適な位相周波数比較器６０
ＡをＶＦＯの読取時におけるＰＬＬの誤差生成手段とし
て使い、ランダムデータに好適な位相比較器６０Ｂをア
ドレス部やデータ部の書込済み部分の読取時におけるＰ
ＬＬの誤差生成手段として使うことにより、いずれの読
取時にも良好にしてＰＬＬを読取信号に追従させること
ができる。特にＶＦＯの読取時において、位相周波数比
較器６０Ａはダイナミックレンジが広く単一のロック点
にて動作するので、ミスロックが生じることなく、従っ
てＶＦＯが短くても確実な引き込み動作を達成すること
ができる。
に、各ＶＦＯは、決まって４Ｔ長を半周期として連続し
て高低レベルを交互に呈するパルス列を担う繰り返しデ
ータであるのに対し、アドレス部やデータ部の書込済み
部分は、３Ｔ〜１１Ｔの間でパルス幅がそれぞれ異なる
パルス列を担うランダムデータである。従って先述した
ように、繰り返しデータに好適な位相周波数比較器６０
ＡをＶＦＯの読取時におけるＰＬＬの誤差生成手段とし
て使い、ランダムデータに好適な位相比較器６０Ｂをア
ドレス部やデータ部の書込済み部分の読取時におけるＰ
ＬＬの誤差生成手段として使うことにより、いずれの読
取時にも良好にしてＰＬＬを読取信号に追従させること
ができる。特にＶＦＯの読取時において、位相周波数比
較器６０Ａはダイナミックレンジが広く単一のロック点
にて動作するので、ミスロックが生じることなく、従っ
てＶＦＯが短くても確実な引き込み動作を達成すること
ができる。
【００２２】またより好ましい態様として、ＶＦＯの読
取時には、迅速なＰＬＬ引き込み動作をなすべくＬＰＦ
を広通過帯域／高ゲインとし、ランダムデータの読取時
には、ドロップアウトやノイズに強くするためにＬＰＦ
を狭通過帯域／低ゲインとして、さらに良好な追従動作
を図ることができる。こうした制御を実現したのが本実
施例である。
取時には、迅速なＰＬＬ引き込み動作をなすべくＬＰＦ
を広通過帯域／高ゲインとし、ランダムデータの読取時
には、ドロップアウトやノイズに強くするためにＬＰＦ
を狭通過帯域／低ゲインとして、さらに良好な追従動作
を図ることができる。こうした制御を実現したのが本実
施例である。
【００２３】次に、かかる動作の詳細を叙述する。先
ず、再生クロック信号を得るための処理が、プレーヤ動
作の初期段階からの全体的な流れのうちの何処に位置づ
けられるかを明らかにしておく。図５は、この位置づけ
を示したものであり、プレーヤは、ディスクが装着され
ていることを確認し（ステップＳ１）、ディスクの回転
制御を行うスピンドルサーボ，ピックアップのディスク
記録面に対するフォーカス制御を行うフォーカスサーボ
及びピックアップの記録トラックに対するトラッキング
制御を行うトラッキングサーボを、それぞれオンとする
（ステップＳ２）。
ず、再生クロック信号を得るための処理が、プレーヤ動
作の初期段階からの全体的な流れのうちの何処に位置づ
けられるかを明らかにしておく。図５は、この位置づけ
を示したものであり、プレーヤは、ディスクが装着され
ていることを確認し（ステップＳ１）、ディスクの回転
制御を行うスピンドルサーボ，ピックアップのディスク
記録面に対するフォーカス制御を行うフォーカスサーボ
及びピックアップの記録トラックに対するトラッキング
制御を行うトラッキングサーボを、それぞれオンとする
（ステップＳ２）。
【００２４】このように各主要サーボがオンとなってそ
れぞれがロックすると、所定の読取状態が保たれ、ＰＬ
Ｌ回路６が有効となる（ステップＳ３）。ＰＬＬ回路６
は、供給される読取信号に追従動作して再生クロックを
生成するとともに、最終的なロック検出がなされると、
プレーヤは、確実な復号（または復調）が可能となった
ものと判断し、読取信号の再生を開始する（ステップＳ
４）。
れぞれがロックすると、所定の読取状態が保たれ、ＰＬ
Ｌ回路６が有効となる（ステップＳ３）。ＰＬＬ回路６
は、供給される読取信号に追従動作して再生クロックを
生成するとともに、最終的なロック検出がなされると、
プレーヤは、確実な復号（または復調）が可能となった
ものと判断し、読取信号の再生を開始する（ステップＳ
４）。
【００２５】なお、ステップＳ３は、各主要サーボがオ
ンとなった後に行われているが、ＰＬＬ追従動作はステ
ップＳ４における再生中にも継続して行われるものであ
る。図６は、図１に示された制御回路７が実行する処理
の概要をフローチャートにて示しており、図４のタイム
チャートとともに参照される。図６において、制御回路
７は、セレクタ６３に対し、広通過帯域／高ゲインＬＰ
Ｆ６２Ａの出力信号をＶＣＯ６４に選択出力するよう制
御信号を発生し（ステップＳ１１）、セレクタ６１に対
し、位相周波数比較器６０Ａの出力信号をＬＰＦ６２Ａ
に選択出力するよう制御信号を発生する（ステップＳ１
２）。さらに制御回路７は、セレクタ３に対し、分周器
５からの基準信号ｒを両エッジ検出器６６を介して位相
周波数比較器６０Ａに選択出力するよう制御信号を発生
する（ステップＳ１３）。この処理は、図４において時
刻ｔ１の状態に対応する。この状態は、基準信号ｒを入
力とし、位相周波数比較器６０Ａ，広通過帯域／高ゲイ
ンＬＰＦ６２Ａ及びＶＣＯ６４からなるＰＬＬが形成さ
れた状態に相当し、ＶＣＯ６４は、基準信号ｒに対応す
る初期発振周波数に整定される。
ンとなった後に行われているが、ＰＬＬ追従動作はステ
ップＳ４における再生中にも継続して行われるものであ
る。図６は、図１に示された制御回路７が実行する処理
の概要をフローチャートにて示しており、図４のタイム
チャートとともに参照される。図６において、制御回路
７は、セレクタ６３に対し、広通過帯域／高ゲインＬＰ
Ｆ６２Ａの出力信号をＶＣＯ６４に選択出力するよう制
御信号を発生し（ステップＳ１１）、セレクタ６１に対
し、位相周波数比較器６０Ａの出力信号をＬＰＦ６２Ａ
に選択出力するよう制御信号を発生する（ステップＳ１
２）。さらに制御回路７は、セレクタ３に対し、分周器
５からの基準信号ｒを両エッジ検出器６６を介して位相
周波数比較器６０Ａに選択出力するよう制御信号を発生
する（ステップＳ１３）。この処理は、図４において時
刻ｔ１の状態に対応する。この状態は、基準信号ｒを入
力とし、位相周波数比較器６０Ａ，広通過帯域／高ゲイ
ンＬＰＦ６２Ａ及びＶＣＯ６４からなるＰＬＬが形成さ
れた状態に相当し、ＶＣＯ６４は、基準信号ｒに対応す
る初期発振周波数に整定される。
【００２６】基準信号ｒも繰り返しデータパターンを有
するものであり、これに好適な位相周波数比較器６０Ａ
及び広通過帯域／高ゲインＬＰＦ６２ＡによりＰＬＬが
形成されたことによって、ＰＬＬ回路６は、基準信号ｒ
に対し高速に周波数引き込みがなされることとなる。な
お基準信号ｒは、ＶＦＯに相当する周波数を有し、同様
の繰り返しデータを担うものである。
するものであり、これに好適な位相周波数比較器６０Ａ
及び広通過帯域／高ゲインＬＰＦ６２ＡによりＰＬＬが
形成されたことによって、ＰＬＬ回路６は、基準信号ｒ
に対し高速に周波数引き込みがなされることとなる。な
お基準信号ｒは、ＶＦＯに相当する周波数を有し、同様
の繰り返しデータを担うものである。
【００２７】次いで制御回路７は、読取信号中のＶＦＯ
を監視し（ステップＳ１４）、ＶＦＯの到来が検知され
ると、ＰＬＬ入力を読取信号に切り換える（ステップＳ
１５）。これは、制御回路７が、ＡＴＣ回路２からの２
値化読取信号を両エッジ検出器６６を介して位相周波数
比較器６０Ａへ選択出力するための制御信号をセレクタ
３に供給することにより達成され、図４において時刻ｔ
２の状態に対応する。従って読取信号を入力とし、位相
周波数比較器６０Ａ，広通過帯域／高ゲインＬＰＦ６２
Ａ及びＶＣＯ６４からなるＰＬＬが形成された状態とな
り、ＶＣＯ６４は、ＶＦＯに対応する発振周波数への制
御が開始される。
を監視し（ステップＳ１４）、ＶＦＯの到来が検知され
ると、ＰＬＬ入力を読取信号に切り換える（ステップＳ
１５）。これは、制御回路７が、ＡＴＣ回路２からの２
値化読取信号を両エッジ検出器６６を介して位相周波数
比較器６０Ａへ選択出力するための制御信号をセレクタ
３に供給することにより達成され、図４において時刻ｔ
２の状態に対応する。従って読取信号を入力とし、位相
周波数比較器６０Ａ，広通過帯域／高ゲインＬＰＦ６２
Ａ及びＶＣＯ６４からなるＰＬＬが形成された状態とな
り、ＶＣＯ６４は、ＶＦＯに対応する発振周波数への制
御が開始される。
【００２８】時刻ｔ２の後は、ＰＬＬのロック検出の監
視とランダムデータ到来の監視とがなされる（ステップ
Ｓ１６，Ｓ１７）。すなわち制御回路７は、ＶＦＯによ
るＰＬＬの追従制御を開始した後に、ＰＬＬがそのＶＦ
Ｏに対してロックしたか否かを判別するとともに、非ロ
ックの場合は読取信号に基づいてランダムデータが得ら
れたか否かを判別する。ロック検出については、周知の
技術が適用できるのでここでは省略する。他方、ロック
検出の代用としては、時刻ｔ２から所定時間が経過した
ことの検出をもってロック状態とみなしても良い。ここ
で形成されるＶＦＯ追従用のＰＬＬは、通常、ＶＦＯが
終了する十分前にロックできるよう設計されるので、Ｖ
ＦＯの途中でＰＬＬがロックし、ステップＳ１６からス
テップＳ１８へと移行する。この場合のロック検出時点
は、例えば図４において時刻ｔ３に対応する。
視とランダムデータ到来の監視とがなされる（ステップ
Ｓ１６，Ｓ１７）。すなわち制御回路７は、ＶＦＯによ
るＰＬＬの追従制御を開始した後に、ＰＬＬがそのＶＦ
Ｏに対してロックしたか否かを判別するとともに、非ロ
ックの場合は読取信号に基づいてランダムデータが得ら
れたか否かを判別する。ロック検出については、周知の
技術が適用できるのでここでは省略する。他方、ロック
検出の代用としては、時刻ｔ２から所定時間が経過した
ことの検出をもってロック状態とみなしても良い。ここ
で形成されるＶＦＯ追従用のＰＬＬは、通常、ＶＦＯが
終了する十分前にロックできるよう設計されるので、Ｖ
ＦＯの途中でＰＬＬがロックし、ステップＳ１６からス
テップＳ１８へと移行する。この場合のロック検出時点
は、例えば図４において時刻ｔ３に対応する。
【００２９】これとは異なり、ＶＦＯを過ぎてもＰＬＬ
がロックできない場合は、ＶＦＯに続くランダムデータ
（アドレス部またはデータ部）の先頭がステップＳ１７
により検知され、ステップＳ１７からステップＳ１８へ
と移行する。この場合のランダムデータ検出時点は、図
４において時刻ｔ４に対応する。ＶＦＯは既述の如く繰
り返しデータパターンであり、これに好適な位相周波数
比較器６０Ａ及び広通過帯域／高ゲインＬＰＦ６２Ａに
よりＰＬＬが形成されていることによって、ＰＬＬ回路
６は、基準信号ｒによる初期制御状態からＶＦＯに対応
する周波数へと高速に周波数引き込みがなされることと
なる。
がロックできない場合は、ＶＦＯに続くランダムデータ
（アドレス部またはデータ部）の先頭がステップＳ１７
により検知され、ステップＳ１７からステップＳ１８へ
と移行する。この場合のランダムデータ検出時点は、図
４において時刻ｔ４に対応する。ＶＦＯは既述の如く繰
り返しデータパターンであり、これに好適な位相周波数
比較器６０Ａ及び広通過帯域／高ゲインＬＰＦ６２Ａに
よりＰＬＬが形成されていることによって、ＰＬＬ回路
６は、基準信号ｒによる初期制御状態からＶＦＯに対応
する周波数へと高速に周波数引き込みがなされることと
なる。
【００３０】なお、ＰＬＬがＶＦＯまたは基準信号ｒの
如き８Ｔを周期とする繰り返しデータを入力としてロッ
クしている状態においては、該繰り返しデータは両エッ
ジ検出器６６によって４Ｔを周期とする繰り返しデータ
に変換されて位相周波数比較器６０Ａに供給されるの
で、ＶＣＯ６４からは概ね４Ｔ／Ｎを周期とする信号が
発せられることとなる。
如き８Ｔを周期とする繰り返しデータを入力としてロッ
クしている状態においては、該繰り返しデータは両エッ
ジ検出器６６によって４Ｔを周期とする繰り返しデータ
に変換されて位相周波数比較器６０Ａに供給されるの
で、ＶＣＯ６４からは概ね４Ｔ／Ｎを周期とする信号が
発せられることとなる。
【００３１】ステップＳ１８に移行すると、制御回路１
７は、セレクタ６３に対し、狭通過帯域／低ゲインＬＰ
Ｆ６２Ｂの出力信号をＶＣＯ６４に選択出力するよう制
御信号を発生し、次いでセレクタ６１に対し、位相比較
器６０Ｂの出力信号をＬＰＦ６２Ｂに選択出力するよう
制御信号を発生する（ステップＳ１９）。これにより、
読取信号を入力とし、位相比較器６０Ｂ，狭通過帯域／
低ゲインＬＰＦ６２Ｂ及びＶＣＯ６４からなるＰＬＬが
形成され、ＶＣＯ６４は、ランダムデータに対応する発
振周波数への制御が開始される。ここで、ステップＳ１
９における位相比較器の切り換えは、ステップＳ１８に
よる狭通過帯域／低ゲインＬＰＦに切り換え終了から所
定の時間をおいて行われる。その理由は、位相比較器の
切り換えによってＰＬＬが制御上の急激な変動（ショッ
ク）を受け、より詳しくはセレクタ６１の切り換えによ
りＬＰＦに供給されるエラー信号にノイズを生じこのと
きＬＰＦが広通過帯域／高ゲインのものであるとその発
生ノイズの低周波成分が増幅されてＶＣＯ６４に供給さ
れてしまい、円滑な追従動作の妨げとなるのを防ぐため
である。つまりステップＳ１９の処理に十分先立ったス
テップＳ１８による狭通過帯域／低ゲインＬＰＦへの切
り換えは、かかるショックを小さくするためのものであ
り、以降のランダムデータの追従制御に備えているので
ある。
７は、セレクタ６３に対し、狭通過帯域／低ゲインＬＰ
Ｆ６２Ｂの出力信号をＶＣＯ６４に選択出力するよう制
御信号を発生し、次いでセレクタ６１に対し、位相比較
器６０Ｂの出力信号をＬＰＦ６２Ｂに選択出力するよう
制御信号を発生する（ステップＳ１９）。これにより、
読取信号を入力とし、位相比較器６０Ｂ，狭通過帯域／
低ゲインＬＰＦ６２Ｂ及びＶＣＯ６４からなるＰＬＬが
形成され、ＶＣＯ６４は、ランダムデータに対応する発
振周波数への制御が開始される。ここで、ステップＳ１
９における位相比較器の切り換えは、ステップＳ１８に
よる狭通過帯域／低ゲインＬＰＦに切り換え終了から所
定の時間をおいて行われる。その理由は、位相比較器の
切り換えによってＰＬＬが制御上の急激な変動（ショッ
ク）を受け、より詳しくはセレクタ６１の切り換えによ
りＬＰＦに供給されるエラー信号にノイズを生じこのと
きＬＰＦが広通過帯域／高ゲインのものであるとその発
生ノイズの低周波成分が増幅されてＶＣＯ６４に供給さ
れてしまい、円滑な追従動作の妨げとなるのを防ぐため
である。つまりステップＳ１９の処理に十分先立ったス
テップＳ１８による狭通過帯域／低ゲインＬＰＦへの切
り換えは、かかるショックを小さくするためのものであ
り、以降のランダムデータの追従制御に備えているので
ある。
【００３２】なお、位相比較器６０Ｂへの切り換えは、
読み取られたＶＦＯが呈する波形のエッジ発生直後にお
いて位相比較器６０Ｂの出力パルスが発生しているの
で、位相比較器６０Ｂの出力パルスが発生していない当
該エッジ直前においてなされることが望ましい。ステッ
プＳ１６からステップＳ１８を経てステップＳ１９に移
行するフローでは、図４においてステップＳ１８による
狭通過帯域／低ゲインＬＰＦへの切り換え時点が時刻ｔ
３にほぼ対応し、ステップＳ１９による位相比較器の切
り換え時点が時刻ｔ３１に対応する。他方、ステップＳ
１７からステップＳ１８を経てステップＳ１９に移行す
るフローでは、図４においてステップＳ１８による狭通
過帯域／低ゲインＬＰＦへの切り換え時点が時刻ｔ４に
ほぼ対応し、ステップＳ１９による位相比較器の切り換
え時点が時刻ｔ４１に対応することとなる。
読み取られたＶＦＯが呈する波形のエッジ発生直後にお
いて位相比較器６０Ｂの出力パルスが発生しているの
で、位相比較器６０Ｂの出力パルスが発生していない当
該エッジ直前においてなされることが望ましい。ステッ
プＳ１６からステップＳ１８を経てステップＳ１９に移
行するフローでは、図４においてステップＳ１８による
狭通過帯域／低ゲインＬＰＦへの切り換え時点が時刻ｔ
３にほぼ対応し、ステップＳ１９による位相比較器の切
り換え時点が時刻ｔ３１に対応する。他方、ステップＳ
１７からステップＳ１８を経てステップＳ１９に移行す
るフローでは、図４においてステップＳ１８による狭通
過帯域／低ゲインＬＰＦへの切り換え時点が時刻ｔ４に
ほぼ対応し、ステップＳ１９による位相比較器の切り換
え時点が時刻ｔ４１に対応することとなる。
【００３３】このように時刻ｔ３１または時刻ｔ４１の
以後において、ランダムデータに好適な位相比較器６０
Ｂ及び狭通過帯域／低ゲインＬＰＦ６２Ｂを使ったラン
ダムデータ用ＰＬＬが完全に形成され、ＰＬＬ回路６
は、ＶＦＯに対応する制御からランダムデータに対する
位相同期制御へと変更されることとなる。かかるランダ
ムデータに対する位相同期制御中、制御回路７は、読取
信号に基づいてランダムデータの終了を監視し（ステッ
プＳ２０）、ランダムデータが得られたことを判別する
と、ステップＳ１１に移行する。この判別時点は、図４
において時刻ｔ５に対応する。
以後において、ランダムデータに好適な位相比較器６０
Ｂ及び狭通過帯域／低ゲインＬＰＦ６２Ｂを使ったラン
ダムデータ用ＰＬＬが完全に形成され、ＰＬＬ回路６
は、ＶＦＯに対応する制御からランダムデータに対する
位相同期制御へと変更されることとなる。かかるランダ
ムデータに対する位相同期制御中、制御回路７は、読取
信号に基づいてランダムデータの終了を監視し（ステッ
プＳ２０）、ランダムデータが得られたことを判別する
と、ステップＳ１１に移行する。この判別時点は、図４
において時刻ｔ５に対応する。
【００３４】図４から分かるように、時刻ｔ５の直後に
は読取信号からＶＦＯが得られる。従って、ステップＳ
１１，Ｓ１２を経てステップＳ１３によりＰＬＬ入力を
基準信号ｒに切り換えたとしても、ステップＳ１４にお
いて直ちにＶＦＯ先頭の検出がなされ、ステップＳ１５
において再び読取信号がＰＬＬ入力とされる。そして再
度、上述したようなステップＳ１５ないしＳ２０の処
理、すなわちＶＦＯ及びランダムデータ（アドレス部）
に追従するためのＰＬＬ制御が順次行われる。よって図
４に示される時刻ｔ５からｔ６までは、上記時刻ｔ２か
らｔ５までの制御と実質的に同等の制御が行われる。
は読取信号からＶＦＯが得られる。従って、ステップＳ
１１，Ｓ１２を経てステップＳ１３によりＰＬＬ入力を
基準信号ｒに切り換えたとしても、ステップＳ１４にお
いて直ちにＶＦＯ先頭の検出がなされ、ステップＳ１５
において再び読取信号がＰＬＬ入力とされる。そして再
度、上述したようなステップＳ１５ないしＳ２０の処
理、すなわちＶＦＯ及びランダムデータ（アドレス部）
に追従するためのＰＬＬ制御が順次行われる。よって図
４に示される時刻ｔ５からｔ６までは、上記時刻ｔ２か
らｔ５までの制御と実質的に同等の制御が行われる。
【００３５】時刻ｔ６においてステップＳ１１に移行し
た直後には、読取信号からＧＡＰ／ＧＵＡＲＤ部に対応
する信号が得られる。ＧＡＰ／ＧＵＡＲＤ部は、エンボ
スデータ領域とユーザデータ領域との区切りを示すのが
役割の１つであり、通常、その記録面はピットのない鏡
面など、特異な記録状態をつくっている。当然ここでは
読取信号からＶＦＯが検知されないので、ステップＳ１
１，Ｓ１２，Ｓ１３により基準信号ｒ用のＰＬＬが形成
され、ステップＳ１４におけるＶＦＯの待機状態が暫く
続くこととなる。ＧＡＰ／ＧＵＡＲＤ部が終了し、ステ
ップＳ１４によりＶＦＯ先頭が検知されると、ステップ
Ｓ１５に移行する。このタイミングが図４における時刻
ｔ７である。
た直後には、読取信号からＧＡＰ／ＧＵＡＲＤ部に対応
する信号が得られる。ＧＡＰ／ＧＵＡＲＤ部は、エンボ
スデータ領域とユーザデータ領域との区切りを示すのが
役割の１つであり、通常、その記録面はピットのない鏡
面など、特異な記録状態をつくっている。当然ここでは
読取信号からＶＦＯが検知されないので、ステップＳ１
１，Ｓ１２，Ｓ１３により基準信号ｒ用のＰＬＬが形成
され、ステップＳ１４におけるＶＦＯの待機状態が暫く
続くこととなる。ＧＡＰ／ＧＵＡＲＤ部が終了し、ステ
ップＳ１４によりＶＦＯ先頭が検知されると、ステップ
Ｓ１５に移行する。このタイミングが図４における時刻
ｔ７である。
【００３６】そうして時刻ｔ７以降も、再度ステップＳ
１５ないしステップＳ２０によるＶＦＯ及びランダムデ
ータ（データ部）に追従するためのＰＬＬ制御が順次行
われることとなる。但し、ステップＳ２０は、データ部
の終端を監視するものではなく、データ部に書き込まれ
ているランダムデータの終端を監視するものなので、こ
の場合図４から明らかなように、時刻ｔ８をもってステ
ップＳ１１に移行することとなる。
１５ないしステップＳ２０によるＶＦＯ及びランダムデ
ータ（データ部）に追従するためのＰＬＬ制御が順次行
われることとなる。但し、ステップＳ２０は、データ部
の終端を監視するものではなく、データ部に書き込まれ
ているランダムデータの終端を監視するものなので、こ
の場合図４から明らかなように、時刻ｔ８をもってステ
ップＳ１１に移行することとなる。
【００３７】時刻ｔ８の直後においては、読取信号から
データ部の非書込部分に対応した信号が得られる。この
非書込部分においても、また後続するＧＵＡＲＤ／ＢＵ
ＦＦ部においても、マークまたはピットのない特異な状
態を呈しているのが通常であり、読取信号からＶＦＯが
検知されないので、ステップＳ１１，Ｓ１２，Ｓ１３に
より基準信号ｒ用のＰＬＬが形成され、ステップＳ１４
におけるＶＦＯの待機状態が暫く続くこととなる。
データ部の非書込部分に対応した信号が得られる。この
非書込部分においても、また後続するＧＵＡＲＤ／ＢＵ
ＦＦ部においても、マークまたはピットのない特異な状
態を呈しているのが通常であり、読取信号からＶＦＯが
検知されないので、ステップＳ１１，Ｓ１２，Ｓ１３に
より基準信号ｒ用のＰＬＬが形成され、ステップＳ１４
におけるＶＦＯの待機状態が暫く続くこととなる。
【００３８】かくして１データブロック毎に上述したよ
うなＰＬＬ回路６に対する制御が行われるのである。な
お上記実施例においては、図４に示された如きフォーマ
ットのデータに基づいてＰＬＬを制御するようにしてい
るが、これ以外のフォーマットであっても本発明は適用
可能である。すなわち、繰り返しデータとランダムデー
タとを含みかつこれらを時系列的に配するデータフォー
マットであれば、各データに対応した適格な位相比較手
段によりＰＬＬを形成することによって、本発明に特有
の効果が得られるのである。従って特定のＤＶＤ−ＲＡ
Ｍに限定されない。
うなＰＬＬ回路６に対する制御が行われるのである。な
お上記実施例においては、図４に示された如きフォーマ
ットのデータに基づいてＰＬＬを制御するようにしてい
るが、これ以外のフォーマットであっても本発明は適用
可能である。すなわち、繰り返しデータとランダムデー
タとを含みかつこれらを時系列的に配するデータフォー
マットであれば、各データに対応した適格な位相比較手
段によりＰＬＬを形成することによって、本発明に特有
の効果が得られるのである。従って特定のＤＶＤ−ＲＡ
Ｍに限定されない。
【００３９】また、上記実施例においては、互いに特性
の異なる２つのループフィルタを用意してこれらを切り
換える構成を示したが、単一のフィルタ回路としてその
回路定数を切り換える構成としても良い。さらにループ
フィルタだけでなく、他のＰＬＬ構成ブロックについて
も同様の構成上の共通化を図っても良い。また、上記実
施例においては、アナログのＰＬＬを前提に説明した
が、ディジタル型に変えることもできる。
の異なる２つのループフィルタを用意してこれらを切り
換える構成を示したが、単一のフィルタ回路としてその
回路定数を切り換える構成としても良い。さらにループ
フィルタだけでなく、他のＰＬＬ構成ブロックについて
も同様の構成上の共通化を図っても良い。また、上記実
施例においては、アナログのＰＬＬを前提に説明した
が、ディジタル型に変えることもできる。
【００４０】この他にも、上記実施例では限定的に説明
を行ったところがあるが、当業者の設計可能な範囲で適
宜改変することができる。
を行ったところがあるが、当業者の設計可能な範囲で適
宜改変することができる。
【００４１】
【発明の効果】以上説明したように、本発明によるＰＬ
Ｌ回路は、短いＶＦＯ領域でも確実にＰＬＬロックし、
その後の情報データの再生を良好に行うことができる。
Ｌ回路は、短いＶＦＯ領域でも確実にＰＬＬロックし、
その後の情報データの再生を良好に行うことができる。
【図１】本発明による一実施例のＰＬＬ回路が適用され
たディスクプレーヤの一部概略構成を示すブロック図。
たディスクプレーヤの一部概略構成を示すブロック図。
【図２】図１のＰＬＬに適用される位相周波数比較器
（ＰＦＣ）及び位相比較器（ＰＣ）の位相比較特性を示
すグラフ。
（ＰＦＣ）及び位相比較器（ＰＣ）の位相比較特性を示
すグラフ。
【図３】図１のＰＬＬに適用される２つのループフィル
タの周波数特性を示すグラフ。
タの周波数特性を示すグラフ。
【図４】図１のディスクプレーヤが読取対象としている
ディスクから得られるデータフォーマット及びこれに対
応するＰＬＬ制御態様を示すタイムチャート。
ディスクから得られるデータフォーマット及びこれに対
応するＰＬＬ制御態様を示すタイムチャート。
【図５】図１のディスクプレーヤの動作初期段階からの
全体的な流れにおける再生クロック信号生成処理の位置
づけを示すフローチャート。
全体的な流れにおける再生クロック信号生成処理の位置
づけを示すフローチャート。
【図６】図１のディスクプレーヤにおける制御部が実行
するＰＬＬ制御の処理手順を示すフローチャート。
するＰＬＬ制御の処理手順を示すフローチャート。
１ ピックアップ
２ ＡＴＣ回路
３ セレクタ
４ 基準周波数発振器
５ 分周器
６ ＰＬＬ回路
６０Ａ 位相周波数比較器
６０Ｂ 位相比較器
６１，６３ セレクタ
６２Ａ，６２Ｂ ループフィルタ
６４ ＶＣＯ
６５ 分周器
６６ 両エッジ検出器
７ 制御回路
８ 復号器
フロントページの続き
(56)参考文献 特開 平８−8734（ＪＰ，Ａ)
特開 平２−76418（ＪＰ，Ａ)
特開 平８−163114（ＪＰ，Ａ)
特開 平５−183431（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/06 - 7/14
H04L 7/02
G11B 20/14
Claims (8)
- 【請求項１】 デューティ比の一定なパルス列からなる
繰返信号とデューティ比の変化を許容したフォーマット
のパルス列からなるランダム信号とが時系列的に配され
て構成される複合信号が供給されるＰＬＬ回路であっ
て、 制御信号に応じた周波数を有する出力信号を発生する可
変発振手段と、前記繰返信号と前記出力信号とを位相周
波数比較して位相周波数誤差信号を生成する位相周波数
比較手段と、前記ランダム信号と前記出力信号とを位相
比較して位相誤差信号を生成する位相比較手段と、前記
位相周波数誤差信号及び前記位相誤差信号の所定帯域成
分を抽出して前記制御信号を生成するループフィルタ手
段とを有することを特徴とするＰＬＬ回路。 - 【請求項２】 デューティ比の一定なパルス列からなる
繰返信号とデューティ比の変化を許容したフォーマット
のパルス列からなるランダム信号とが時系列的に配され
て構成される複合信号が供給されるＰＬＬ回路であっ
て、制御信号に応じた周波数を有する出力信号を発生する可
変発振手段と、 前記複合信号と前記出力信号とを位相周
波数比較して位相周波数誤差信号を生成する位相周波数
比較手段と、前記複合信号と前記出力信号とを位相比較
して位相誤差信号を生成する位相比較手段と、前記位相
周波数誤差信号または前記位相誤差信号の所定帯域成分
を抽出して前記制御信号を生成するループフィルタ手段
と、前記複合信号から得られる前記繰返信号に略対応し
て前記位相周波数比較手段による第１の位相同期ループ
を形成せしめ前記複合信号から得られる前記ランダム信
号に略対応して前記位相比較手段による第２の位相同期
ループを形成せしめる制御手段とを有することを特徴と
するＰＬＬ回路。 - 【請求項３】 前記制御手段は、前記第１の位相同期ル
ープが形成された場合には広通過帯域特性を呈し、前記
第２の位相同期ループが形成された場合には狭通過帯域
特性を呈するよう前記ループフィルタ手段を制御するこ
とを特徴とする請求項２記載のＰＬＬ回路。 - 【請求項４】 前記制御手段は、前記第１の位相同期ル
ープが形成された場合には高ゲイン特性を呈し、前記第
２の位相同期ループが形成された場合には低ゲイン特性
を呈するよう前記ループフィルタ手段を制御することを
特徴とする請求項２記載のＰＬＬ回路。 - 【請求項５】 前記複合信号に代わる疑似信号を発生す
る信号発生手段をさらに有し、 前記制御手段は、前記複合信号から前記繰返信号も前記
ランダム信号も得られない場合には前記疑似信号を前記
位相周波数比較手段及び前記位相比較手段の入力とする
ことを特徴とする請求項２，３または４記載のＰＬＬ回
路。 - 【請求項６】 前記疑似信号は、前記繰返信号と等価な
信号であり、前記制御手段は、前記複合信号から前記繰
返信号も前記ランダム信号も得られない場合には前記疑
似信号を前記位相周波数比較手段の入力とすることを特
徴とする請求項５記載のＰＬＬ回路。 - 【請求項７】 前記第２の位相同期ループを形成せしめ
るタイミングは、前記複合信号から前記ランダム信号が
得られる前であることを特徴とする請求項２ないし６記
載のうちのいずれか１つに記載のＰＬＬ回路。 - 【請求項８】 前記複合信号は、ディスク状記録媒体か
ら得られる読取信号であり、前記可変発振手段の出力信
号に基づいて前記読取信号の再生処理用クロック信号が
生成されることを特徴とする請求項２ないし７のうちの
いずれか１つに記載のＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24963696A JP3433021B2 (ja) | 1996-09-20 | 1996-09-20 | Ｐｌｌ回路 |
| US08/879,972 US6097777A (en) | 1996-09-20 | 1997-06-20 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24963696A JP3433021B2 (ja) | 1996-09-20 | 1996-09-20 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098377A JPH1098377A (ja) | 1998-04-14 |
| JP3433021B2 true JP3433021B2 (ja) | 2003-08-04 |
Family
ID=17195977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24963696A Expired - Lifetime JP3433021B2 (ja) | 1996-09-20 | 1996-09-20 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6097777A (ja) |
| JP (1) | JP3433021B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100529150B1 (ko) * | 1999-06-24 | 2005-11-16 | 매그나칩 반도체 유한회사 | 주파수 옵셋 및 위상 에러를 동시에 줄이는 반송파 주파수 복구 방법 및 장치 |
| US6275072B1 (en) * | 1999-10-07 | 2001-08-14 | Velio Communications, Inc. | Combined phase comparator and charge pump circuit |
| US6952431B1 (en) | 1999-10-28 | 2005-10-04 | Rambus Inc. | Clock multiplying delay-locked loop for data communications |
| US6674772B1 (en) * | 1999-10-28 | 2004-01-06 | Velio Communicaitons, Inc. | Data communications circuit with multi-stage multiplexing |
| US6606360B1 (en) * | 1999-12-30 | 2003-08-12 | Intel Corporation | Method and apparatus for receiving data |
| US6538518B1 (en) * | 2000-12-26 | 2003-03-25 | Juniper Networks, Inc. | Multi-loop phase lock loop for controlling jitter in a high frequency redundant system |
| US6987424B1 (en) * | 2002-07-02 | 2006-01-17 | Silicon Laboratories Inc. | Narrow band clock multiplier unit |
| US7019570B2 (en) * | 2003-09-05 | 2006-03-28 | Altera Corporation | Dual-gain loop circuitry for programmable logic device |
| TWI288396B (en) * | 2004-05-04 | 2007-10-11 | Mediatek Inc | Method and apparatus of suppressing DC offset of header area of optical storing media |
| FR2884372A1 (fr) * | 2005-04-07 | 2006-10-13 | St Microelectronics Sa | Boucle a asservissement de phase |
| US7406297B2 (en) * | 2005-05-30 | 2008-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Clock generation circuit and semiconductor device provided therewith |
| US7327197B2 (en) * | 2005-10-20 | 2008-02-05 | Honeywell International, Inc. | Radiation hardened phase locked loop |
| US7388437B2 (en) * | 2006-01-04 | 2008-06-17 | Microtune (Texas), L.P. | System and method for tuning a frequency synthesizer |
| JP4625867B2 (ja) * | 2007-07-23 | 2011-02-02 | パナソニック株式会社 | デジタルｐｌｌ装置 |
| EP2681966B1 (en) * | 2011-02-28 | 2016-10-05 | Marvell World Trade Ltd. | Methods and devices for multiple-mode radio frequency synthesizers |
| WO2018116587A1 (ja) * | 2016-12-21 | 2018-06-28 | オリンパス株式会社 | 撮像装置及び内視鏡システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404530A (en) * | 1980-10-22 | 1983-09-13 | Data General Corporation | Phase locked loop with compensation for loop phase errors |
| US4942370A (en) * | 1988-04-08 | 1990-07-17 | Ricoh Company, Ltd. | PLL circuit with band width varying in accordance with the frequency of an input signal |
| US4996596A (en) * | 1988-09-02 | 1991-02-26 | Sanyo Electric Co., Ltd. | Phase synchronizing circuit in video signal receiver and method of establishing phase synchronization |
| US4928075A (en) * | 1989-06-26 | 1990-05-22 | Digital Equipment Corporation | Multiple bandwidth filter system for phase locked loop |
| JP2920065B2 (ja) * | 1994-03-16 | 1999-07-19 | 株式会社東芝 | データ記録方法、記録装置、再生装置及び再生方法 |
| JP2669347B2 (ja) * | 1994-06-15 | 1997-10-27 | 日本電気株式会社 | クロック信号抽出回路 |
-
1996
- 1996-09-20 JP JP24963696A patent/JP3433021B2/ja not_active Expired - Lifetime
-
1997
- 1997-06-20 US US08/879,972 patent/US6097777A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6097777A (en) | 2000-08-01 |
| JPH1098377A (ja) | 1998-04-14 |
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