JPS62102484A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS62102484A JPS62102484A JP60241062A JP24106285A JPS62102484A JP S62102484 A JPS62102484 A JP S62102484A JP 60241062 A JP60241062 A JP 60241062A JP 24106285 A JP24106285 A JP 24106285A JP S62102484 A JPS62102484 A JP S62102484A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- frequency
- demodulated
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、（２，７）ＲＬＬＣ等の高密度記録可能なデ
ィジタル変復調方式を用いた磁気ディスク、光ディスク
等の外部記憶装置における再生信号の復調に必要な位相
同期ループ、いわゆるＰＬＬ回路の改良に関するもので
ある。
ィジタル変復調方式を用いた磁気ディスク、光ディスク
等の外部記憶装置における再生信号の復調に必要な位相
同期ループ、いわゆるＰＬＬ回路の改良に関するもので
ある。
従来の技術
磁気ディスク装置や光デイスク装置で使用されるディジ
タル信号変調方式は、１″、″Ｑ″の２値情報を磁気記
録媒体では残留磁化の形態で、光記録媒体では凹凸や濃
淡変化のピット形態で記録して読出し信号から“１”、
”Ｑ”の２値情報を復元するものであり、トラック長手
方向のビット密度（線ビット密度と呼ぶ）を高くするた
めに各種の方式が実用化されている。
タル信号変調方式は、１″、″Ｑ″の２値情報を磁気記
録媒体では残留磁化の形態で、光記録媒体では凹凸や濃
淡変化のピット形態で記録して読出し信号から“１”、
”Ｑ”の２値情報を復元するものであり、トラック長手
方向のビット密度（線ビット密度と呼ぶ）を高くするた
めに各種の方式が実用化されている。
般
一傅に磁気媒体に記録された“１”、”０”の２値情報
は隣り合う残留磁化の影響をうけて、いわゆるピークシ
フトを生じるため、高線密度化していくと隣接ピントの
余熱効果を受けて記録ビ。
は隣り合う残留磁化の影響をうけて、いわゆるピークシ
フトを生じるため、高線密度化していくと隣接ピントの
余熱効果を受けて記録ビ。
３ぺ−７
トのパルス幅が歪んでし丑うため了す生パルスからビッ
トへ変換するときの位相マージンが減少して検出エラー
となることがある、このため、記録された磁気反転間隔
あるいはピ、１・間隔が長いディジタル信号変調方式が
、考案されている。
トへ変換するときの位相マージンが減少して検出エラー
となることがある、このため、記録された磁気反転間隔
あるいはピ、１・間隔が長いディジタル信号変調方式が
、考案されている。
このようなディジタル信号変調方式によって変調された
信号を復調する時は、Ｐ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏ
ｃｋｅｄＬｏｏｐ）を用いて、入力信号に位相同期した
クロック信号を作成し、それを復調クロックとして使用
している。
信号を復調する時は、Ｐ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏ
ｃｋｅｄＬｏｏｐ）を用いて、入力信号に位相同期した
クロック信号を作成し、それを復調クロックとして使用
している。
第４図は、ＰＬＬ回路の一般的な構成を示すブロック図
である。第１図において、１は位相比１咬器（ＰＤ）、
２はＰＬＬ回路のループフィルタとシテのローパスフィ
ルタ（ＬＰＦ）、３は電圧制御発振器（ｖＣｏ）、４ば
１／ｎ分周器、６は入力信号が供給される端子である３
５位相比校器１は一般にアナログ方式のものと、ディジ
タル方式のものとに分類されるが、これに応じてＰＬＬ
回路は、アナログＰＬＬ回路とディジタルＰＬＬ回路と
に分類される。
である。第１図において、１は位相比１咬器（ＰＤ）、
２はＰＬＬ回路のループフィルタとシテのローパスフィ
ルタ（ＬＰＦ）、３は電圧制御発振器（ｖＣｏ）、４ば
１／ｎ分周器、６は入力信号が供給される端子である３
５位相比校器１は一般にアナログ方式のものと、ディジ
タル方式のものとに分類されるが、これに応じてＰＬＬ
回路は、アナログＰＬＬ回路とディジタルＰＬＬ回路と
に分類される。
第５図は、乗算回路を用いた位相比較器の要部機成を示
す図である。第６図に、第５図の入力信号及びＶＣ○入
力の端子に方形波を加えた場合の出力波形を示すっ第６
図ｄは、入力信号とＶＣ○入力が同位相の場合、ｂは、
入力信号に対して■Ｃｏ入力が９０°位相遅れの場合、
Ｃは入力信号に対して■Ｃ○入力が１８００位相遅れの
場合である。
す図である。第６図に、第５図の入力信号及びＶＣ○入
力の端子に方形波を加えた場合の出力波形を示すっ第６
図ｄは、入力信号とＶＣ○入力が同位相の場合、ｂは、
入力信号に対して■Ｃｏ入力が９０°位相遅れの場合、
Ｃは入力信号に対して■Ｃ○入力が１８００位相遅れの
場合である。
第６図の回路の動作について説明する。Ｔｒｌは入力信
号が・・イレベルの時のみ定電流源の電流をＴｒ２ある
いはＴｒ３に供給する。Ｔｒ２とＴｒ３はＶＣＯ入力の
方形波の周期で、これらのトランジスタを交互にオン・
オフすなわちスイッチング動作をさせてｂる。そして、
２つの信号間の位相差が９０゜のとき出力は、第６図す
に示すように平均値Ｏとなる。そして、第６図ａ、Ｃに
示すように、２信号間の位相差が９０°の時を基準とし
て、それより位相が進んだ場合、遅れた場合にそれぞれ
に応じた正負の誤差電圧が生じるようになる。すなわち
、完全に位相同期している時は、入力信号に対して６、
Ｘ ７ ＶＣ○入力は９００位相が遅れている。
号が・・イレベルの時のみ定電流源の電流をＴｒ２ある
いはＴｒ３に供給する。Ｔｒ２とＴｒ３はＶＣＯ入力の
方形波の周期で、これらのトランジスタを交互にオン・
オフすなわちスイッチング動作をさせてｂる。そして、
２つの信号間の位相差が９０゜のとき出力は、第６図す
に示すように平均値Ｏとなる。そして、第６図ａ、Ｃに
示すように、２信号間の位相差が９０°の時を基準とし
て、それより位相が進んだ場合、遅れた場合にそれぞれ
に応じた正負の誤差電圧が生じるようになる。すなわち
、完全に位相同期している時は、入力信号に対して６、
Ｘ ７ ＶＣ○入力は９００位相が遅れている。
発明が解決しようとする問題点
乗算回路を用いたアナログＰＬＬ方式は、すでに説明し
たように、入力信号が欠落した時は、位相比較を行なわ
ず、サーボ系は、以前の状態を保持する。このため、（
２，７）ＲＬＬＣ等のディジタル変調を受けた信号のよ
うに、パルスの”歯抜け”の多い信号を復調するための
ＰＬＬ回路としては、乗算回路を用いたアナログＰＬＬ
方式が非常に適していると言える。
たように、入力信号が欠落した時は、位相比較を行なわ
ず、サーボ系は、以前の状態を保持する。このため、（
２，７）ＲＬＬＣ等のディジタル変調を受けた信号のよ
うに、パルスの”歯抜け”の多い信号を復調するための
ＰＬＬ回路としては、乗算回路を用いたアナログＰＬＬ
方式が非常に適していると言える。
第７図は、乗算回路を用いた位相比軸器によりＰＬＬを
構成し、復調クロックを作成するＰＬＬ回路の従来例を
示すブロック図である。復調クロックの中心周波数に対
する周期をＴ。とする。１１はＴσ／２の時間だけ被復
調信号を遅延させる遅延線、１２は排他的論理和ゲート
、１３は位相比較器、１４は低域通過型炉波器、１６は
電圧制御発振器、１８はＴ０／４の時間だけ信号を遅ら
せる遅延線である。位相比較器１３は、排他的論理和１
２の出力信号と電圧制御発振器１５の出力信号との６
ページ 位相差を乗算回路により電圧に変換するものである。遅
延線１６の出力信号が復調クロックとなる。
構成し、復調クロックを作成するＰＬＬ回路の従来例を
示すブロック図である。復調クロックの中心周波数に対
する周期をＴ。とする。１１はＴσ／２の時間だけ被復
調信号を遅延させる遅延線、１２は排他的論理和ゲート
、１３は位相比較器、１４は低域通過型炉波器、１６は
電圧制御発振器、１８はＴ０／４の時間だけ信号を遅ら
せる遅延線である。位相比較器１３は、排他的論理和１
２の出力信号と電圧制御発振器１５の出力信号との６
ページ 位相差を乗算回路により電圧に変換するものである。遅
延線１６の出力信号が復調クロックとなる。
第８図は第７図に示す復調クロック作成用のＰＬＬ回路
によって被復調信号に対して復調クロックが位相同期し
ている状態を示す図である。ただし、被復調信号の周期
Ｔは、中心周波数の周期Ｔ０に等しいものとする。第８
図の信号ａ〜Ｃ１ｇ、ｈは各々第７図に示された箇所の
信号を示す。
によって被復調信号に対して復調クロックが位相同期し
ている状態を示す図である。ただし、被復調信号の周期
Ｔは、中心周波数の周期Ｔ０に等しいものとする。第８
図の信号ａ〜Ｃ１ｇ、ｈは各々第７図に示された箇所の
信号を示す。
信号すは信号ａに対して、Ｔ０／２だけ遅れている。
信号Ｃは信号ａのエツジから信号すのエツジまでの幅Ｔ
。／２のパルスの信号である。乗算回路を用いたアナロ
グＰＬＬ方式であるから、信号Ｃのパルスの中央に、信
号ｑの立ち上がりエツジがくるように、位相同期する。
。／２のパルスの信号である。乗算回路を用いたアナロ
グＰＬＬ方式であるから、信号Ｃのパルスの中央に、信
号ｑの立ち上がりエツジがくるように、位相同期する。
被復調信号の周期Ｔが、中心周波数の周期Ｔ。に等しい
時は、信号ｑをＴ０／４遅らせた信号りの立ち上がりエ
ツジは、ウィンドウ幅’ｒ（−Ｔｏ）の中央に位置して
いて、復調クロックとして最良の位置にある。
時は、信号ｑをＴ０／４遅らせた信号りの立ち上がりエ
ツジは、ウィンドウ幅’ｒ（−Ｔｏ）の中央に位置して
いて、復調クロックとして最良の位置にある。
ここで、被復調信号の周期Ｔが、ワウ・フラッタにより
中心周波数の周期Ｔ０からずれた時の信号ｈの立ち上が
りエツジの位置について考察する。
中心周波数の周期Ｔ０からずれた時の信号ｈの立ち上が
りエツジの位置について考察する。
第９図は、被復調信号−の周期Ｔが、ΔＴだけ中心周波
数の周期Ｔ０から長くなった時の各信号の状態を示す図
である。信−ｊ’３． のエツジから信号りの立ち上
がりエツジ１ではＴ０／２であり信号ａのエツジからウ
ィンドウ幅Ｔの中心位置寸ではＴ０／２＋ΔＴ／２であ
るから信閃りの立ち上がりエツジは、ウィンドウ幅Ｔ（
−Ｔ。十ΔＴ）の中心位なる。
数の周期Ｔ０から長くなった時の各信号の状態を示す図
である。信−ｊ’３． のエツジから信号りの立ち上
がりエツジ１ではＴ０／２であり信号ａのエツジからウ
ィンドウ幅Ｔの中心位置寸ではＴ０／２＋ΔＴ／２であ
るから信閃りの立ち上がりエツジは、ウィンドウ幅Ｔ（
−Ｔ。十ΔＴ）の中心位なる。
逆に、被復調信号の周期Ｔが、ΔＴだけ中心周波数の周
期Ｔ０から短くなった時は、信号ｅの立ち上がりエツジ
は、ウィンドウ幅Ｔ（＝Ｔ０−ΔＴ）の中心位置からΔ
Ｔ／２だけ位相の遅れた位置になる。すなわち、マージ
ンは前へＴ。／２．後へＴ０／２−ΔＴとなる。
期Ｔ０から短くなった時は、信号ｅの立ち上がりエツジ
は、ウィンドウ幅Ｔ（＝Ｔ０−ΔＴ）の中心位置からΔ
Ｔ／２だけ位相の遅れた位置になる。すなわち、マージ
ンは前へＴ。／２．後へＴ０／２−ΔＴとなる。
以上の説明かられかるように、乗算回路を用いたアナロ
グＰＬＬ方式においては、被復調信号の周期が中心周波
数の周期とずれると、復調クロックが、ウィンドウ幅の
中心位置からずれる。復調クロックのジッターマージン
の減少量は、周期の変動量ΔＴに対してΔＴ／２と々る
。
グＰＬＬ方式においては、被復調信号の周期が中心周波
数の周期とずれると、復調クロックが、ウィンドウ幅の
中心位置からずれる。復調クロックのジッターマージン
の減少量は、周期の変動量ΔＴに対してΔＴ／２と々る
。
本発明はかかる点に鑑み、被復調信号の周期の変動に対
して、復調クロックのジッターマージンの減少を軽減す
るＰＬＬ回路を提供することを目的とする。
して、復調クロックのジッターマージンの減少を軽減す
るＰＬＬ回路を提供することを目的とする。
問題点を解決するための手段
本発明は、乗算回路を用いた位相比較器と、電圧制御発
振器と１／４分周回路を備え、電圧制御発振器の１／４
分周出力を位相比較回路に入力し、被復調信号と電圧制
御発振器の１／４分周出力を位相同期させ、さらに、電
圧制御発振器の１／４分周出力を、電圧制御発振器の反
出力の１周期だけ遅延させたものを復調クロックとする
ＰＬＬ回路である。
振器と１／４分周回路を備え、電圧制御発振器の１／４
分周出力を位相比較回路に入力し、被復調信号と電圧制
御発振器の１／４分周出力を位相同期させ、さらに、電
圧制御発振器の１／４分周出力を、電圧制御発振器の反
出力の１周期だけ遅延させたものを復調クロックとする
ＰＬＬ回路である。
作 用
本発明は前期した構成により、電圧制御発振器のイ分周
出力を電圧制御発振器の出力の１周期分遅延させたもの
を復調クロックとすることにより、被復調信号の周期の
変動に対して復調クロックの９ ぺ−７ ジッターマージンの減少量を半分にするものである。
出力を電圧制御発振器の出力の１周期分遅延させたもの
を復調クロックとすることにより、被復調信号の周期の
変動に対して復調クロックの９ ぺ−７ ジッターマージンの減少量を半分にするものである。
実施例
第１図は、本発明の実施例のＰＬＬ回路のブロック図を
示すものである。復調クロックの中心周波数に対する周
期をＴｏとする。１１はＴ０／２の時間だけ被復調信号
を遅延させる遅延線、１２は被復調信号と遅延線１１の
出力を入力する排他的論理和ゲート、１３は排他的論理
和ゲート１２の出力と後述する１／４分周器の出力とを
入力する位相比較器、１４は低域通過型炉波器、１６は
電圧制御発振器、１６は電圧制御発振器１５の出力をに
分周する１／４分周器、１７はＤ型のフリップフロップ
である。
示すものである。復調クロックの中心周波数に対する周
期をＴｏとする。１１はＴ０／２の時間だけ被復調信号
を遅延させる遅延線、１２は被復調信号と遅延線１１の
出力を入力する排他的論理和ゲート、１３は排他的論理
和ゲート１２の出力と後述する１／４分周器の出力とを
入力する位相比較器、１４は低域通過型炉波器、１６は
電圧制御発振器、１６は電圧制御発振器１５の出力をに
分周する１／４分周器、１７はＤ型のフリップフロップ
である。
第２図は、第１図に示す本実施例の復調クロック作成用
のＰＬＬ回路によって、被復調信号に対して復調クロッ
クが位相同期している状態を示す図である。第２図の信
号ａ〜ｆは各々第１図に示された箇所の信号を示す。信
号すは信号ａに対して、Ｔｏ／２だけ遅れている。信号
ＣＩ″ｉ、信号ａの工１０ ベー。
のＰＬＬ回路によって、被復調信号に対して復調クロッ
クが位相同期している状態を示す図である。第２図の信
号ａ〜ｆは各々第１図に示された箇所の信号を示す。信
号すは信号ａに対して、Ｔｏ／２だけ遅れている。信号
ＣＩ″ｉ、信号ａの工１０ ベー。
ノジから信号すのエツジまでの幅Ｔ。／２のノくルス信
号である。乗算回路を用いたアナログＰＬＬ方式である
から、信号Ｃのパルスの中央に、信号ｅの立ち上がりエ
ツジがくるように位相同期する。
号である。乗算回路を用いたアナログＰＬＬ方式である
から、信号Ｃのパルスの中央に、信号ｅの立ち上がりエ
ツジがくるように位相同期する。
被復調信号の周期Ｔが、中心周波数の周期Ｔ。に等しい
時は、信号ｅの周期Ｔ。、信号ｄの周期は、Ｔ０／４と
なる。このため、信号ｅをＤ型フリップフロップ１９に
よって、Ｔｏ／４だけ遅らせた信号ｆの立ち」−がりエ
ツジは、ウィンドウ幅Ｔの中央に位置していて、復調ク
ロックとして最良の位置にある。
時は、信号ｅの周期Ｔ。、信号ｄの周期は、Ｔ０／４と
なる。このため、信号ｅをＤ型フリップフロップ１９に
よって、Ｔｏ／４だけ遅らせた信号ｆの立ち」−がりエ
ツジは、ウィンドウ幅Ｔの中央に位置していて、復調ク
ロックとして最良の位置にある。
ここで、被復調信号の周期Ｔが、ワウ・フラッタにより
中心周波数の周期Ｔ０からずれた時の信号ｆの立ち上が
りエツジの位置について考察する。
中心周波数の周期Ｔ０からずれた時の信号ｆの立ち上が
りエツジの位置について考察する。
第３図は被復調信号の周期Ｔが、ΔＴだけ中心周波数の
周期Ｔ。から長くなった時において、本発明の実施例の
復調クロック作成用のＰＬＬ回路によって、被復調信号
に対して復調クロックが位相ロックしている状態を示す
図である。信号ａのエツジから信号ｆの立ち上がりエツ
ジまでは１１ ベー。
周期Ｔ。から長くなった時において、本発明の実施例の
復調クロック作成用のＰＬＬ回路によって、被復調信号
に対して復調クロックが位相ロックしている状態を示す
図である。信号ａのエツジから信号ｆの立ち上がりエツ
ジまでは１１ ベー。
であるから、信号ｆの立し−１−がりエツジは、ウィン
ドウ幅Ｔ（−Ｔ０＋ΔＴ）の中心位置から、ΔＴ／４だ
け位相の進んだ位置になる。すなわち、マージンは、図
上、前へＴ０／２＋ΔＴ／４．後へＴ。／２＋−ΔＴと
なる。
ドウ幅Ｔ（−Ｔ０＋ΔＴ）の中心位置から、ΔＴ／４だ
け位相の進んだ位置になる。すなわち、マージンは、図
上、前へＴ０／２＋ΔＴ／４．後へＴ。／２＋−ΔＴと
なる。
逆に、被復調信号の周期Ｔが、ΔＴだけ中心周波数の周
期Ｔ０から短くなった時は、信号ｆの立ち上がりエツジ
は、ウィンドウ幅Ｔ （＝Ｔ。−ΔＴ）の中心位置から
、ΔＴ／４だけ位相の遅れた位置になる。すなわち、マ
ージンは、前へＴ。／２−ΔＴ／４゜−ジンの減少量は
ΔＴ／４となり、従来例の半分になる。
期Ｔ０から短くなった時は、信号ｆの立ち上がりエツジ
は、ウィンドウ幅Ｔ （＝Ｔ。−ΔＴ）の中心位置から
、ΔＴ／４だけ位相の遅れた位置になる。すなわち、マ
ージンは、前へＴ。／２−ΔＴ／４゜−ジンの減少量は
ΔＴ／４となり、従来例の半分になる。
以上のように、本実施例にＪ：れば、電圧制御発振器の
出力を１／４分周したものを位相比較器に入力すること
により、被復調信号に電圧制御発振器の１／４分周出力
を位相同期させ、かつ電圧制御発振器の１／４分周出力
を電圧制御発振器の原出力の１周期分遅らせたものを復
調クロックとすることにより、ジッターマージンの減少
を半分に軽減することができる。
出力を１／４分周したものを位相比較器に入力すること
により、被復調信号に電圧制御発振器の１／４分周出力
を位相同期させ、かつ電圧制御発振器の１／４分周出力
を電圧制御発振器の原出力の１周期分遅らせたものを復
調クロックとすることにより、ジッターマージンの減少
を半分に軽減することができる。
発明の詳細
な説明したように位相比較器に乗算回路を用いたアナロ
グＰＬＬ方式において、本発明によれば、被復調信号の
周期の変動に対する復調クロックのジッターマージンの
減少量を半分にすることができ、その実用的効果は太き
い。
グＰＬＬ方式において、本発明によれば、被復調信号の
周期の変動に対する復調クロックのジッターマージンの
減少量を半分にすることができ、その実用的効果は太き
い。
第１図は本発明の一実施例のＰＬＬ回路のブロック図、
第２図は第１図のＰＬＬ回路により被復調信号に対して
復調クロックが位相同期している時の各部の信号波形図
、第３図は被復調信号の周期Ｔが、中心周波数の周期Ｔ
０からΔＴだけ長くなった時の第１図のＰＬＬ回路の各
部波形図、第４図はＰＬＬ回路の一般的な構成を示すブ
ロック図、第６図は乗算回路を用いた位相比較器の要部
構成を示す回路図、第６図は第４図の入力信号及び７０
０人力の端子に方形波を加えた時の出力波１３べ− 形図、第７図は乗算回路を用いた位相比較器によりＰＬ
Ｌを構成し、復調クロ、りを作成するＰＬＬ回路の従来
例を示すブロック図、第８図は第７図のＰＬＬ回路によ
り被復調信号に対して復調クロックが位相同期している
時の各部の信号波形図、第９図は被復調信号の周期Ｔが
中心周波数の周期ＴｏからΔＴだけ長くなった時の第７
図のＰＬＬ回路の各部波形図である。 １１・・・・・・遅延線、１２・・・・・・排他的論理
和ゲート、１３・・・・・・位相比較器、１６・・・・
・・電圧制御発振器、１６・・・・・・１／４分周器、
１７・・・・・・Ｄ型フリップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 第５図 第４図
第２図は第１図のＰＬＬ回路により被復調信号に対して
復調クロックが位相同期している時の各部の信号波形図
、第３図は被復調信号の周期Ｔが、中心周波数の周期Ｔ
０からΔＴだけ長くなった時の第１図のＰＬＬ回路の各
部波形図、第４図はＰＬＬ回路の一般的な構成を示すブ
ロック図、第６図は乗算回路を用いた位相比較器の要部
構成を示す回路図、第６図は第４図の入力信号及び７０
０人力の端子に方形波を加えた時の出力波１３べ− 形図、第７図は乗算回路を用いた位相比較器によりＰＬ
Ｌを構成し、復調クロ、りを作成するＰＬＬ回路の従来
例を示すブロック図、第８図は第７図のＰＬＬ回路によ
り被復調信号に対して復調クロックが位相同期している
時の各部の信号波形図、第９図は被復調信号の周期Ｔが
中心周波数の周期ＴｏからΔＴだけ長くなった時の第７
図のＰＬＬ回路の各部波形図である。 １１・・・・・・遅延線、１２・・・・・・排他的論理
和ゲート、１３・・・・・・位相比較器、１６・・・・
・・電圧制御発振器、１６・・・・・・１／４分周器、
１７・・・・・・Ｄ型フリップフロップ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図 第５図 第４図
Claims (2)
- （１）被復調信号の立ち上がりエッジ及び立ち下がりエ
ッジから始まり、前記被復調信号の周期の半分のパルス
幅を持つ第１の信号を作成する回路と、乗算回路を用い
た位相比較器と、この位相比較器の出力信号に基づいて
発振周波数が制御される電圧制御発振器と、この電圧制
御発振器の出力を１／４分周する１／４分周回路を備え
、前記位相比較器には前記電圧制御発振器の出力を１／
４分周した出力と前記第１の信号とが加えられてなり、
前記電圧制御発振器を１／４分周した出力を前記電圧制
御発振器の出力の１周期遅延させた信号を前記被復調信
号の復調クロックとすることを特徴とするＰＬＬ回路。 - （２）Ｄ型フリップフロップのＤ入力に電圧制御発振器
の１／４分周出力を入力し、クロック入力に電圧制御発
振器の出力を入力し、Ｑ出力を復調クロックとする特許
請求の範囲第１項記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241062A JPH0664852B2 (ja) | 1985-10-28 | 1985-10-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60241062A JPH0664852B2 (ja) | 1985-10-28 | 1985-10-28 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62102484A true JPS62102484A (ja) | 1987-05-12 |
| JPH0664852B2 JPH0664852B2 (ja) | 1994-08-22 |
Family
ID=17068731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60241062A Expired - Lifetime JPH0664852B2 (ja) | 1985-10-28 | 1985-10-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664852B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111756370A (zh) * | 2019-03-26 | 2020-10-09 | 拉碧斯半导体株式会社 | 半导体装置 |
-
1985
- 1985-10-28 JP JP60241062A patent/JPH0664852B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111756370A (zh) * | 2019-03-26 | 2020-10-09 | 拉碧斯半导体株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664852B2 (ja) | 1994-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4795985A (en) | Digital phase lock loop | |
| GB2102163A (en) | Servo systems for record discs | |
| JPH036698B2 (ja) | ||
| EP0240232A2 (en) | Digital phase lock loop | |
| US4390801A (en) | Circuit for reproducing a clock signal | |
| US4580100A (en) | Phase locked loop clock recovery circuit for data reproducing apparatus | |
| US4420776A (en) | PSK Modulation in AC bias data recording | |
| JPS62102484A (ja) | Ｐｌｌ回路 | |
| KR860001258B1 (ko) | 클럭 재생회로 | |
| EP0023783A1 (en) | Data recovery circuit | |
| JPS59111415A (ja) | 位相比較器 | |
| JP2675096B2 (ja) | 再生信号補正方法 | |
| JP2661026B2 (ja) | データストローブ装置 | |
| JP2966666B2 (ja) | 復調装置 | |
| JPH0247653Y2 (ja) | ||
| JP2529325B2 (ja) | スライス回路 | |
| JPS628863B2 (ja) | ||
| JPS63111724A (ja) | クロツク再生位相同期回路 | |
| JPS63864A (ja) | クロツク再生回路 | |
| JPS61227271A (ja) | デ−タストロ−ブ回路 | |
| JPS6139270A (ja) | ビツト同期クロツク発生回路 | |
| JPS645782B2 (ja) | ||
| JPH0211048B2 (ja) | ||
| JPS6396778A (ja) | クロツク再生位相同期回路 | |
| JPS62173831A (ja) | ビツト同期信号再生回路 |