JPS59111415A - 位相比較器 - Google Patents
位相比較器Info
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- JPS59111415A JPS59111415A JP57221307A JP22130782A JPS59111415A JP S59111415 A JPS59111415 A JP S59111415A JP 57221307 A JP57221307 A JP 57221307A JP 22130782 A JP22130782 A JP 22130782A JP S59111415 A JPS59111415 A JP S59111415A
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- Japan
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- signal
- pulse signal
- circuit
- output terminal
- control pulse
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばＣＤ（−ｙｔ学式コンノ（クトディ
スク）方式ＤＡＤ （デジタルオーディオディスク）再
生装置の同期クロック再生用ＰＬＬ （位相同期ループ
）回路等に使用して好適する位相比較器に関する。
スク）方式ＤＡＤ （デジタルオーディオディスク）再
生装置の同期クロック再生用ＰＬＬ （位相同期ループ
）回路等に使用して好適する位相比較器に関する。
周知のように、例えば再生系から得らｎる再生パルス信
号と、 ＶＣＯ（電圧制御発振器）から得らｎる制御パ
ルス信号とを位相比較し、その位相差信号で上記ｖＣＯ
の発振周波数を制御することによシ、制御パルス信号の
位相を再生ノくルス信号の位相に合わせるようにしたＰ
ＬＬ回路回路用いらｎる位相比較器は、従来より第１図
に示すように構成さｎている。すなわち、この従来の位
相比較器は、ＩＣ（集積回路）化さｎているもので、そ
の位相比較器本体１１には図示しないｖＣＯから出力さ
ｎる制御パルス信号が供給さｎる入力端子１２、及び図
示しない再生系から出力さ扛る再生パルス信号が供給さ
ｎる入力端子１３が設けらｎるとともに、上記制御パル
ス信号と再生パルス信号との位相差成分に対応した信号
を出力する２つの出力端子１４．１５が設けられている
。
号と、 ＶＣＯ（電圧制御発振器）から得らｎる制御パ
ルス信号とを位相比較し、その位相差信号で上記ｖＣＯ
の発振周波数を制御することによシ、制御パルス信号の
位相を再生ノくルス信号の位相に合わせるようにしたＰ
ＬＬ回路回路用いらｎる位相比較器は、従来より第１図
に示すように構成さｎている。すなわち、この従来の位
相比較器は、ＩＣ（集積回路）化さｎているもので、そ
の位相比較器本体１１には図示しないｖＣＯから出力さ
ｎる制御パルス信号が供給さｎる入力端子１２、及び図
示しない再生系から出力さ扛る再生パルス信号が供給さ
ｎる入力端子１３が設けらｎるとともに、上記制御パル
ス信号と再生パルス信号との位相差成分に対応した信号
を出力する２つの出力端子１４．１５が設けられている
。
そして、入力端子１２．１３に第２図（ａ） 、 （ｂ
）に示すような、制御パルス信号及び再生パルス信号が
そ−ｎ（’ｎ供給さｎたとすると、まず、制御パルス信
号の位相が再生パルス信号の位相よシも遅ｎている場合
、位相比較器本体１１はその出力端子１４から第２図（
Ｃ）に示すように再生パルス信号に対する制御パルス信
号の位相遅ｎ分に対応したＬ（ローフレベルの周波数上
昇用パルス信号Ｕを発生し、前記■℃の発振周波数が高
くなるように制御する。また、制御パルス信号の位相が
再生パルス信号の位相よりも進んでいる場合、位相比較
器本体１１は、その出力端子１５から第２図（ｄ）に示
すように再生パルスイロ号に対する制御パルス信号の位
相進み分に対応したＨ（ハイ）レベルの周波数下降用パ
ルス信号りを発生し、前記ＶＣＯの発振周波数が低くな
るように制御し、ここに制御パルス信号と再生パルス信
号との位相合わせが行なわｎるものである。
）に示すような、制御パルス信号及び再生パルス信号が
そ−ｎ（’ｎ供給さｎたとすると、まず、制御パルス信
号の位相が再生パルス信号の位相よシも遅ｎている場合
、位相比較器本体１１はその出力端子１４から第２図（
Ｃ）に示すように再生パルス信号に対する制御パルス信
号の位相遅ｎ分に対応したＬ（ローフレベルの周波数上
昇用パルス信号Ｕを発生し、前記■℃の発振周波数が高
くなるように制御する。また、制御パルス信号の位相が
再生パルス信号の位相よりも進んでいる場合、位相比較
器本体１１は、その出力端子１５から第２図（ｄ）に示
すように再生パルスイロ号に対する制御パルス信号の位
相進み分に対応したＨ（ハイ）レベルの周波数下降用パ
ルス信号りを発生し、前記ＶＣＯの発振周波数が低くな
るように制御し、ここに制御パルス信号と再生パルス信
号との位相合わせが行なわｎるものである。
しかしながら、上記のような従来の位相比較器では、制
御パルス信号の周期と再生パルス信号の周期とが略等し
い場合には、出力端子１４゜１５から発生さｎる周波数
上昇及び下降用パルス信号０．Ｄは位相差分に対応した
信号とな９、ＰＬＬ回路の位相会わせに供せらｎる意味
のあるものとなるが、例えば制御パルス信号の周期に比
して再生パルス信号の周期が不規則であるような場合に
は、出力端子１４．１５から発生さｎる周波数上昇及び
下降用パルス信号Ｕ、Ｄは位相差分に対応せず、ＰＬＬ
回路の位相合わせに供せらｎない無意味なものとなると
いう問題がある。
御パルス信号の周期と再生パルス信号の周期とが略等し
い場合には、出力端子１４゜１５から発生さｎる周波数
上昇及び下降用パルス信号０．Ｄは位相差分に対応した
信号とな９、ＰＬＬ回路の位相会わせに供せらｎる意味
のあるものとなるが、例えば制御パルス信号の周期に比
して再生パルス信号の周期が不規則であるような場合に
は、出力端子１４．１５から発生さｎる周波数上昇及び
下降用パルス信号Ｕ、Ｄは位相差分に対応せず、ＰＬＬ
回路の位相合わせに供せらｎない無意味なものとなると
いう問題がある。
この点に関し、近時、音響機器の分野では、可及的に高
忠実度再生化を図る次めに、ＰＣＭ（パルスコードモジ
ュレーション）技術を利用したテジタル記録再生方式を
採用しつつある。
忠実度再生化を図る次めに、ＰＣＭ（パルスコードモジ
ュレーション）技術を利用したテジタル記録再生方式を
採用しつつある。
つまシ、こｎはデジタルオーディオ化と称さ扛ているも
ので、オーディオ特性か記録媒体の特性に依存すること
なく、在来のアナログ記録再生方式によるものに比して
格段に優ｆＬ ｒｃものとすることが原理的に確立さ牡
ているからである。
ので、オーディオ特性か記録媒体の特性に依存すること
なく、在来のアナログ記録再生方式によるものに比して
格段に優ｆＬ ｒｃものとすることが原理的に確立さ牡
ているからである。
この場合、記録媒体としてディスク（円盤）全対象とす
るものは、訪のシステムと称さ扛ておシ、その記録再生
方式としても元年式、静電式及び機械的といったものが
提案さｔている。すなわち、と扛は光学式のものを例に
とってみると、直径１２（ロ）、厚さ１．２（Ｃりの透
明４ｐ、ｒ脂円盤に、所定のＥＦＭ （Ｅｉｇｈｔ ｔ
ｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ ）変調
及びインターリーブを伴なった形態の再生すべきオーデ
ィオ信号のＰＣＭ化さｎたデジタル化データに対応した
ピット（反射率の異なる凹凸）を形成する金属薄膜な・
被着してなるディスクｔ、ＣＬＶＩＩ速度一定）方式に
よシ約５００〜２００ ［ｒ、Ｌｆｌｌ）の可変回転速
度で回転駆動せしめ、そｎを半導体レーザ及び光電変換
素子を内蔵した光学式ピックアップで内周側から外周側
に向けてリニアトラッキング式に再生せしめるものであ
る。
るものは、訪のシステムと称さ扛ておシ、その記録再生
方式としても元年式、静電式及び機械的といったものが
提案さｔている。すなわち、と扛は光学式のものを例に
とってみると、直径１２（ロ）、厚さ１．２（Ｃりの透
明４ｐ、ｒ脂円盤に、所定のＥＦＭ （Ｅｉｇｈｔ ｔ
ｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ ）変調
及びインターリーブを伴なった形態の再生すべきオーデ
ィオ信号のＰＣＭ化さｎたデジタル化データに対応した
ピット（反射率の異なる凹凸）を形成する金属薄膜な・
被着してなるディスクｔ、ＣＬＶＩＩ速度一定）方式に
よシ約５００〜２００ ［ｒ、Ｌｆｌｌ）の可変回転速
度で回転駆動せしめ、そｎを半導体レーザ及び光電変換
素子を内蔵した光学式ピックアップで内周側から外周側
に向けてリニアトラッキング式に再生せしめるものであ
る。
ところで、このとき、光学式ピックアップから得らｎた
デジタル化データを元のオーディオ信号に変換するため
に、 ＰＬＬ回路を用いて上記デジタル化データからそ
ｎに同期した同期クロック信号を再生するようにしてい
る。この場合、上記ＰＬＬ回路の位相比較器としては、
該ＰＬＬ回路のＶＣＯから出力さｎる制御パルス信号（
同期クロック信号となる）と、上記デジタル化データと
を位相比較して、ｖＣＯから得らｎる制御ノくルス信号
の位相をデジタル化データの位相に会わせるのに供さｎ
るものである。ところが、上記デジタル化データはＥＦ
Ｍ変調さｎているので、周知のように、その極性反転間
隔は上記制御パルス信号の１周期分を１ビツトとすると
、最小３ビツトから最大１１ビツトまで変化するので、
上記制御パルス信号の周期に比して非常に不規則な周期
を有していることになｐｌこのようなＰＬＬ回路には上
記第１図に示したような位相比較器は使用できないもの
である。
デジタル化データを元のオーディオ信号に変換するため
に、 ＰＬＬ回路を用いて上記デジタル化データからそ
ｎに同期した同期クロック信号を再生するようにしてい
る。この場合、上記ＰＬＬ回路の位相比較器としては、
該ＰＬＬ回路のＶＣＯから出力さｎる制御パルス信号（
同期クロック信号となる）と、上記デジタル化データと
を位相比較して、ｖＣＯから得らｎる制御ノくルス信号
の位相をデジタル化データの位相に会わせるのに供さｎ
るものである。ところが、上記デジタル化データはＥＦ
Ｍ変調さｎているので、周知のように、その極性反転間
隔は上記制御パルス信号の１周期分を１ビツトとすると
、最小３ビツトから最大１１ビツトまで変化するので、
上記制御パルス信号の周期に比して非常に不規則な周期
を有していることになｐｌこのようなＰＬＬ回路には上
記第１図に示したような位相比較器は使用できないもの
である。
この発明は上記事情を考慮してなさｎたもので、簡易な
構成で、周期の不規則なパルス信号に対して正確な位相
差分に対応した信号を出力することができ、例えばＣＬ
）方式ＤＡＤ再生装置の同期クロック再生用ＰＬＬ回路
等に使用して好適する極めて良好な位相比較器を提供す
ることを目的とする。
構成で、周期の不規則なパルス信号に対して正確な位相
差分に対応した信号を出力することができ、例えばＣＬ
）方式ＤＡＤ再生装置の同期クロック再生用ＰＬＬ回路
等に使用して好適する極めて良好な位相比較器を提供す
ることを目的とする。
すなわち、この発明は、第１の入力パルス信号と第２の
入力パルス信号と全位相比較し該第１及び第２の入力パ
ルス信号の位相差に対応した出力を発生する位相比較器
において、前記第１の入力パルス信号の極性反転時に同
期して発生さｎ核発生さルた状態で前記第２の入力パル
ス信号に同期して発生停止さｎる第１のパルス信号全出
力する第１のパルス信号生成手段と、この第１のパルス
信号生成手段から出力さルる第１のパルス信号の発生停
止時に同期して発生さｎ核発生さｎた状態で前記第２の
入力パルス信号に同期して発生停止さｎｂ第２のパルス
信号を出力する第２のパルス信号生成手段とを具備し、
紬記第１及びｍ２のパルス１１号の発生期間の差分を前
記第１及び第２ （７）、入力パルス信号の位相差出力
となすようにしてなることを特徴とするものである。
入力パルス信号と全位相比較し該第１及び第２の入力パ
ルス信号の位相差に対応した出力を発生する位相比較器
において、前記第１の入力パルス信号の極性反転時に同
期して発生さｎ核発生さルた状態で前記第２の入力パル
ス信号に同期して発生停止さｎる第１のパルス信号全出
力する第１のパルス信号生成手段と、この第１のパルス
信号生成手段から出力さルる第１のパルス信号の発生停
止時に同期して発生さｎ核発生さｎた状態で前記第２の
入力パルス信号に同期して発生停止さｎｂ第２のパルス
信号を出力する第２のパルス信号生成手段とを具備し、
紬記第１及びｍ２のパルス１１号の発生期間の差分を前
記第１及び第２ （７）、入力パルス信号の位相差出力
となすようにしてなることを特徴とするものである。
以下、この発明をＣＤ方式ＤＡＤ再生装置の同期クロッ
ク再生用ＰＬＬ回路に適用した場合の一実施例について
、図面を参照して詳細に説明する。第３図において、１
６は入力端子で、前記光学式ピックアップから得らｎる
ＥＦＭ変調の施さしたデジタル化データ（以下ＥＦＭ信
号という）が供給さｎるものである。この入力端子１６
は、Ｄタイプフリップフロップ回路（以下ＤＦＦ回路と
いう）１７の入力端りに接続さｎるとともに、排他的論
理和回路（以下ＥＸオア回路という）１８の入力一端に
接続さ扛ている。そして、上記ＤＦＦ回路１７の出力端
Ｑは、他のＬ）ＦＦ回路１９の入力ｙ＃ＡＤに接続さ扛
、このＤＦＦ Ｉａ路１９の出力端Ｑは上記ＥＸオア回
路１８の入力他端に接続さｎてい、る。また、上記ＤＦ
Ｆ回路１７．１９の各クロック人力ＷａＣは、共に図示
しないＶｃｏがら出力さｎる制御パルス信号（同期クロ
ック信号となる）が供給さｎる入力端子２ｏに接続さｎ
ている。
ク再生用ＰＬＬ回路に適用した場合の一実施例について
、図面を参照して詳細に説明する。第３図において、１
６は入力端子で、前記光学式ピックアップから得らｎる
ＥＦＭ変調の施さしたデジタル化データ（以下ＥＦＭ信
号という）が供給さｎるものである。この入力端子１６
は、Ｄタイプフリップフロップ回路（以下ＤＦＦ回路と
いう）１７の入力端りに接続さｎるとともに、排他的論
理和回路（以下ＥＸオア回路という）１８の入力一端に
接続さ扛ている。そして、上記ＤＦＦ回路１７の出力端
Ｑは、他のＬ）ＦＦ回路１９の入力ｙ＃ＡＤに接続さ扛
、このＤＦＦ Ｉａ路１９の出力端Ｑは上記ＥＸオア回
路１８の入力他端に接続さｎてい、る。また、上記ＤＦ
Ｆ回路１７．１９の各クロック人力ＷａＣは、共に図示
しないＶｃｏがら出力さｎる制御パルス信号（同期クロ
ック信号となる）が供給さｎる入力端子２ｏに接続さｎ
ている。
ここで、上記ＥＸオア回路１８の出力端は、ＤＦＦ回路
２１の入力端りに接続さｎるとともに、ナンド回路２２
の入力一端に接続さｎている。
２１の入力端りに接続さｎるとともに、ナンド回路２２
の入力一端に接続さｎている。
また、上記ＤＦＦ回路２１の出力端Ｑは、仙のＤＦＦ回
路２３の入力端ＤＫ接続さｎるとともに・アンド回路２
４の入力一端に接続さ扛ている。
路２３の入力端ＤＫ接続さｎるとともに・アンド回路２
４の入力一端に接続さ扛ている。
さらに、上記ＤＦＦ回Ｆｆ、２１の反転出方端Ｑは、上
記ナンド回路２２の入力他端に接続さｎている。また、
上記ＤＦＦ回路２１のクロック入力端Ｃは、ノット回路
２５′（＋−逆方向に介して、上記入力端子２０に接続
さｎている。さらに、上記ＤＦＦ回路２３は、その反転
入力端Ｑが上記アンド回路２４の入力他端に接続さｎｌ
そのクロック入力端Ｃが上記入力端子２０に接続さｎて
いる。そして、上記ナンド回路２２及びアンド回路２４
の各出力１４は、そｎ −’ｅ ｒｔ、出力端子２６．
２７を介して、図示しないチャージポンプ回路、ループ
フィルタ回路やＶＣＯ等に接続さｎている。
記ナンド回路２２の入力他端に接続さｎている。また、
上記ＤＦＦ回路２１のクロック入力端Ｃは、ノット回路
２５′（＋−逆方向に介して、上記入力端子２０に接続
さｎている。さらに、上記ＤＦＦ回路２３は、その反転
入力端Ｑが上記アンド回路２４の入力他端に接続さｎｌ
そのクロック入力端Ｃが上記入力端子２０に接続さｎて
いる。そして、上記ナンド回路２２及びアンド回路２４
の各出力１４は、そｎ −’ｅ ｒｔ、出力端子２６．
２７を介して、図示しないチャージポンプ回路、ループ
フィルタ回路やＶＣＯ等に接続さｎている。
上記のような構成による位相比較器において、以下第４
図（ａ）乃至０）に示すタイミング図を参照して、その
動作を説明する。まず、入力端子１６゜２０に第４図（
ａ） ＃ （ｂ）に示すＥＦＭ信号及び制御パルス信号
がそルぞｎ供給さｎると、ＤＦＦ回路１７の出力端Ｑか
らは、制御パルス信号の立上シでＥＰ’Ｍ信号をラッチ
した第４図（Ｃ）に示す信号が出力さｎる。すると、Ｄ
ＦＦ回路１９の出力端Ｑからは、第４図（Ｃ）に示す信
号を制御パルス信号の一周期分遅延させた第４図（ｄ）
に示す信号が出力さ扛る。このため、ＥＸオア回路１８
の出力端からは、第４図（ａ） 、 （ｄ）に示す信号
の排他的舖理和會とった第４図（ｅ）に示す信号か出力
δｎる。
図（ａ）乃至０）に示すタイミング図を参照して、その
動作を説明する。まず、入力端子１６゜２０に第４図（
ａ） ＃ （ｂ）に示すＥＦＭ信号及び制御パルス信号
がそルぞｎ供給さｎると、ＤＦＦ回路１７の出力端Ｑか
らは、制御パルス信号の立上シでＥＰ’Ｍ信号をラッチ
した第４図（Ｃ）に示す信号が出力さｎる。すると、Ｄ
ＦＦ回路１９の出力端Ｑからは、第４図（Ｃ）に示す信
号を制御パルス信号の一周期分遅延させた第４図（ｄ）
に示す信号が出力さ扛る。このため、ＥＸオア回路１８
の出力端からは、第４図（ａ） 、 （ｄ）に示す信号
の排他的舖理和會とった第４図（ｅ）に示す信号か出力
δｎる。
すなわち、この第４図（ｅ）に示す信号は、ＥＦ′Ｍ＠
号（第４図（ａ）参照）の極性反転時に同期して立上り
、第４図（ｄ）に示す（ｉ号の極性反転時に同期して立
下るようになるものである。
号（第４図（ａ）参照）の極性反転時に同期して立上り
、第４図（ｄ）に示す（ｉ号の極性反転時に同期して立
下るようになるものである。
また、上記ＥＸオア回路１８から第４図（ｅ）に示す信
号が出力さｎることによ！０．ＤＦＦ回路２１の出力端
Ｑからは、第４図（ｅ）に示す信号を制御パルス信号（
第４図（ｂ）参照）の立下υでラッチした、つまシ第４
図（ｅ）に示す信号が極性反転さ牡た後、最初に発生す
る制御パルス信号の立下りに同期して極性反転する第４
図（りに示す信号が出力さｎる。このとき、ＤＦＦ回路
２１の反転出力端Ｑからは、第４図（りに示す信号′ｆ
ｆ極性反転した信号が出力さｆておシ、この極性反転信
号とＥＸオア回路１８の出力信号（第４図（ｅ）参照）
とがナンド回路２２に供給さ几ることによシ、結局出力
端子２６Ｖこは第４図（ｇ）に示す信号が出力さ扛る。
号が出力さｎることによ！０．ＤＦＦ回路２１の出力端
Ｑからは、第４図（ｅ）に示す信号を制御パルス信号（
第４図（ｂ）参照）の立下υでラッチした、つまシ第４
図（ｅ）に示す信号が極性反転さ牡た後、最初に発生す
る制御パルス信号の立下りに同期して極性反転する第４
図（りに示す信号が出力さｎる。このとき、ＤＦＦ回路
２１の反転出力端Ｑからは、第４図（りに示す信号′ｆ
ｆ極性反転した信号が出力さｆておシ、この極性反転信
号とＥＸオア回路１８の出力信号（第４図（ｅ）参照）
とがナンド回路２２に供給さ几ることによシ、結局出力
端子２６Ｖこは第４図（ｇ）に示す信号が出力さ扛る。
この第４図（ｇ）に示すイキ号は、その立下りがＥＦＩ
ｖＩ伯号（第信号（ａＪ診照）の極性反転時に同期し、
その立上９がＥＦＭ信号の極性反転波最初に発生さｎる
制御パルス信号（第４図（ｂ）参照）の立下りに同ルｊ
するものである。
ｖＩ伯号（第信号（ａＪ診照）の極性反転時に同期し、
その立上９がＥＦＭ信号の極性反転波最初に発生さｎる
制御パルス信号（第４図（ｂ）参照）の立下りに同ルｊ
するものである。
−万、上記第４図（ｆ）に示す信号が供給さｎることに
よ、９．ＤＦＦＮ路２回路反転出力端Ｑからは、第４図
（りに示す信号を制御パルス信号（第４図（ｂ）参照）
の立上シでラッチした信号を極性反転した信号、つまＶ
第４図（りに示す信号を制御パルス信号の１７２周期遅
延させた信号を極性反転した第４図（ｈ）に示すＧｉ号
が出力さｎる。そして、このｍ４図（ｈ）に示す信号と
第４図（ｆ）に示す信号とがアンド回路２４に供給さｎ
ることによシ、結局出力端子２７には第４図（ｉ）に示
す信号が出力さｎる。この第４図（ｉ）に示す信号は、
その立上りが第４図（ｇ）に示す信号の立上シに同期し
、その立下シが第４図（ｇ）に示す信号の立上シ後、最
初に発生さｎる制御パルス信号（第４図（ｂ）参照ンの
立上ジ、つまシ第４１宮１（ｇ）に示す信号の立下シ後
制御パルス信号ヲ１／２周期遅延させた時点に同期する
ものである。
よ、９．ＤＦＦＮ路２回路反転出力端Ｑからは、第４図
（りに示す信号を制御パルス信号（第４図（ｂ）参照）
の立上シでラッチした信号を極性反転した信号、つまＶ
第４図（りに示す信号を制御パルス信号の１７２周期遅
延させた信号を極性反転した第４図（ｈ）に示すＧｉ号
が出力さｎる。そして、このｍ４図（ｈ）に示す信号と
第４図（ｆ）に示す信号とがアンド回路２４に供給さｎ
ることによシ、結局出力端子２７には第４図（ｉ）に示
す信号が出力さｎる。この第４図（ｉ）に示す信号は、
その立上りが第４図（ｇ）に示す信号の立上シに同期し
、その立下シが第４図（ｇ）に示す信号の立上シ後、最
初に発生さｎる制御パルス信号（第４図（ｂ）参照ンの
立上ジ、つまシ第４１宮１（ｇ）に示す信号の立下シ後
制御パルス信号ヲ１／２周期遅延させた時点に同期する
ものである。
ここで、出力端子２６．２７からそｎぞｎ出力さｎる第
４図（ｇ） 、 （りに示す信号について説明する。す
なわち、第４図（ｇ）に示すイぎ号は、ＥＦＭ信号の極
性反転時に同期して立上す、その後最初に発生さｎる制
御パルス信号の立下りに同期して立上るものであり、第
４図（りに示す信号は、第４図（ｇ）に示す信号の立上
シに同期して立上シ、その後最初に発生さｎる制御パル
ス信号の立上子 シ罠同期して立上るものである。このため、第４図（ｇ
） 、 （りに示す信号のパルス幅の差分を考えると、
この差分は取シも直さず、ＥＦＭ信号と制御パルス信号
との位相差分に対応することがわかる。しかも、第４図
（ｇ）に示す信号がＬレベルになシ、その後つづいて第
４図（りに示す（ｉ号がＨレベルになるのは、呪Ｍ信号
の極性反転時にのみ行なわｎる。換言すｎば、ＥＦＭ信
号の極性反転時にのみ上記位相差分が発生さ１しること
になるものである。
４図（ｇ） 、 （りに示す信号について説明する。す
なわち、第４図（ｇ）に示すイぎ号は、ＥＦＭ信号の極
性反転時に同期して立上す、その後最初に発生さｎる制
御パルス信号の立下りに同期して立上るものであり、第
４図（りに示す信号は、第４図（ｇ）に示す信号の立上
シに同期して立上シ、その後最初に発生さｎる制御パル
ス信号の立上子 シ罠同期して立上るものである。このため、第４図（ｇ
） 、 （りに示す信号のパルス幅の差分を考えると、
この差分は取シも直さず、ＥＦＭ信号と制御パルス信号
との位相差分に対応することがわかる。しかも、第４図
（ｇ）に示す信号がＬレベルになシ、その後つづいて第
４図（りに示す（ｉ号がＨレベルになるのは、呪Ｍ信号
の極性反転時にのみ行なわｎる。換言すｎば、ＥＦＭ信
号の極性反転時にのみ上記位相差分が発生さ１しること
になるものである。
このため、第４図（ｇ） 、 、（＋）に示す信号を、
そｎぞｎ前記ＶＣＯの周波数上昇及び下降用パルス信号
Ｕ、Ｄとして使用することによシ、制御パルス信号の位
相を、該制御パルス信号の周ルｊよシも不規則な周期を
有する、つまり制御パルス信号の整数倍の周期を有する
ＥＦＭ信号の位相に合わせ込むことができ、安定な同期
クロック再生を行なうことができるものである。
そｎぞｎ前記ＶＣＯの周波数上昇及び下降用パルス信号
Ｕ、Ｄとして使用することによシ、制御パルス信号の位
相を、該制御パルス信号の周ルｊよシも不規則な周期を
有する、つまり制御パルス信号の整数倍の周期を有する
ＥＦＭ信号の位相に合わせ込むことができ、安定な同期
クロック再生を行なうことができるものである。
したがって、上記実施例のような位相比較器によｎば、
制御パルス信号と、該制御パルス信号の周期よシも不規
則な周期を有するＥＦＭ信号とを位相比較して、両信号
の正確な位相差分に対応した信号を出力することができ
る。
制御パルス信号と、該制御パルス信号の周期よシも不規
則な周期を有するＥＦＭ信号とを位相比較して、両信号
の正確な位相差分に対応した信号を出力することができ
る。
なお、この発明は上記実施例に限定さｎるものではなく
、この外その要旨を逸脱しない範囲で棹々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で棹々変形して実施
することができる。
したがって、以上詳述したようにこの発明によ扛ば、簡
易な構成で、周期の不規則なパルス信号に対して正伽な
位相差分に対応した信号を出力することができ、例えは
ＣＤ方式ＤＡＤ再生装置の同期クロック再生用ＰＬＬ回
路等に使用して好適する極めて良好な位相比較器を提供
することかできる。
易な構成で、周期の不規則なパルス信号に対して正伽な
位相差分に対応した信号を出力することができ、例えは
ＣＤ方式ＤＡＤ再生装置の同期クロック再生用ＰＬＬ回
路等に使用して好適する極めて良好な位相比較器を提供
することかできる。
第１図及び第２図（ａ）乃至（ｄ）はそ７″Ｌぞｎ従来
の位相比較器を説明するためのブロック構成図及びタイ
ミング図、第３図及び第４図（ａ）乃至（ｉ）はそｎぞ
ｎこの発明に係る位相比較器の一実施例を示すブロック
回路構成図及びその各部のタイミング図である。 １１・・・位相比較器本体、１２．１３・・・入力端子
、１４．１５・・・出力端子、１６・・・入力端子、１
７・・・ＤＦＦ回路、１８・・・ＥＸオア回路、１９・
・・ＤＦＦ回路、２０・・・入力端子、２１・・・ＤＦ
Ｆ回路、２２・・・ナンド回路、２３・・・ＤＦＦ回路
、２４・・・アンド回路、２５・・・フッｌ−回路、２
６．２７・・・出力端子。
の位相比較器を説明するためのブロック構成図及びタイ
ミング図、第３図及び第４図（ａ）乃至（ｉ）はそｎぞ
ｎこの発明に係る位相比較器の一実施例を示すブロック
回路構成図及びその各部のタイミング図である。 １１・・・位相比較器本体、１２．１３・・・入力端子
、１４．１５・・・出力端子、１６・・・入力端子、１
７・・・ＤＦＦ回路、１８・・・ＥＸオア回路、１９・
・・ＤＦＦ回路、２０・・・入力端子、２１・・・ＤＦ
Ｆ回路、２２・・・ナンド回路、２３・・・ＤＦＦ回路
、２４・・・アンド回路、２５・・・フッｌ−回路、２
６．２７・・・出力端子。
Claims (1)
- 第１の入力パルス信号と第２の入力パルス信号とを位相
比較し該第１及び第２の入力パルス信号の位相差に対地
した出力を発生する位相比較器において、前記第１の入
力パルス信号の極性反転時に同期して発生さｎ核発生さ
ｎた状態で前記第２の入力パルス信号に同期して発生停
止さルる第１のパルス信号を出力する第１のパルス信号
生成手段と、この第１のパルス信号生成手段から出力さ
扛る第１のパルス信号の発生゛停止時に同期して発生さ
ｎ核発生さｎた状態で前記第２の入力パルス信号に同期
して発生停止さｎる第２のパルス信号全出力する第２の
パルス信号生成手段とを具備し、前記第１及び第２のパ
ルス信号の発生期間の差分を前記第１及び第２の入力パ
ルス信号の位相差出力となすよう、にしてなることを特
徴とする位第１」比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221307A JPS59111415A (ja) | 1982-12-17 | 1982-12-17 | 位相比較器 |
| US06/563,259 US4580100A (en) | 1982-12-17 | 1983-12-19 | Phase locked loop clock recovery circuit for data reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221307A JPS59111415A (ja) | 1982-12-17 | 1982-12-17 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59111415A true JPS59111415A (ja) | 1984-06-27 |
| JPH0249573B2 JPH0249573B2 (ja) | 1990-10-30 |
Family
ID=16764738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221307A Granted JPS59111415A (ja) | 1982-12-17 | 1982-12-17 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111415A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224515A (ja) * | 1987-03-13 | 1988-09-19 | Pioneer Electronic Corp | 位相比較回路 |
| JPH02141130U (ja) * | 1989-04-28 | 1990-11-27 | ||
| US6959061B1 (en) | 1998-10-07 | 2005-10-25 | Fujitsu Limited | Phase comparator circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5093838B2 (ja) * | 2007-03-23 | 2012-12-12 | 日本電信電話株式会社 | デューティ検出回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175318A (ja) * | 1982-04-07 | 1983-10-14 | Mitsubishi Electric Corp | 位相比較器 |
-
1982
- 1982-12-17 JP JP57221307A patent/JPS59111415A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175318A (ja) * | 1982-04-07 | 1983-10-14 | Mitsubishi Electric Corp | 位相比較器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224515A (ja) * | 1987-03-13 | 1988-09-19 | Pioneer Electronic Corp | 位相比較回路 |
| JPH02141130U (ja) * | 1989-04-28 | 1990-11-27 | ||
| US6959061B1 (en) | 1998-10-07 | 2005-10-25 | Fujitsu Limited | Phase comparator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249573B2 (ja) | 1990-10-30 |
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