JPH0787365B2 - クロツク再生位相同期回路 - Google Patents
クロツク再生位相同期回路Info
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- JPH0787365B2 JPH0787365B2 JP61257238A JP25723886A JPH0787365B2 JP H0787365 B2 JPH0787365 B2 JP H0787365B2 JP 61257238 A JP61257238 A JP 61257238A JP 25723886 A JP25723886 A JP 25723886A JP H0787365 B2 JPH0787365 B2 JP H0787365B2
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- circuit
- phase
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は回転ヘッド型デジタルオーディオテープレコー
ダ（以下Ｒ−DATと言う）に用いて好適なクロック信号
の再生を行うクロック再生位相同期回路に関する。
ダ（以下Ｒ−DATと言う）に用いて好適なクロック信号
の再生を行うクロック再生位相同期回路に関する。
従来の技術 デジタルデータのより高効率な記録再生のために、ベー
スバンドでの各種の変調方式が開発されてきた。Ｒ−DA
Tでは８−10変換という変調方式が用いられている。８
−10変換された信号のランレングスは最小反転周期をＴ
として1T,2T,3T,4Tの４種類である。このような信号で
はクロック信号とデータ信号が混在しており、データ信
号の抽出をするためにクロック信号の再生が必要であ
る。クロック信号再生の方法としては位相同期回路を用
いるのが一般的であり、たとえば第５図に示すようなも
のがある。同図において１は入力信号たとえば８−10変
調信号が供給される入力端子であって、この入力端子１
からの８−10変調信号は、遅延回路201へ入力される。
遅延回路201は入力信号を一定時間だけ遅延して出力す
るものであり、ここでは入力信号の最小反転周期Ｔの半
分すなわちT/2だけ遅延する。202はイクスクルーシブオ
ア回路（以下、EXOR回路という）であり、入力端子１か
らの８−10変調信号は遅延回路201を介するものと直接
のものがEXOR回路202の入力端子へそれぞれ供給され
る。したがってEXOR回路202の出力には８−10変調信号
のエッジで立上がり一定時間（T/2）後に立下がる一定
時間幅のパルスが得られる。３はEXOR回路であり位相比
較回路として動作する。EXOR回路202の出力はEXOR回路
３の一方の入力端子へ供給され、その出力は５のローパ
スフィルタ（以下、LPFという）へ供給される。LPF5の
出力は６の電圧制御発振回路（以下、VCOという）の制
御入力端子へ供給され、VCO6の発振周波数を制御する。
VCO6の出力は出力端子７から出力される。これと同時に
VCO6の出力はEXOR回路３のもう一方の入力端子へ供給さ
れる。このようにして位相同期回路が構成される。
スバンドでの各種の変調方式が開発されてきた。Ｒ−DA
Tでは８−10変換という変調方式が用いられている。８
−10変換された信号のランレングスは最小反転周期をＴ
として1T,2T,3T,4Tの４種類である。このような信号で
はクロック信号とデータ信号が混在しており、データ信
号の抽出をするためにクロック信号の再生が必要であ
る。クロック信号再生の方法としては位相同期回路を用
いるのが一般的であり、たとえば第５図に示すようなも
のがある。同図において１は入力信号たとえば８−10変
調信号が供給される入力端子であって、この入力端子１
からの８−10変調信号は、遅延回路201へ入力される。
遅延回路201は入力信号を一定時間だけ遅延して出力す
るものであり、ここでは入力信号の最小反転周期Ｔの半
分すなわちT/2だけ遅延する。202はイクスクルーシブオ
ア回路（以下、EXOR回路という）であり、入力端子１か
らの８−10変調信号は遅延回路201を介するものと直接
のものがEXOR回路202の入力端子へそれぞれ供給され
る。したがってEXOR回路202の出力には８−10変調信号
のエッジで立上がり一定時間（T/2）後に立下がる一定
時間幅のパルスが得られる。３はEXOR回路であり位相比
較回路として動作する。EXOR回路202の出力はEXOR回路
３の一方の入力端子へ供給され、その出力は５のローパ
スフィルタ（以下、LPFという）へ供給される。LPF5の
出力は６の電圧制御発振回路（以下、VCOという）の制
御入力端子へ供給され、VCO6の発振周波数を制御する。
VCO6の出力は出力端子７から出力される。これと同時に
VCO6の出力はEXOR回路３のもう一方の入力端子へ供給さ
れる。このようにして位相同期回路が構成される。
いま入力端子１に第６図（ａ）に示すような信号Saが供
給されると遅延回路201の出力にはT/2だけ遅延した第６
図（ｂ）のような信号Sbが得られる。これらの信号Saお
よび信号SbはEXOR回路202へ供給され、その出力端子か
ら第６図（ｃ）に示すような信号Scが取り出される。こ
の信号Scは入力端子１の信号の変移点（エッジ）によっ
て起動されT/2のパルス幅を持つ信号である。信号ScはE
XOR回路３の一方の入力端子へ供給される。ここで同期
が安定であるとし、VCO6の出力に第６図（ｄ）のような
デューティ比50パーセントの信号Sdが得られているとす
る。入力端子１の入力信号がVCO6の出力信号Sdに対して
丁度90度進んだ場合である。この信号SdはEXOR回路３の
他方の入力端子へ供給され、EXOR回路３の出力端子から
は第６図（ｅ）のような信号Seが取り出される。この信
号SeはLPF5の入力端子へ供給され高周波成分を除去して
LPF5の出力端子より出力される。この信号はVCO6の周波
数制御入力端子へ供給されVCO6の発振周波数を制御す
る。VCO6の出力の一部は出力端子７より取り出される
が、同時に位相比較回路であるEXOR回路３の一方の入力
端子へ供給されて位相同期ループを形成する。
給されると遅延回路201の出力にはT/2だけ遅延した第６
図（ｂ）のような信号Sbが得られる。これらの信号Saお
よび信号SbはEXOR回路202へ供給され、その出力端子か
ら第６図（ｃ）に示すような信号Scが取り出される。こ
の信号Scは入力端子１の信号の変移点（エッジ）によっ
て起動されT/2のパルス幅を持つ信号である。信号ScはE
XOR回路３の一方の入力端子へ供給される。ここで同期
が安定であるとし、VCO6の出力に第６図（ｄ）のような
デューティ比50パーセントの信号Sdが得られているとす
る。入力端子１の入力信号がVCO6の出力信号Sdに対して
丁度90度進んだ場合である。この信号SdはEXOR回路３の
他方の入力端子へ供給され、EXOR回路３の出力端子から
は第６図（ｅ）のような信号Seが取り出される。この信
号SeはLPF5の入力端子へ供給され高周波成分を除去して
LPF5の出力端子より出力される。この信号はVCO6の周波
数制御入力端子へ供給されVCO6の発振周波数を制御す
る。VCO6の出力の一部は出力端子７より取り出される
が、同時に位相比較回路であるEXOR回路３の一方の入力
端子へ供給されて位相同期ループを形成する。
次に入力端子１の入力信号SaとVCO6の出力信号Sdの位相
がずれて以前と変化した状態を考える。たとえば入力信
号がずれて結果としてEXOR回路202の出力信号が第６図
（ｆ）のような信号Sc1に変化したとする。入力端子１
の入力信号SaがVCO6の出力信号Sdに対して、90度以上進
んだ場合である。そうするとEXOR回路３から第６図
（ｇ）のような信号Se1が出力される。この信号Se1は入
力信号の変移点の近傍区間でデューティ比が変化してお
り、直流成分に着目すると以前と比較して直流レベルが
高くなっている。LPF5を通して得られる出力信号も同様
に直流レベルが高くなりVCO6の周波数制御入力端子へ供
給される。VCO6の制御電圧対発振周波数特性が正であれ
ば、発振周波数はより高くなろうとして発振出力信号Sd
の位相を進めるように作用する。そうして発振出力信号
Sdの位相が進むことにより相対的に入力端子１の入力信
号SaとVCO6の出力信号Sdの位相差が小さくなり以前の状
態にもどって平衡する。
がずれて以前と変化した状態を考える。たとえば入力信
号がずれて結果としてEXOR回路202の出力信号が第６図
（ｆ）のような信号Sc1に変化したとする。入力端子１
の入力信号SaがVCO6の出力信号Sdに対して、90度以上進
んだ場合である。そうするとEXOR回路３から第６図
（ｇ）のような信号Se1が出力される。この信号Se1は入
力信号の変移点の近傍区間でデューティ比が変化してお
り、直流成分に着目すると以前と比較して直流レベルが
高くなっている。LPF5を通して得られる出力信号も同様
に直流レベルが高くなりVCO6の周波数制御入力端子へ供
給される。VCO6の制御電圧対発振周波数特性が正であれ
ば、発振周波数はより高くなろうとして発振出力信号Sd
の位相を進めるように作用する。そうして発振出力信号
Sdの位相が進むことにより相対的に入力端子１の入力信
号SaとVCO6の出力信号Sdの位相差が小さくなり以前の状
態にもどって平衡する。
次にたとえば入力信号が逆にずれて結果としてEXOR回路
202の出力信号が第６図（ｈ）のような信号Sc2に変化し
たとする。入力端子１の入力信号SaがVCO6の出力信号Sd
に対して90度以下進んだ場合である。そうするとEXOR回
路３から第６図（ｉ）のような信号Se2が出力される。
この信号Se2の直流成分に着目すると以前と比較して直
流レベルが低くなっている。LPF5を通して得られる出力
信号も同様に直流レベルが低くなり、発振周波数はより
低くなろうとして発振出力信号Sdの位相を遅らせるよう
に作用する。このようにして入力端子１の入力信号Saと
VCO6の出力信号Sdの位相差が相対的に小さくなり以前の
状態にもどって平衡する。
202の出力信号が第６図（ｈ）のような信号Sc2に変化し
たとする。入力端子１の入力信号SaがVCO6の出力信号Sd
に対して90度以下進んだ場合である。そうするとEXOR回
路３から第６図（ｉ）のような信号Se2が出力される。
この信号Se2の直流成分に着目すると以前と比較して直
流レベルが低くなっている。LPF5を通して得られる出力
信号も同様に直流レベルが低くなり、発振周波数はより
低くなろうとして発振出力信号Sdの位相を遅らせるよう
に作用する。このようにして入力端子１の入力信号Saと
VCO6の出力信号Sdの位相差が相対的に小さくなり以前の
状態にもどって平衡する。
このように、入力端子１の入力信号SaとVCO6の出力信号
Sdの位相がどちらにずれた場合でも位相誤差情報による
位相同期ループ制御が働いて、VCO6の出力信号Sdは入力
端子１の入力信号Saに対して常に一定の位相差を保つよ
う作用する。このようにしてクロック信号を再生してい
た。
Sdの位相がどちらにずれた場合でも位相誤差情報による
位相同期ループ制御が働いて、VCO6の出力信号Sdは入力
端子１の入力信号Saに対して常に一定の位相差を保つよ
う作用する。このようにしてクロック信号を再生してい
た。
発明が解決しようとする問題点 Ｒ−DATでは、再生時にはテープに記録された信号を回
転ヘッドで拾い、ヘッドの信号を増幅および波形等化し
レベルコンパレータで２値信号にしてから位相同期回路
へ供給する。Ｒ−DATの標準規格に準拠するとすれば、
直径30mmのシリンダーに２個のヘッドを対向させて配置
し、シリンダーへのテープ巻付け角度を90度にし、毎分
2000回転で回すように設計できる。この場合には、シリ
ンダーの回転に伴ってヘッドとテープが対接する状態と
対接しない状態の２つの状態があり、再生時にはそれら
は7.5mS毎に交互に現れることになる。したがってヘッ
ド信号は7.5mSの間欠信号となる。
転ヘッドで拾い、ヘッドの信号を増幅および波形等化し
レベルコンパレータで２値信号にしてから位相同期回路
へ供給する。Ｒ−DATの標準規格に準拠するとすれば、
直径30mmのシリンダーに２個のヘッドを対向させて配置
し、シリンダーへのテープ巻付け角度を90度にし、毎分
2000回転で回すように設計できる。この場合には、シリ
ンダーの回転に伴ってヘッドとテープが対接する状態と
対接しない状態の２つの状態があり、再生時にはそれら
は7.5mS毎に交互に現れることになる。したがってヘッ
ド信号は7.5mSの間欠信号となる。
また、Ｒ−DATはテープ上のトラックがななめ記録であ
ることを活かして、早送りまたは巻戻し時にもテープ上
のデータ信号の一部を読み取ることができる。この場合
に信号処理の容易さを考慮すると、読み取り信号のビッ
ト速度は一定であることが望ましく、再生時と同じにで
きれば好適となる。そのためにはテープ走行速度に合わ
せてシリンダー回転速度を加減すればよいが、テープ走
行負荷変動のために走行速度が一定ではないので、幾分
かの誤差を常に生ずる。特にテープ走行の加減速時には
このようなビット速度のずれが顕著である。
ることを活かして、早送りまたは巻戻し時にもテープ上
のデータ信号の一部を読み取ることができる。この場合
に信号処理の容易さを考慮すると、読み取り信号のビッ
ト速度は一定であることが望ましく、再生時と同じにで
きれば好適となる。そのためにはテープ走行速度に合わ
せてシリンダー回転速度を加減すればよいが、テープ走
行負荷変動のために走行速度が一定ではないので、幾分
かの誤差を常に生ずる。特にテープ走行の加減速時には
このようなビット速度のずれが顕著である。
以上述べたように、位相同期回路に供給される信号は間
欠信号であり、ビット速度変動を有するものである。ま
たテープ上の欠陥やヘッドのよごれあるいは摩耗による
性能劣化で信号のS/N比は必ずしもよくない。したがっ
て位相同期回路としては、ビット速度変動に対するカバ
ーレンジが広く、同期引き込み時間が短かく、かつ入力
信号のジッタを抑圧してジッタの少ないクロック信号を
再生できるものであければならない。
欠信号であり、ビット速度変動を有するものである。ま
たテープ上の欠陥やヘッドのよごれあるいは摩耗による
性能劣化で信号のS/N比は必ずしもよくない。したがっ
て位相同期回路としては、ビット速度変動に対するカバ
ーレンジが広く、同期引き込み時間が短かく、かつ入力
信号のジッタを抑圧してジッタの少ないクロック信号を
再生できるものであければならない。
これに対して従来の位相同期回路は、位相誤差情報を出
力するのは全体の時間の中で入力信号エッジの1Tの時間
だけであり、それ以外の時間にはVCO6の出力信号のデュ
ーティ比で決まる一定の電圧源が出力される。したがっ
て位相誤差情報の時間密度が小さくなって位相同期回路
のループゲインが低い欠点と、入力信号によって位相誤
差情報の時間密度が変化して不安定になり、再生クロッ
ク信号のジッタが大きくなる欠点があった。またヘッド
とテープが対接しない区間では全体に渡ってVCO6出力信
号のデューティ比が決まる一定の電圧源が出力されるが
この電圧と、間欠的に供給される入力信号のビット速度
に対応する位相誤差情報に隔たりがあると、フリーラン
周波数と入力のビット周波数がずれたことになるのでこ
の差が大きい場合は同期引き込みができなくなる問題が
あった。
力するのは全体の時間の中で入力信号エッジの1Tの時間
だけであり、それ以外の時間にはVCO6の出力信号のデュ
ーティ比で決まる一定の電圧源が出力される。したがっ
て位相誤差情報の時間密度が小さくなって位相同期回路
のループゲインが低い欠点と、入力信号によって位相誤
差情報の時間密度が変化して不安定になり、再生クロッ
ク信号のジッタが大きくなる欠点があった。またヘッド
とテープが対接しない区間では全体に渡ってVCO6出力信
号のデューティ比が決まる一定の電圧源が出力されるが
この電圧と、間欠的に供給される入力信号のビット速度
に対応する位相誤差情報に隔たりがあると、フリーラン
周波数と入力のビット周波数がずれたことになるのでこ
の差が大きい場合は同期引き込みができなくなる問題が
あった。
問題点を解決するための手段 本発明のクロック再生位相同期回路は入力信号のエッジ
によって起動されT/2（Ｔは最小反転周期）のパルスを
発生する回路と、制御信号により周波数が制御されるVC
O回路と、位相比較回路と、ループフィルタとして作用
するローパスフィルタと、入力信号のエッジによって起
動されるT/2パルスの時間だけ位相比較回路の出力信号
をローパスフィルタへ供給するアナログゲート回路を備
え、ローパスフィルタは受動フィルタとインピーダンス
バッファとオフセットバイアス供給回路とで構成したも
のである。
によって起動されT/2（Ｔは最小反転周期）のパルスを
発生する回路と、制御信号により周波数が制御されるVC
O回路と、位相比較回路と、ループフィルタとして作用
するローパスフィルタと、入力信号のエッジによって起
動されるT/2パルスの時間だけ位相比較回路の出力信号
をローパスフィルタへ供給するアナログゲート回路を備
え、ローパスフィルタは受動フィルタとインピーダンス
バッファとオフセットバイアス供給回路とで構成したも
のである。
作用 本発明は上記した構成により、アナログゲート回路によ
って位相誤差情報のある時間にだけ位相誤差情報をLPF
に供給し、それ以外の時間には位相同期回路の出力をハ
イインピーダンスにするので後段のLPF回路とともにサ
ンプルホールド回路を形成し、位相誤差情報の無い区間
を直前の情報で補間するよう動作する。これによりルー
プゲインを高めると同時に位相誤差信号を平滑化する。
またヘッドとテープの対接しないデータの欠落した区間
にも同様に補間できるので、同期引き込み時間を速くす
るとともに、入力のビット周波数の同期引き込み範囲を
拡大する作用を生む。オフセットバイアス供給回路はア
ナログゲートが開いている時に不定にならないよう、VC
O6へ供給する信号にDCオフセットバイアスを与えるもの
である。これにより位相誤差情報の無い区間が続く時に
はVCO6へ供給する信号をオフセットバイアス電圧で設定
するデフォールト値に収斂させることができる。
って位相誤差情報のある時間にだけ位相誤差情報をLPF
に供給し、それ以外の時間には位相同期回路の出力をハ
イインピーダンスにするので後段のLPF回路とともにサ
ンプルホールド回路を形成し、位相誤差情報の無い区間
を直前の情報で補間するよう動作する。これによりルー
プゲインを高めると同時に位相誤差信号を平滑化する。
またヘッドとテープの対接しないデータの欠落した区間
にも同様に補間できるので、同期引き込み時間を速くす
るとともに、入力のビット周波数の同期引き込み範囲を
拡大する作用を生む。オフセットバイアス供給回路はア
ナログゲートが開いている時に不定にならないよう、VC
O6へ供給する信号にDCオフセットバイアスを与えるもの
である。これにより位相誤差情報の無い区間が続く時に
はVCO6へ供給する信号をオフセットバイアス電圧で設定
するデフォールト値に収斂させることができる。
実施例 以下本発明のクロック再生位相同期回路の一実施例につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
第１図は本発明のクロック再生位相同期回路の基本概念
を示すブロック図である。第１図において第５図と同一
部には簡単のために同一番号を付した。以下第１図とと
もに説明する。同図において第５図と異なるのは、４の
アナログゲート回路を追加挿入している所である。アナ
ログゲート回路は位相比較回路３の出力端子とLPF5の間
に介挿し、T/2パルス発生回路の出力でアナログゲート
回路の制御をするようにしている。第２図は本発明のよ
り具体的の一実施例を示す回路図である。第２図におい
て第１図および第５図と同一部には簡単のために同一番
号を付した。第２図においてLPF5は抵抗501,コンデンサ
502,抵抗503およびコンデンサ504とからなるラグリード
型の受動フィルタを形成している。508は演算増幅器で
ボルテージフォロワ回路として動作する。これにより受
動フィルタ部とVCO6の入力端子の間のインピーダンス変
換を行うインピーダンスバッファとして動作する。受動
フィルタとインピーダンスバッファの構成としたのは、
ミラー積分回路では高域で信号がつつぬけになり減衰度
が高くとれないことがあって使用できなかったためであ
る。アナログゲート回路４は抵抗501とコンデンサ502の
間に介挿している。このようにしたのはアナログゲート
回路４の入力端子に寄生するストレー容量特に対地容量
の影響を防止するためである。また、抵抗505,抵抗506
および抵抗507による分圧回路によってDCオフセットバ
イアスを供給している。
を示すブロック図である。第１図において第５図と同一
部には簡単のために同一番号を付した。以下第１図とと
もに説明する。同図において第５図と異なるのは、４の
アナログゲート回路を追加挿入している所である。アナ
ログゲート回路は位相比較回路３の出力端子とLPF5の間
に介挿し、T/2パルス発生回路の出力でアナログゲート
回路の制御をするようにしている。第２図は本発明のよ
り具体的の一実施例を示す回路図である。第２図におい
て第１図および第５図と同一部には簡単のために同一番
号を付した。第２図においてLPF5は抵抗501,コンデンサ
502,抵抗503およびコンデンサ504とからなるラグリード
型の受動フィルタを形成している。508は演算増幅器で
ボルテージフォロワ回路として動作する。これにより受
動フィルタ部とVCO6の入力端子の間のインピーダンス変
換を行うインピーダンスバッファとして動作する。受動
フィルタとインピーダンスバッファの構成としたのは、
ミラー積分回路では高域で信号がつつぬけになり減衰度
が高くとれないことがあって使用できなかったためであ
る。アナログゲート回路４は抵抗501とコンデンサ502の
間に介挿している。このようにしたのはアナログゲート
回路４の入力端子に寄生するストレー容量特に対地容量
の影響を防止するためである。また、抵抗505,抵抗506
および抵抗507による分圧回路によってDCオフセットバ
イアスを供給している。
いま入力端子１に第６図（ａ）のような信号Saが供給さ
れると、同図Sb,Sc,,SdおよびSeは従来例と同様にな
る。T/2パルス信号Scがハイの時には信号Seは位相誤差
情報であるのでこれをLPF5へ供給する。T/2パルス信号S
cがローの時にはゲートを開いてハイインピーダンスに
するので、フィルタを構成するコンデンサ502等にチャ
ージされた電荷をほとんど保持してホールド回路の働き
をする。第３図はＲ−DATのシリンダーの回転に伴うヘ
ッドの信号波形図、第４図はVCOの発振周波数を示す概
念図であり時間軸は同一である。第４図（ａ），第４図
（ｂ）および第４図（ｃ）はそれぞれ入力信号ビット周
波数が高いほう、中心および低いほうへずれた時のVCO
の発振周波数と同期状態を示すものである。実線は本発
明の実施例の特性を表し、点線は従来例のものである。
入力信号ビット周波数が中心からずれた時に、ヘッド信
号の欠落区間においてフリーラン周波数が以前の状態を
保持することにより、次の信号区間の頭での同期引き込
み時間が従来例に比して格段に速くなっていることがわ
かる。
れると、同図Sb,Sc,,SdおよびSeは従来例と同様にな
る。T/2パルス信号Scがハイの時には信号Seは位相誤差
情報であるのでこれをLPF5へ供給する。T/2パルス信号S
cがローの時にはゲートを開いてハイインピーダンスに
するので、フィルタを構成するコンデンサ502等にチャ
ージされた電荷をほとんど保持してホールド回路の働き
をする。第３図はＲ−DATのシリンダーの回転に伴うヘ
ッドの信号波形図、第４図はVCOの発振周波数を示す概
念図であり時間軸は同一である。第４図（ａ），第４図
（ｂ）および第４図（ｃ）はそれぞれ入力信号ビット周
波数が高いほう、中心および低いほうへずれた時のVCO
の発振周波数と同期状態を示すものである。実線は本発
明の実施例の特性を表し、点線は従来例のものである。
入力信号ビット周波数が中心からずれた時に、ヘッド信
号の欠落区間においてフリーラン周波数が以前の状態を
保持することにより、次の信号区間の頭での同期引き込
み時間が従来例に比して格段に速くなっていることがわ
かる。
また、抵抗505,抵抗506および抵抗507による分圧回路は
アナログゲート回路が開いている時にVCO6へ供給する信
号が不定にならないよう、DCオフセットバイアスを供給
するためのものである。これにより位相誤差情報の無い
区間が続く時にはVCO6へ供給する信号をオフセットバイ
アス電圧で設定するデフォールト値に収斂させることが
できる。
アナログゲート回路が開いている時にVCO6へ供給する信
号が不定にならないよう、DCオフセットバイアスを供給
するためのものである。これにより位相誤差情報の無い
区間が続く時にはVCO6へ供給する信号をオフセットバイ
アス電圧で設定するデフォールト値に収斂させることが
できる。
発明の効果 本発明のクロック再生位相同期回路は入力信号のエッジ
によって起動されT/2のパルスを発生する回路と、VCO回
路と、位相比較回路と、ローパスフィルタと、入力信号
のエッジによって起動されるT/2パルスの時間だけ位相
比較回路の出力信号をローパスフィルタへ供給するアナ
ログゲート回路を備えているのでアナログゲート回路に
よって位相誤差情報のある時間にだけ位相誤差情報をLP
Fに供給することが出来、それ以外の時間には位相同期
回路の出力をハイインピーダンスにして後段のLPF回路
とともにサンプルホールド回路を形成し、位相誤差情報
の無い区間を直前の情報で補間することができる。これ
によりループゲインを高めるとともに位相誤差信号を平
滑にして動作を安定にする効果を生む。またヘッドとテ
ープの対接しないデータの欠落した区間にも補間して直
前の情報を保持するので、同期引き込み時間を速くでき
るとともに、入力信号ビット速度のカバーレンジを拡大
する効果を生じる。
によって起動されT/2のパルスを発生する回路と、VCO回
路と、位相比較回路と、ローパスフィルタと、入力信号
のエッジによって起動されるT/2パルスの時間だけ位相
比較回路の出力信号をローパスフィルタへ供給するアナ
ログゲート回路を備えているのでアナログゲート回路に
よって位相誤差情報のある時間にだけ位相誤差情報をLP
Fに供給することが出来、それ以外の時間には位相同期
回路の出力をハイインピーダンスにして後段のLPF回路
とともにサンプルホールド回路を形成し、位相誤差情報
の無い区間を直前の情報で補間することができる。これ
によりループゲインを高めるとともに位相誤差信号を平
滑にして動作を安定にする効果を生む。またヘッドとテ
ープの対接しないデータの欠落した区間にも補間して直
前の情報を保持するので、同期引き込み時間を速くでき
るとともに、入力信号ビット速度のカバーレンジを拡大
する効果を生じる。
また本発明のクロック再生位相同期回路のローパスフィ
ルタを受動フィルタとインピーダンスバッファとで構成
することにより高域での減衰度を充分高く取ることが出
来、出力のジッタを少なくし動作を安定化できる。
ルタを受動フィルタとインピーダンスバッファとで構成
することにより高域での減衰度を充分高く取ることが出
来、出力のジッタを少なくし動作を安定化できる。
また本発明のクロック再生位相同期回路のローパスフィ
ルタを受動フィルタとインピーダンスバッファとオフセ
ットバイアス供給回路とで構成することにより、アナロ
グゲート回路が開いている時にVCO6へ供給する信号が不
定にならないようDCオフセットバイアスを供給し、位相
誤差情報の無い区間が続く時に、VCO6へ供給する信号を
オフセットバイアス電圧で設定するデフォールト値に収
斂させることができる。これによって次に入力信号が供
給される時の同期引き込み時間を短くすることが出来
る。
ルタを受動フィルタとインピーダンスバッファとオフセ
ットバイアス供給回路とで構成することにより、アナロ
グゲート回路が開いている時にVCO6へ供給する信号が不
定にならないようDCオフセットバイアスを供給し、位相
誤差情報の無い区間が続く時に、VCO6へ供給する信号を
オフセットバイアス電圧で設定するデフォールト値に収
斂させることができる。これによって次に入力信号が供
給される時の同期引き込み時間を短くすることが出来
る。
第１図は本発明のクロック再生位相同期回路の基本概念
を示すブロック図、第２図は本発明のより具体的な一実
施例を示す回路図、第３図はＲ−DATのシリンダーの回
転に伴うヘッドの信号波形図、第４図はVCOの発振周波
数および同期状態を示す概念図、第５図は従来例の構成
を示すブロック図、第６図は従来例のクロック再生位相
同期回路のタイミング波形図である。 ２……T/2パルス発生回路、３……位相比較回路、４…
…アナログゲート回路、５……ローパスフィルタ、６…
…VCO回路、508……演算増幅器。
を示すブロック図、第２図は本発明のより具体的な一実
施例を示す回路図、第３図はＲ−DATのシリンダーの回
転に伴うヘッドの信号波形図、第４図はVCOの発振周波
数および同期状態を示す概念図、第５図は従来例の構成
を示すブロック図、第６図は従来例のクロック再生位相
同期回路のタイミング波形図である。 ２……T/2パルス発生回路、３……位相比較回路、４…
…アナログゲート回路、５……ローパスフィルタ、６…
…VCO回路、508……演算増幅器。
Claims (1)
- 【請求項１】入力信号のエッジによって起動されT/2
（Ｔは最小反転周期）のパルスを発生する回路と、制御
信号により周波数が制御されるVCO回路と、位相比較回
路と、直列抵抗と積分コンデンサからなる受動フィルタ
を含むローパスフィルタと、ローパスフィルタの直列抵
抗と積分コンデンサとの間に介挿配置し入力信号のエッ
ジによって起動されるT/2パルスの時間だけオンにする
アナログゲート回路と、オフセットバイアス供給回路を
具備することを特徴とするクロック再生位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257238A JPH0787365B2 (ja) | 1986-10-29 | 1986-10-29 | クロツク再生位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257238A JPH0787365B2 (ja) | 1986-10-29 | 1986-10-29 | クロツク再生位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111725A JPS63111725A (ja) | 1988-05-17 |
| JPH0787365B2 true JPH0787365B2 (ja) | 1995-09-20 |
Family
ID=17303604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61257238A Expired - Fee Related JPH0787365B2 (ja) | 1986-10-29 | 1986-10-29 | クロツク再生位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787365B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06197014A (ja) * | 1992-12-25 | 1994-07-15 | Mitsubishi Electric Corp | 位相同期回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234652A (en) * | 1975-09-10 | 1977-03-16 | Matsushita Electric Ind Co Ltd | Synchronous oscillator |
| JPS5652661Y2 (ja) * | 1976-06-28 | 1981-12-08 | ||
| JPS5325736A (en) * | 1976-08-24 | 1978-03-09 | Nissan Diesel Motor Co Ltd | Jetting time adjusting unit of fuel jetting pump |
| JPS5551100U (ja) * | 1978-10-02 | 1980-04-03 | ||
| JPS58190135A (ja) * | 1982-04-30 | 1983-11-07 | Nec Corp | 位相同期回路 |
| JPS5952852A (ja) * | 1982-09-20 | 1984-03-27 | Mitsubishi Electric Corp | 混成集積回路装置 |
| JPS5997231A (ja) * | 1982-11-26 | 1984-06-05 | Nec Corp | 位相同期回路 |
| JPS60158724A (ja) * | 1984-01-27 | 1985-08-20 | Nec Corp | 位相同期回路 |
-
1986
- 1986-10-29 JP JP61257238A patent/JPH0787365B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63111725A (ja) | 1988-05-17 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |