JPS58190135A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS58190135A JPS58190135A JP57073139A JP7313982A JPS58190135A JP S58190135 A JPS58190135 A JP S58190135A JP 57073139 A JP57073139 A JP 57073139A JP 7313982 A JP7313982 A JP 7313982A JP S58190135 A JPS58190135 A JP S58190135A
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Links
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- 230000016507 interphase Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力信号に同期した信号全作成する位相同期
回路（以下ＰＬＬと云う）に関するものである。
回路（以下ＰＬＬと云う）に関するものである。
従来のＰＬＬＦｉ一般に第１図のとおりのプロ、り図で
示される。図の如く、位相比較器ｌＯ、ループフィルタ
砂および電圧制御発掘器３０で構成される。
示される。図の如く、位相比較器ｌＯ、ループフィルタ
砂および電圧制御発掘器３０で構成される。
ループフィルタ２Ｑは一般に演算増巾器を使用した能動
フィルタによるものが多い。ループフィルタ凹中の′Ｏ
Ｍ算増巾番２１Ｆｉ、その入力端子が人力抵抗２２を介
して位相比較器１０の出力端子に接続でれ、かつその出
力端子が電圧制御発振器３０の入力端子に直接接続され
るとともにコンデンサ２３および帰還抵抗２４から成る
直列回路を介して演算増巾器２１の入力端子へ接続され
る。位相比較器ｌＯは、２つの入力信号すなわちＰＬＬ
の入力信号と電圧制御発振器３０の出力との位相差を検
出して電圧に変換する。
フィルタによるものが多い。ループフィルタ凹中の′Ｏ
Ｍ算増巾番２１Ｆｉ、その入力端子が人力抵抗２２を介
して位相比較器１０の出力端子に接続でれ、かつその出
力端子が電圧制御発振器３０の入力端子に直接接続され
るとともにコンデンサ２３および帰還抵抗２４から成る
直列回路を介して演算増巾器２１の入力端子へ接続され
る。位相比較器ｌＯは、２つの入力信号すなわちＰＬＬ
の入力信号と電圧制御発振器３０の出力との位相差を検
出して電圧に変換する。
この電圧はループフィルタ２０に入力され、この振巾位
相特性によりＰＬＬの応答特性、安定性、同期特性が決
定される。電圧制御発振器３０はループフィルタ２０の
出力電位によってその発ｆｆｉ［波数が制御される。こ
のように構成されたＰＬＬにおいて入力信号が途切れた
場合、たとえば磁気記録書主装置等において再生信号が
ドロップアウト等圧より欠落してＰＬＬの入力信号が途
切れ九ような場合、位相比較器ＩＯの出力電圧は一定値
となりＰＬＬとしてのループは切れてしまう。その結果
コンデンサ２３に蓄えられた電荷はそのほとんどが入力
抵抗２２ｔ−通して放電され、ループフィルタ２０の出
力はおよそコンデンサ２３および入力抵抗２２によって
決められる時定数で変化する。すなわち電圧制御発振器
３０の出力周波数は大きく変化してしまうことになる。
相特性によりＰＬＬの応答特性、安定性、同期特性が決
定される。電圧制御発振器３０はループフィルタ２０の
出力電位によってその発ｆｆｉ［波数が制御される。こ
のように構成されたＰＬＬにおいて入力信号が途切れた
場合、たとえば磁気記録書主装置等において再生信号が
ドロップアウト等圧より欠落してＰＬＬの入力信号が途
切れ九ような場合、位相比較器ＩＯの出力電圧は一定値
となりＰＬＬとしてのループは切れてしまう。その結果
コンデンサ２３に蓄えられた電荷はそのほとんどが入力
抵抗２２ｔ−通して放電され、ループフィルタ２０の出
力はおよそコンデンサ２３および入力抵抗２２によって
決められる時定数で変化する。すなわち電圧制御発振器
３０の出力周波数は大きく変化してしまうことになる。
またその後ＰＬＬの入力信号が回復しても再び正常な同
期信号を得るためにはＰＬＬに再度周波数引込み動作お
よび位相引込み動作＋Ｈなわせる必要がある。したがっ
て入力信号が途切れたことにより同期信号が得られない
時間Ｆｉ倍信号途切れている時間以上に長く、もしこの
ようにして得られ九同期信号によりデータ會復調した場
合にはそのデータ欠落時間が等価的に拡大されてしまう
ことになる。
期信号を得るためにはＰＬＬに再度周波数引込み動作お
よび位相引込み動作＋Ｈなわせる必要がある。したがっ
て入力信号が途切れたことにより同期信号が得られない
時間Ｆｉ倍信号途切れている時間以上に長く、もしこの
ようにして得られ九同期信号によりデータ會復調した場
合にはそのデータ欠落時間が等価的に拡大されてしまう
ことになる。
本発明の目的は上述したような問題を効果的に解決し、
ＰＬＬの入力信号が途切れてもその間電圧制御発振器３
０の出力周波数の変化全最小限におさえ、かつＰＬＬの
入力信号が回復した際には速やかに正常な同期信号が得
られる安定なＰＬＬ ｔ−提供することにある。
ＰＬＬの入力信号が途切れてもその間電圧制御発振器３
０の出力周波数の変化全最小限におさえ、かつＰＬＬの
入力信号が回復した際には速やかに正常な同期信号が得
られる安定なＰＬＬ ｔ−提供することにある。
すなわち本発明によればＰＬＬｋ構成する位相比較器、
ループフィルタおよび電圧制御発振器の他にＰＬＬの入
力信号の有無を検出する信号検出器上具備して、前記ル
ープフィルタを前記ループ７・夷ルタの演算増巾器の入
力端子がアナログスイ、２・チの一端に接続され、かつ
前記アナログスイ、チの他端が入力抵抗を介して前記位
相比較器の出力端子に接続され、さらに前記演算増巾器
の出力端子が帰還抵抗およびコンデンサから成る直列回
路を介して前記演算増巾器の入力端子Ｋｍ続されるとと
もに前記演算増巾器の出力端子が前記電圧制御発振器の
入力端子に接続されるように構成し、前記信号検出器の
出力端子が前記アナログスイッチのコントロール端子に
接続されて、ＰＬＬの入力信号が途切れた時には前記ア
ナログスイッチ全オフとして前記コンデンサの電荷を保
持し前記ループフィルタの出力電位すなわち前記電圧制
御発ｆｉ器の制御電圧を保持するように構成することに
よシ本発明の目的を達成することができる。
ループフィルタおよび電圧制御発振器の他にＰＬＬの入
力信号の有無を検出する信号検出器上具備して、前記ル
ープフィルタを前記ループ７・夷ルタの演算増巾器の入
力端子がアナログスイ、２・チの一端に接続され、かつ
前記アナログスイ、チの他端が入力抵抗を介して前記位
相比較器の出力端子に接続され、さらに前記演算増巾器
の出力端子が帰還抵抗およびコンデンサから成る直列回
路を介して前記演算増巾器の入力端子Ｋｍ続されるとと
もに前記演算増巾器の出力端子が前記電圧制御発振器の
入力端子に接続されるように構成し、前記信号検出器の
出力端子が前記アナログスイッチのコントロール端子に
接続されて、ＰＬＬの入力信号が途切れた時には前記ア
ナログスイッチ全オフとして前記コンデンサの電荷を保
持し前記ループフィルタの出力電位すなわち前記電圧制
御発ｆｉ器の制御電圧を保持するように構成することに
よシ本発明の目的を達成することができる。
以下本発明について図面を用いて詳しく説明する。第２
図は本発明の一実施例を示すブロック図である。
図は本発明の一実施例を示すブロック図である。
本発明のｐｔｔ、ｔｊ位相比［器ｌＯ、ループフィルタ
２０、電圧制御発振器３０および信号検出器４０により
構成される。位相比較器１０および電圧制御発振器３０
の動作は従来のものと同様なのて説明を省略する。ルー
プフィルタ２０は演算増巾ｔｉｋ用いた能動フィルタに
より構成される。ループフィルタ２０中の演算増巾器２
１Ｆｉその反転入力端子がアナログスイッチ２５の一端
に接続される。また非反転入力端子はバイアス抵抗２６
ｔ−介して接地される。アナログスイッチ２５の他端は
入力抵抗２２を介して位相比較器１０の出力端子に接続
される。また演算増巾器２１の出力端子は電圧制御発振
器３００Å力端子に直接接続されるとともに、コンデン
サ２３および帰還抵抗２４から成る直列回路を介して演
算増巾器２１の反転入力端子に接続される。またアナロ
グスイッチ２５のコントロール端子は信号検出器４０の
出力端子に接続される。アナログスイッチ２５Ｆｉたと
えばＭＯ８型ＦＥＴのドレインおよびソースをその入出
力端子とし、かつゲート會そのコントロール端子とする
ようなスイッチ素子によシ構成される。
２０、電圧制御発振器３０および信号検出器４０により
構成される。位相比較器１０および電圧制御発振器３０
の動作は従来のものと同様なのて説明を省略する。ルー
プフィルタ２０は演算増巾ｔｉｋ用いた能動フィルタに
より構成される。ループフィルタ２０中の演算増巾器２
１Ｆｉその反転入力端子がアナログスイッチ２５の一端
に接続される。また非反転入力端子はバイアス抵抗２６
ｔ−介して接地される。アナログスイッチ２５の他端は
入力抵抗２２を介して位相比較器１０の出力端子に接続
される。また演算増巾器２１の出力端子は電圧制御発振
器３００Å力端子に直接接続されるとともに、コンデン
サ２３および帰還抵抗２４から成る直列回路を介して演
算増巾器２１の反転入力端子に接続される。またアナロ
グスイッチ２５のコントロール端子は信号検出器４０の
出力端子に接続される。アナログスイッチ２５Ｆｉたと
えばＭＯ８型ＦＥＴのドレインおよびソースをその入出
力端子とし、かつゲート會そのコントロール端子とする
ようなスイッチ素子によシ構成される。
第３図は信号検出器４０の一実施例を示すブロック図で
ある。本発明に使用される佃号検出器籾は第３図に示す
ように再起動可能な単安定マルチバイブレータ４１によ
り構成されるディジタル方式の信号検出器で、その時定
数は電流設定抵抗４２および充放電用コンデンサ４３に
より決定される。たとえば磁気テープ装置においては、
ＰＬＬが有する応答時定数の１０分の１程度すなわちＰ
ＬＬの通常動作に悪影響を及はさ々い程度の時定数に設
定される。このように構成され良信号検出器４０の出力
はその入力信号に設定時定数以上のデータ欠落が存在し
たときアナログスイッチ２５がオフとなるようにアナロ
グスイッチ２５１コントロールする。
ある。本発明に使用される佃号検出器籾は第３図に示す
ように再起動可能な単安定マルチバイブレータ４１によ
り構成されるディジタル方式の信号検出器で、その時定
数は電流設定抵抗４２および充放電用コンデンサ４３に
より決定される。たとえば磁気テープ装置においては、
ＰＬＬが有する応答時定数の１０分の１程度すなわちＰ
ＬＬの通常動作に悪影響を及はさ々い程度の時定数に設
定される。このように構成され良信号検出器４０の出力
はその入力信号に設定時定数以上のデータ欠落が存在し
たときアナログスイッチ２５がオフとなるようにアナロ
グスイッチ２５１コントロールする。
以上のように構成され九本発明のＰＬＬ＃ｉ正常動作、
すなわちＰＬＬ入力信号が正常に入力されているときは
アナログスイッチ２５Ｆｉオン状態となっており従来の
ＰＬＬと同様に、入力信号に同期して電圧制御発振器３
０が発振し、かつループフィルタ２０が持つ振巾１位相
等性によりその応答特性、安定性、同期等性が決定され
て動作する。またＰＬＬの入力信号が欠落した場合には
アナログスイッチ２５がオフ状態とな９コンデンサ２３
の電荷はアナログスイッチ２５および入力抵抗２２から
なる直列回路と、演算増巾器２１の反転入力端子の入力
回路を通してオフ時の人出方間抵抗は通常ｌ□ｊＯΩ以
上、また演算増巾器２１の入力抵抗はＭＯ８型ＦＥＴ入
力のものを使用することにより１０１００以上全容易に
確保することが出来るので、コンデンサ２３の電荷の放
電時定数はループフィルタ２０により決定されるループ
応答時定数に比べはるかに大きな値を取り得る。
すなわちＰＬＬ入力信号が正常に入力されているときは
アナログスイッチ２５Ｆｉオン状態となっており従来の
ＰＬＬと同様に、入力信号に同期して電圧制御発振器３
０が発振し、かつループフィルタ２０が持つ振巾１位相
等性によりその応答特性、安定性、同期等性が決定され
て動作する。またＰＬＬの入力信号が欠落した場合には
アナログスイッチ２５がオフ状態とな９コンデンサ２３
の電荷はアナログスイッチ２５および入力抵抗２２から
なる直列回路と、演算増巾器２１の反転入力端子の入力
回路を通してオフ時の人出方間抵抗は通常ｌ□ｊＯΩ以
上、また演算増巾器２１の入力抵抗はＭＯ８型ＦＥＴ入
力のものを使用することにより１０１００以上全容易に
確保することが出来るので、コンデンサ２３の電荷の放
電時定数はループフィルタ２０により決定されるループ
応答時定数に比べはるかに大きな値を取り得る。
その結果アナログスイッチ２５がオフ状態のときにはル
ープフィルタ２０け出力電位保持回路として動作し、電
圧制御発飴ｌＯの制御電圧はほぼ一定に保たれる。すな
わち、電圧制御発ｆｉ器３０の出力周波数はほぼ一定に
保たれることになる。従ってＰＬＬの入力信号が回合し
た際には周波数引込みおよび位相引込みに要する時間は
極めて短くすることができる。たとえば本発明のＰＬＬ
會磁気記録再生装置に使用した場合のことを述べる。通
常磁気ディスク装置や磁気テープ装置におけるＰＬＬで
は、その応答時定数はおおよそ数十μｍ程度にすること
が多く、その時のループフィルタ２０中の入力抵抗２２
の値はおおよそ１０’Ω程度となる。このような条件で
本発明のＰＬＬｔ−用いてアナログスイッチ２５ｉオフ
とすると、コンデンサ２３の電荷の放電時定数はおおよ
そ数秒以上の値を示し、磁気記録再生装置におけるドロ
ップアウト等によるデータの欠落のほとんどが数ｍｓ以
下であることを考えると、ループフィルタ２０の出力電
位はデータ欠落の関はとんど一定値を保持することにな
る。すなわち電圧制御発振器３０の出力周波数はほぼ一
定に保たれることになり、装置における性能を向上させ
ることができる。
ープフィルタ２０け出力電位保持回路として動作し、電
圧制御発飴ｌＯの制御電圧はほぼ一定に保たれる。すな
わち、電圧制御発ｆｉ器３０の出力周波数はほぼ一定に
保たれることになる。従ってＰＬＬの入力信号が回合し
た際には周波数引込みおよび位相引込みに要する時間は
極めて短くすることができる。たとえば本発明のＰＬＬ
會磁気記録再生装置に使用した場合のことを述べる。通
常磁気ディスク装置や磁気テープ装置におけるＰＬＬで
は、その応答時定数はおおよそ数十μｍ程度にすること
が多く、その時のループフィルタ２０中の入力抵抗２２
の値はおおよそ１０’Ω程度となる。このような条件で
本発明のＰＬＬｔ−用いてアナログスイッチ２５ｉオフ
とすると、コンデンサ２３の電荷の放電時定数はおおよ
そ数秒以上の値を示し、磁気記録再生装置におけるドロ
ップアウト等によるデータの欠落のほとんどが数ｍｓ以
下であることを考えると、ループフィルタ２０の出力電
位はデータ欠落の関はとんど一定値を保持することにな
る。すなわち電圧制御発振器３０の出力周波数はほぼ一
定に保たれることになり、装置における性能を向上させ
ることができる。
以上述べてきたように本発明によれば従来のＰＬＬＫ簡
単なアナログスイッチ２５および信号検出器４０を付加
することにより非常に安定な、しかも入力信号の欠落に
強いＰＬＬ１提供することが出来、本発明による作用効
果は非常に大である。なお、本発明のＰＬＬ′ｆｔ構成
する位相比較器１０、電圧制御発振器３０および信号検
出器４０の回路方式はアナログ方式により構成すること
も可能であり、本発明の主旨を逸脱しない範囲での変更
を行い得ることは勿論である。
単なアナログスイッチ２５および信号検出器４０を付加
することにより非常に安定な、しかも入力信号の欠落に
強いＰＬＬ１提供することが出来、本発明による作用効
果は非常に大である。なお、本発明のＰＬＬ′ｆｔ構成
する位相比較器１０、電圧制御発振器３０および信号検
出器４０の回路方式はアナログ方式により構成すること
も可能であり、本発明の主旨を逸脱しない範囲での変更
を行い得ることは勿論である。
第１図は従来のＰＬＬの構成を示すブロック図、第２図
は本発明の一実施例金示すブロック図、第３図は本実施
例における信号検出器４０の構成を示すブロック図であ
る。 図において、１０；位相比較器、２０：ループフィルタ
、２１；演算増巾ｉ、２２；入力抵抗、２３；コンデン
サ、２４：帰還抵抗、２５；アナログスイッチ。 ２６：バイアス抵抗、３０；電圧制御発振器、４０；信
号検出ｉ、４１；単安定マルチバイブレータ。 ４２；電流設定抵抗、４３；充放電相コンデンサをそれ
ぞれ示す、 矛１図 矛２０ 豫 第３図 ０
は本発明の一実施例金示すブロック図、第３図は本実施
例における信号検出器４０の構成を示すブロック図であ
る。 図において、１０；位相比較器、２０：ループフィルタ
、２１；演算増巾ｉ、２２；入力抵抗、２３；コンデン
サ、２４：帰還抵抗、２５；アナログスイッチ。 ２６：バイアス抵抗、３０；電圧制御発振器、４０；信
号検出ｉ、４１；単安定マルチバイブレータ。 ４２；電流設定抵抗、４３；充放電相コンデンサをそれ
ぞれ示す、 矛１図 矛２０ 豫 第３図 ０
Claims (1)
- 制御信号に応じて周波数が変化する電圧制御発揚器と、
前記電圧制御発掘器の出力と所定入力信号との位相を比
較する位相比較器と、前記位相比較器の出力である位相
誤差信号に応じて前記電圧制御発振器の制御信号音つく
り出すループフィルタとを含む位相同期回路において、
上記ループフィルタを前記ループフィルタの演算増巾器
の入力端子がアナログスイッチの一端に接続され、かつ
前記アナログスイッチの他端が入力抵抗を介して前記位
相比較器の出力に接続され、さら（前記演算増巾器の出
力端子が抵抗およびコンデンサから成る直列回８１に介
して前記演算増巾器の入力端子に接続されるとともに前
記演算増巾器の出力端子が前記電圧制御発振器の入力端
子に接続されるように構成し、さらに前記所定の入力信
号の有無を検出する信号検出器全具備して、前記信号検
出器の出力が前記アナログスイッチのコントロール端子
Ｋｍ続されて前記位相同期回路の入力信号が無いときに
は前記アナログスイッチをオフとして、前記ループフィ
ルタの出力電位を保持するように構成されたことを特徴
とする位相間Ｊｖｉ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073139A JPS58190135A (ja) | 1982-04-30 | 1982-04-30 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073139A JPS58190135A (ja) | 1982-04-30 | 1982-04-30 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58190135A true JPS58190135A (ja) | 1983-11-07 |
Family
ID=13509568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57073139A Pending JPS58190135A (ja) | 1982-04-30 | 1982-04-30 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190135A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257625A2 (de) * | 1986-08-28 | 1988-03-02 | Siemens Aktiengesellschaft | Fangschaltung für die Trägerrückgewinnung aus einem QAM-Signal |
| JPS63111724A (ja) * | 1986-10-29 | 1988-05-17 | Matsushita Electric Ind Co Ltd | クロツク再生位相同期回路 |
| JPS63111725A (ja) * | 1986-10-29 | 1988-05-17 | Matsushita Electric Ind Co Ltd | クロツク再生位相同期回路 |
| WO1990000329A1 (en) * | 1988-06-27 | 1990-01-11 | Akira Yokomizo | Syncrhonizing-signal selection circuit and pll circuit using said selection circuit |
| JP2795942B2 (ja) * | 1988-06-27 | 1998-09-10 | 彰 横溝 | 同期信号選択回路及びそれを用いたｐｌｌ装置 |
| EP1032988A1 (en) * | 1997-07-25 | 2000-09-06 | Cleveland Medical Devices, Inc. | Apparatus for low power radio communications |
| WO2001031792A2 (en) * | 1999-10-29 | 2001-05-03 | Adc Telecommunications, Inc. | Systems and methods for holdover circuits in phase locked loops |
-
1982
- 1982-04-30 JP JP57073139A patent/JPS58190135A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63111724A (ja) * | 1986-10-29 | 1988-05-17 | Matsushita Electric Ind Co Ltd | クロツク再生位相同期回路 |
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| EP1032988A4 (en) * | 1997-07-25 | 2002-09-25 | Cleveland Med Devices Inc | APPARATUS FOR LOW POWER RADIO COMMUNICATIONS |
| WO2001031792A2 (en) * | 1999-10-29 | 2001-05-03 | Adc Telecommunications, Inc. | Systems and methods for holdover circuits in phase locked loops |
| WO2001031792A3 (en) * | 1999-10-29 | 2002-01-03 | Adc Telecommunications Inc | Systems and methods for holdover circuits in phase locked loops |
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