JP2795942B2

JP2795942B2 - 同期信号選択回路及びそれを用いたｐｌｌ装置

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Publication number: JP2795942B2
Application number: JP50569289A
Authority: JP
Inventors: 彰横溝
Original assignee: Individual
Current assignee: Individual
Priority date: 1988-06-27
Filing date: 1989-05-10
Publication date: 1998-09-10
Anticipated expiration: 2013-09-10

Description

【発明の詳細な説明】技術分野本発明は、周波数が入力信号の周波数と同じで位相が
トリガ信号の位相位置と一致する信号を作り出す同期信
号選択回路に関するものである。

背景技術一般に、トリガに対して周波数及び位相が常に一定の
信号を取出すことは比較的困難である。例えば、水晶発
振器を周波数ｆで連続して発振させ、トリガ信号を受け
た時そのトリガの立下り時点より水晶発振器の発振出力
を取出すようにした同期信号選択回路では、その出力信
号（同期出力信号）の周波数ｆは非常に安定となるが、
同期出力信号の位相は、発振出力の１周期内のどの時点
でトリガが入ったかの違いにより、最大で１周期（即ち
1/f）分だけの位相ずれ（ジッタ）を起こす。即ち、こ
の回路の同期出力信号のトリガ信号に対する位相精度は
±180゜である。

但し、取扱う水晶発振器の周波数を同期出力信号の周
波数ｆの整数倍に上げれば、ジッタはその整数分の１に
減少する。例えば、水晶発振器の出力（基準信号）の周
波数を、必要とする同期出力信号の周波数ｆの２倍に
し、トリガを受けた時点から上記基準信号（2f）の分周
を開始すれば、位相精度は２倍、即ち±90゜に向上す
る。

しかしながら、能動素子の遮断周波数は有限であり、
使用し得る最高周波数はその制約を受ける。即ち、分周
の動作をコントロールできる周波数、例えば、トリガを
受けてから分周を開始させ、或いは、必要な時間だけ分
周を停止して一定の状態にするといった動作をなすため
の周波数には、おのずと上限があり、あまり高い周波数
とすることができない。よって、ジッタの減少にも限界
がある。

そこで、汎用の能動素子を用いて容易に高い位相精度
及び周波数精度を実現し得るものとして、第39図に示す
同期信号選択回路が知られている（特開昭61−95606
号）。即ち、必要とする同期出力信号の繰返し周波数ｆ
のｍ倍（ｍは２以上の整数）の周波数の基準信号ＳOを
受け、その基準信号の位相を遅延要素DL1,DL2により順
次ずらせることによりｎ個（ｎは２以上の整数）の位相
の異なる副基準信号ＳA,SB,SCをつくり、トリガ信号Ｇ
を受けた時からこれらの副基準信号を分周器23,24,25で
分周し始め、それらの分周後の信号を論理回路22で論理
合成し、その出力を同期出力信号として取出す回路であ
る。

この同期信号選択回路は、基準信号として同期出力信
号の周波数ｆのｍ倍の周波数の信号を取扱う点は同じで
あるが、位相分割数すなわち副基準信号の数ｎに対応し
てジッタが減少する。このため、例えば２倍の周波数2f
を取扱ったとき、位相精度は±90゜ではなく更にこれを
1/nにした値に向上する。換言すれば、位相分割しない
場合にはｎ倍の周波数を取扱って初めて得られる程度の
位相精度が、1/nの周波数を取扱うだけで得られる。従
って、汎用の能動素子を用いて所望の精度を持った出力
信号を、簡単に取出すことができる。

しかし、上記同期信号選択回路においては、基準信号
ＳOの周波数が、同期出力信号の周波数ｆのｍ倍（ｍは
２以上の整数）という関係になければならないため、取
出される同期出力信号の繰返し周波数（ｆ）は基準信号
ＳOの繰返し周波数（mf）の半分以下となってしまう。
即ち、基準信号ＳOが同期出力信号と同じ周波数ｆでよ
い場合に比べ、回路が正常に動作する周波数の上限が低
くなる。従って、ディジタルオシロスコープの水平同期
信号（1GHz）のように非常に高い周波数を取り出したい
用途には不適当であり、用途が限定される。また数10MH
z以上の周波数では、周波数を上げると消費電力が急激
に増加する点からも不利となる。

また、上記同期信号選択回路は、副基準信号を分周す
る構成であるため、分周比を高くすると、比較的高価な
高速度のフリップフロップをそれだけ多数直列に用いる
必要がある。このフリップフロップ１個は、IC化する
際、通常は２入力NANDゲートの十数個分に相当するた
め、フリップフロップの個数の増加は、LSIの１チップ
中に構築し得るゲート数、即ち位相分割数ｎを少なくさ
せてしまう。また、素子数が多くなると、物理的に素子
間の距離が離れ、素子間に他の信号ラインが存在するこ
とになるため、各フリップフロップの出力端子の分布容
量や各AND出力端子の分布容量に大きな差を生じ、各フ
リップフロップから回路の出力端子までの遅延時間に大
きな差を生じる。この結果、位相分割数ｎを多くして多
数のフリップフロップを使用しても、もはや位相精度を
向上させることが出来なくなる。このため、所望する例
えば±５゜程度の位相精度を１チップで実現することが
困難となる。

更にまた、上記同期信号選択回路は、副基準信号を分
周する構成であり、取出す信号は必ずフリップフロップ
を通過しなければならない。このため、分周のスイッチ
ング動作に要する時間が基準信号ＳOの周波数に対し無
視できない長さで存在することになる。

これに対し、第40図に示すようにＤフリップフロップ
から成るラッチ回路123〜126と３入力ゲートから成るAN
D1〜AND4を用いた同期信号選択回路が知られている（特
開昭63−31212号公報）。この同期信号選択回路では、
各ラッチ回路123〜126において、そのクロック入力端子
CKにトリガ信号が入力された時点（第41図C1,C2点）
で、Ｄ入力端子に加えられている副基準信号ＳA,SB,SC,
SDの状態（ＨまたはＬレベル）をラッチする。そして、
AND1〜AND4により、当該各１つのラッチ回路123〜126の
出力と次の位相段のラッチ回路124〜123のＱ出力との
論理積をとることで、第41図に示すように、トリガ信号
の後縁に最も近い位相段のANDゲート（AND4）を開き、
これに入力されている副基準信号ＳAをORゲートを介し
て取出す。

この同期信号選択回路によれば、上記分周のスイッチ
ング動作に要する時間を必要とせずに、直ちに第41図の
如く１つの副基準信号を選択して取出すことができる。
しかし、この回路の場合、選択して取出される副基準信
号ＳA〜ＳDは、トリガ信号の後縁に関し、常に時間的に
最も早く立上る副基準信号であるとは限らない。例え
ば、第41図の場合、最初のトリガ信号においてはその後
縁C1に対し最先の副基準信号ＳAが選択されるが、第２
番目のトリガ信号においてはその後縁C2に対し最先の副
基準信号ＳAは選択されず、次の位相段の副基準信号ＳB
が選択される。このため、ORゲートの出力信号は、その
途中のC2の時点の前後において、Ｌレベル期間ｙが副基
準信号ＳAのそれより長くなる。つまり、トリガ信号の
入力されるタイミング如何により、所定の位相精度がダ
ウンしたり回復したりする現象を生じ、しかもこの現象
は本質的なもので付加的回路によっても避けることがで
きない。

また、上記第41図の動作は、副基準信号ＳA〜ＳDの遅
延量Ｔが基準信号ＳOの１周期T0に対して変動しないこ
とを前提としている。しかし、この副基準信号ＳA〜ＳD
は、基準信号ＳOを遅延要素LDにより順次遅らせて作成
される。遅延要素LDとしてＣ−MOSインバータを使用し
た場合、この遅延要素LDの個々の遅延量は温度変動（−
55℃〜＋125℃）や電源変動（±５％）により最高４倍
程度まで変動する。従って、実際には、副基準信号ＳA
〜ＳDの遅延量Ｔを一定に維持することが困難である。
また、副基準信号ＳA〜ＳDの周波数も、発振器の安定度
に応じて多少変動する。このため、基準信号ＳOの１周
期T0に対する副基準信号ＳA〜ＳDの遅延量Ｔの割合いが
一定でなくなり、相対的なゆらぎが発生する。

第42図は、副基準信号ＳA〜ＳDの遅延量T0が基準信号
ＳOの１周期Ｔよりも大きくなった場合を例示したもの
である。図から分るように、トリガ信号の後縁C1後から
次のトリガ信号の後縁C2までの第１期間ではAND2のみに
出力が生じるが、C2後の第２期間においてはAND4にも出
力が生じ、両者の出力が合成されてしまう。このため、
ORゲートから得られる出力信号は、第１期間においては
トリガ信号の後縁C1に一致するが、第２期間ではトリガ
信号の後縁C2に一致しなくなり、しかも、第１期間と第
２期間の出力波形は互いに異なったものとなってまう。

本発明は、かかる問題点を解決するためになされたも
ので、トリガ信号を任意の時刻に入力しても、最先の副
基準信号を選択して取出すことができる同期信号選択回
路を提供することを目的とする。

本発明の他の目的は、基準信号ＳOの１周期T0と副基
準信号ＳA〜ＳDの遅延量Ｔとの割合いが相対的にゆらい
だ場合にも、トリガ信号の後縁C1に更により一致した同
期出力信号を取出し得る同期信号選択回路を提供するこ
とを目的とする。

発明の開示本発明の同期信号選択回路の第１の形態は、繰返し周
波数が一定な基準信号を受け相互いに位相のずれたｎ個
（ｎは３以上の整数）の副基準信号の位相段をつくる遅
延手段と、これらの位相段の各々に個別に接続したゲー
トと、これらのゲートを制御するため前記位相段の各々
に個別に接続されたフリップフロップと、前記ゲートの
出入を論理合成する論理回路とを有する同期信号選択回
路において、前記各フリップフロップとしてプリセット
端子及びイネーブル端子を有するフリップフロップを用
い、各プリセット端子をトリガ信号入力端子に接続する
と共に、各イネーブル端子を、トリガ信号の到来後から
１つのフリップフロップが応答動作するまでの間のイネ
ーブル信号を発生する停止時間制御回路に接続した構成
のものである。

具体的には、前記各フリップフロップはそのクロック
入力端子が前記位相段に接続され、そのリセット出力端
子に各ANDゲートの一方の入力端子が接続され、そのAND
ゲートの他方の端子は前記位相段に接続される。

副基準信号を通過させるゲートを開くためのフリップ
フロップは、トリガ信号を一定時間だけ遅延して得られ
るイネーブル信号により能動となる。従って、トリガ信
号が消失し且つイネーブル信号が与えられている間のみ
フリップフロップが副基準信号の到来（前縁）を検知
し、ゲートを開く。換言すれば、ｎ個の副基準信号のう
ち、トリガ信号消失後に最先に立上る副基準信号を通過
させ、その後に立上る他の副基準信号がゲートを通過し
得るか否かは、遅延時間によって決定される。そのた
め、トリガ信号消失後、ゲートを通過して得られる出力
信号は、ｎ個の副基準信号のうちの幾つかであり全部で
はない。

具体的には、副基準信号が通過してもよい数の最大値
は、準備する副基準信号の数が奇数の場合には、｛（ｎ
＋１）/2｝未満まで、偶数の場合には（n/2）未満ま
で、許される。

本発明の同期信号選択回路に共通する特長は、副基準
信号の前縁の変化（立上り）を検出するものであるた
め、常にトリガ信号の後縁に対し時間的に最も近い最先
の副基準信号が選択される点にある。従って、取出され
る出力信号は、その発生するタイミングがトリガ信号の
消失時刻に極めて近く、且つ、位相精度が高く、ジッタ
が非常に少ない信号として得られる。

前記停止時間制御回路は、トリガ信号を一定時間だけ
遅延してイネーブル信号を作成する遅延回路であっても
よく、又、トリガ信号の後縁の直後に最初に前縁が生起
した副基準信号に対して１つのフリップフロップが応答
動作した当該フリップフロップの出力を受けて、イネー
ブル信号を消失させる論理回路であってもよい。

本発明の回路の特異な形態としては、前記各フリップ
フロップがクロック入力を負論理で受け、これらフリッ
プフロップの反転出力（）によりANDゲートを開く形
態がある。この形態では、フリップフロップの反点時間
が見掛け上ゼロとなり、出力パルスの第１番目のものの
波形が部分的に欠けなくなる。この作用効果は、ANDゲ
ートを通過させる副基準信号として、当該位相段より後
の段のものを使用することによっても得られる。

また、最先の副基準信号を１つだけ出力させる技術と
しては、各ANDゲートと論理回路との間に、それぞれ第2
ANDゲートを設け、この各第2ANDゲートの制御入力端子
を１つ前の位相段に接続する形態がある。また別法とし
て、フリップフロップを位相段の上位から下位に向けて
２つの群に分け、その上位群には、各フリップフロップ
のANDゲートと上記第2ANDゲートの両方を共に副基準信
号が通過するとき出力を生じる第3ANDゲートを設け、他
方の下位群の禁止する形態がある。

更にゲートの遅延量の影響が出力信号に現われないよ
うに補償する形態として、次のものがある。即ち、副基
準信号の位相段をｎ個（ｎは４以上の整数）とし、この
ｎ個の位相段のうちｒ個（ｒは３以上の整数）の各々に
個別にフリップフロップを接続し、これらのフリップフ
ロップのゲートを、少なくとも１段分だけ同一にずれた
位相段の各々に個別に接続する形態である。この形態の
下でも、前記停止時間制御回路は遅延回路または論理回
路のいずれでも構成できる。また、前記各フリップフロ
ップは負論理で入力を受けることもできる。更に最先の
副基準信号を１つだけ選択させるための第2ANDゲートや
第3ANDゲートを付加することができる。

次に、本発明の回路のうち、時間停止回路を持たない
形態としては、副基準信号の位相段の数をｎ個（ｎは４
以上の整数）とし、各フリップフロップとしてデータ入
力端子を有するフリップフロップを用い、これらのフリ
ップフロップのデータ入力端子Ｄを、前記ｎ個の位相段
の各々に個別に接続し、前記ｎ個の位相段のうち一端側
の１段を除く位相段の各々にANDゲートを個別に接続
し、このANDゲートの第２入力端子を当該位相段のフリ
ップフロップのＱ出力に接続し、第３入力端子を当該位
相段の１つ前のフリップフロップの出力に接続し、こ
れらのANDゲートの出力をORゲートから成る論理回路に
接続する形態がある。ここでも、ANDゲートは前の位相
段に接続することができる。

しかし、副基準信号を常に１つだけ選択出力させるた
め、前記ANDゲートを位相段の上位から下位に向けて２
つの群に分け、その上位群の各ANDゲートには、その第
２入力端子と第３入力端子の信号の論理積をとる第2AND
ゲートを設け、他方の下位群の各ANDゲートにはこれを
禁止するための制御ゲートを所属させ、該制御ゲートを
上記第2ANDゲートのいずれかに出力が生じたとき禁止す
る構成とすることが好ましい。

また、時間停止制御回路を持たない別の形態として
は、各フリップフロップとしてプリセット端子を有する
フリップフロップを用い、各プリセット端子をトリガ信
号入力端子に接続し、前記ｎ個の位相段の各々に第1AND
ゲート及び第2ANDゲートを個別に接続し、この第1ANDゲ
ートの第２入力端子を当該位相段のフリップフロップの
出力に接続し、第2ANDゲートの第２入力端子を当該位
相段のフリップフロップのＱ出力端子に接続し、これら
の第1ANDゲート及び第2ANDゲートの出力を論理和と論理
積との組み合わせ回路に入力した構成がある。この場合
において、これらの第1ANDゲート及び第2ANDゲートは少
なくとも１段分だけ同一にずれた位相段の各々に個別に
接続した形態とすることもできる。また各フリップフロ
ップは負論理入力で動作する形態とすることもできる。

また、前記各第1ANDゲートと前記論理回路との間にそ
れぞれ第3ANDゲートを設け、この各第3ANDゲートの制御
入力端子を１つ前の位相段のフリップフロップのＱ出力
に接続すると共に、前記各第2ANDゲートと前記論理回路
との間にそれぞれ第4ANDゲートを設け、この各第4ANDゲ
ートの制御入力端子を１つ前の位相段のフリップフロッ
プの出力に接続した構成とすることもできる。

前記ｎ個の副基準信号の位相段をつくる遅延手段は、
繰返し周波数が一定な基準信号を順次ずらせる複数の遅
延要素の直列回路から成ってもよいし、繰返し周波数が
一定な基準信号を受け、異なる遅延量で出力する複数の
遅延要素の並列回路から成ってもよい。この場合、前記
複数の遅延要素は、位相段の上位から下位の途中に、遅
延量が他の半分と遅延要素を含み、この途中の遅延要素
により位相段の上位の群と下位の群で遅延量が異なる構
成とすると、同一遅延要素の数で位相段の分割数を見掛
け上増加させることができる。

遅延要素はＣ−MOS,ECL（エミッタカップルドロジッ
ク）等から成るインバータで構成できるが、途中の遅延
要素を除く遅延要素には、偶数個のインバータを直列に
用いることで、入出力の位相関係を同じにすることが好
ましい。

本発明のPLL装置の形態としては、外部入力信号の或
る位相位置に合致したスタートトリガ信号を作成するタ
イミング抽出回路と、電圧制御発振器の出力信号を基準
信号として受けて相互に位相のずれた副基準信号をつく
り、上記スタートトリガ信号を受けた時から最先に前縁
が到来する副基準信号をフリップフロップで検出し、当
該副基準信号またはこれと一定関係にある副基準信号の
ゲートを選択的に開き、該ゲートの出力を論理合成して
出力すことにより、スタートトリガ信号に位相位置の合
った同期出力信号を取り出す同期信号選択回路と、この
同期信号選択回路の出力信号を上記外部入力信号と比較
し両信号の位相差に対応する位相誤差信号を出力する位
相比較器と、この位相比較器からの位相誤差信号の高域
成分を除去して前記電圧制御発振器の制御信号として出
力する回路手段とで構成する。

この高速追従形PLL装置の回路は、入力端子に加えら
れる入力信号S1に対し、周波数と位相の精度を高く保ち
ながら、しかし周波数を大幅に変えることなく、最短の
引込み時間で、入力信号S1に対し位相及び周波数が位置
した一定の関係にある出力信号を得るように構成されて
いる。

下記実施例の符号を併記して説明すれば、まずアナロ
グセレクトAS（S14）が生じている間、位相誤差信号S2
を移相器78での位相補正のためのLPF75側に供給し、次
にVCO76の出力周波数補正のためのLPF74側に供給するよ
うにした。このように位相誤差補正のLPF75側への供給
を周波数誤差補正のLPF74側への供給よりも優先させた
のは周波数変動が多くないのにも拘らず位相変動が起る
場合が多いためである。換言すれば、せっかく周波数が
合致しているのであるから、周波数を変えることは最後
まで留保しておくことが望ましいのである。

例えば、フロッピーディスク等のディスク装置或いは
ビデオテープレコーダ等には、モータが使用されてお
り、内部での信号系は水晶等の発振器を使用しているた
めに、周波数が一定であるにもかかわらず、モータのワ
ウフラッター（回転のふらつき）により、どうしても位
相変動が大きくなってしまう。このような場合に、先に
LPF74側へ切換えて周波数を変えてから位相を引込む方
法によると、せっかく周波数が合致しているにも関わら
ず、わざわざ周波数を変えることになり、引込み時間が
長くなる。しかし、上記のように先にLPF75側を切換え
て、位相誤差の微調整を最後まで取り除き、完全に位相
を一致させてから周波数を変えることにすれば、周波数
がもともと一致しているのであれば、周波数調整処理を
経ずして、位相誤差の微調整が終了した段階で直ちに引
込みが完了となり、周波数を先に補正する場合に比べ引
込み時間が大幅に短縮される。

従来のPLL装置は、ジッタ等の時間軸変動の大きい信
号、すなわち周波数変動は少ないにもかかわらず、位相
変動の大きい信号に対しては、位相同期（ロック）が困
難であった。その理由の一つとしては、たとえ周波数は
同一であったとしても、位相同期をとるためには、一度
周波数をずらすことにより相対的な位相を近づけ、さら
に再度周波数を一致させるという作業を行わなければな
らないからである。

本PLL装置は、外部入力信号が現れない間この低域ろ
波器の入力をフローティングとするフローティング回路
を設けることにより、カラーバースト信号のように有限
の長さの連続波の形で間欠的に現われる信号の大きな位
相変動に対しても、引込み時間を短縮することができ
る。

また、前記同期信号選択回路の出力信号を分周する分
周器と、この分周器の出力信号を第１入力端子に受ける
位相比較器であって、第２入力端子に外部入力信号を受
け、前記分周器の出力信号と外部入力信号との位相差を
検出して、両信号の位相差に対応する位相誤差信号を出
力する位相比較器と、この位相比較器より供給される位
相誤差信号の高域成分を除去して前記電圧制御発振器の
制御信号として出力する低域ろ波器とを設けることによ
り、出力の周波数が入力に対して整数倍だけ高い場合に
も機能させることができる。

図面の簡単な説明第１図は本発明の同期信号選択回路の第１実施例を示
す回路図、第２図はその動作の説明に供するタイムチャ
ート図、第３図は副基準信号の数を増加した例を示す回
路図、第４図は第３図の動作の説明に供るタイムチャー
ト図、第５図は遅延時間の説明に供するタイムチャート
図、第６図は本発明の第２実施例を示す回路図、第７図はそ
の動作の説明に供するタイムチャート図、第８図は本発明の第３実施例を示す回路図、第９図はそ
の動作の説明に供するタイムチャート図、第10図は本発明の第４実施例を示す回路図、第11図はそ
の動作の説明に供するタイムチャート図、第12図は本発明の第５実施例を示す回路図、第13図はそ
の動作の説明に供するタイムチャート図、第14図は本発明の第６実施例を示す回路図、第15図はそ
の動作の説明に供するタイムチャート図、第16図は本発明の第７実施例を示す回路図、第17図は第
16図の回路の動作を示すタイムチャート図、第18図は本発明の第８実施例を示す回路図、第19図は第
18図の回路の動作を示すタイムチャート図、第20図は本発明の第９実施例を示す回路図、第21図は第
20図の回路の動作を示すタイムチャート図、第22図は本発明の第10実施例を示す回路図、第23図は第
22図の回路の動作を示すタイムチャート図、第24図は第
22図の回路の動作が良好でない場合を示すタイムチャー
ト図、第25図は本発明の第11実施例を示す回路図、第26図は第
25図の回路の動作を示すタイムチャート図、第27図は第
25図の変形例を示す回路図、第28図は本発明の第12実施例を示す回路図、第29図は第
28図の回路の動作を示すタイムチャート図、第30図は第
28図の副基準信号の数を増加した例を示す回路図、第33図は直列接続の遅延要素で構成する遅延装置の具体
例を示す回路図、第34図は並列接続の遅延要素で構成す
る遅延装置の具体例を示す回路図、第35図はレーザプリンタの主走査の動作説明図、第39図
は本発明の同期信号選択回路を適用した高速追従型PLL
装置の構成図、第36図は本発明のPLL装置の実施例を示す図、第37図はP
LL装置の他の実施例を示す図、第38図は第37図のPLL装
置の動作を示す図、第39図は従来の分周器を用いた同期信号選択回路例を示
す図、第40図は従来のラッチ回路を用いた同期信号選択回路例
を示す図、第41図はその動作を示すタイムチャート図、
第42図は遅延装置の動作が不安定な場合の動作例を示す
タイムチャート図である。

発明を実施するための最良の形態本発明を図示の実施例に基づいて詳細に説明する。

第１実施例…請求項１、請求項２、請求項３に対応第１図は、請求項１の発明の一実施例を示するもの
で、副基準信号の数ｎが、ｎ＝３の場合の具体的回路を
示す。１は繰返し周波数ｆの基準信号ＳOの入力端子、
２はトリガ信号の入力端子、３は同期信号選択出力端子
である。

10は入力端子１に加わる繰返し周波数ｆの基準信号Ｓ
Oを用い、その位相を1/3づつ順次遅らせて第１、第２、
第３の副基準信号ＳA,SB,SCを作る遅延回路であり、２
つの遅延要素11,12（DL1、DL2）を縦続接続して構成し
てある。これらの遅延要素は、具体的にはＣ−MOSイン
バータから成る。なお、本明細書では、基準信号ＳOか
ら各副基準信号を作成する遅延回路において、それぞれ
の副基準信号を出力する部分を位相段と呼ぶ。

20は、３つの副基準信号ＳA,SB,SCのうちの１または
２の通過を許す選択回路であり、プリセット可能な第1,
第2,第３のフリップフロップ21,22,23（FF1,FF2,FF3）
と、各フリップフロップに接続した第1,第2,第３のAND
ゲート201,202,203とから成る。副基準信号ＳA,SB,SCの
各ラインは、それぞれ各フリップフロップ21,22,23のク
ロック入力端子CKに接続されると共に、ANDゲート201,2
02,203の一方の入力端子に接続されている。各フリップ
フロップ21,22,23の各反転出力端子はそれぞれANDゲ
ート201,202,203の他方の入力端子に接続されている。
また、各フリップフロップ21,22,23のプリセット端子PR
は、トリガ信号入力端子２に接続されている。

40は選択回路20の動作を停止させるための停止時間制
御回路で、トリガ入力端子２とフリップフロップ21,22,
23のイネーブル（J,K）入力端子との間に挿入した遅延
回路41から成る。なお、フリップフロップ21,22,23は、
この実施例ではJKフリップフロップを用いているが、イ
ネーブル信号で能動とされる制御機能を有するフリップ
フロップであればよく、又、ここに言うフリップフロッ
プには、所謂フリップフロップと称されるものだけでな
く、ラッチ、レジスタ等、他の名称で呼ばれるものも含
まれる。

50は各ANDゲート201,202,203の出力を合成し希望する
波形とするための論理回路であり、ここでは３入力ORゲ
ート51から成る。

なお、負論理のトリガ信号を扱うときは、停止時間制
御回路40は遅延回路と反転回路とを直列接続した回路と
すると共に、フリップフロップのプリセット入力ライン
中に反転回路を設ければよい。

次に、上記構成の同期信号選択回路の動作について説
明する。

第２図の（Ａ）〜（Ｊ）に、この第１図の回路の各部
の動作を示す。

水晶発振器から加えられる繰返し周波数ｆ（20MHz）
の基準信号ＳOは、遅延回路10から、１つはそのままの
形で副基準信号ＳAとしてフリップフロップ21のクロッ
ク入力端子CKに入力され、他方では、遅延要素DL1、DL2
を経て順次位相がずらされた後、副基準信号ＳB,SCとし
て、それぞれフリップフロップ22,23のクロック入力端
子CKに入力される。副基準信号ＳA,SB,SCは、互いに１
周期の1/3づつ位相がずれている（第２図のＤ）〜
Ｆ））。

今、端子２に、第１図の如きパルスとしてトリガ信号
Ｇが入力され、フリップフロップ21,22,23のプリセット
入力PRに印加されると、各フリップフロップがプリセッ
トされ、その出力端子が全てＬレベルとなる（第２図
のａ点）。従って、ANDゲート201,202,203は閉じてい
る。このため、これ以前より常時発生されてクロック入
力端子CKに入力されている副基準信号ＳA,SB,SCは、AND
ゲート201,202,203を通過しない。

プリセットされているトリガ信号Ｇのパルス幅内の時
刻（ｂ点）にあっては、イネーブル入力端子ENがＨレベ
ルに変化しても、出力端子の出力がＬレベルのまま変
化しないので、副基準信号ＳA,SB,SCが立上り或いは立
下っても、その変化はANDゲート201,202,203の出力に現
れない（ａ点〜ｃ点）。

トリガ信号Ｇのパルスが立下ると（ｃ点）、フリップ
フロップ21,22,23のプリセットが解除される。また、こ
のプリセット解除までの時間内に、停止時間制御回路40
の遅延回路41の遅延が終了する。このため、時刻ｃ点に
おいては、各フリップフロップ21,22,23がそれぞれの副
基準信号ＳA,SB,SCを受付ける状態になる。

３つの副基準信号ＳA,SB,SCは互いに位相が３分の１
づつずれているため、そのうち最も早く立上ったパル
ス、第２図では副基準信号ＳCが最初にフリップフロッ
プ23のクロック入力端子に到来する。フリップフロップ
23は、この副基準信号ＳCの立上りで反転動作し、その
出力端子の出力がＨレベルとなる（第２図（Ｉ））。
このため、ANDゲート203が開き、副基準信号ＳCがANDゲ
ート203、論理回路50のORゲート51を通って出力端子に
現れる（第２図（Ｊ））。

一方、第２図の（Ｂ）に示すように、上記時刻ａ〜ｃ
の間において、停止時間制御回路40の出力には、遅延回
路41によりトリガ信号Ｇが時間ｔだけ遅延され出力され
る。この遅延時間ｔは、詳しくは後述するように、副基
準信号の数ｎに応じて一定の範囲で定められる。上記時
間ｔだけ遅延されたトリガ信号Ｇは、そのパルスの立下
り（パルスの消失）が、時刻ｃよりも上記遅延分ｔだけ
遅れて起る（ｄ点）。そして、この遅延されたトリガ信
号Ｇのパルスの消失が起ると、それ以降、フリップフロ
ップ21,22,23の反転動作が停止してしまう。但し、副基
準信号ＳA,SB,SCとの関係では、それまでに必ず、少な
くとも副基準信号ＳA,SB,SCのうちの１つの立上りが起
る関係にある。

従って、最も早く立上りが生じた副基準信号ＳCによ
る上記フリップフロップ23の反転動作のみが行なわれ、
立上りがそれ以後に生じる副基準信号ＳA,SBによって
は、対応するフリップフロップ21,22の反転動作が起ら
ない（第２図（Ｆ），（Ｈ））。ANDゲート201,202は閉
じたままとなり、副基準信号ＳA,SBの通過を阻止する。
この結果、副基準信号ＳA,SBのクロックとは無関係にな
り、出力端子３には、上記最も早く立上りが生じた副基
準信号ＳCのクロックのみが選択されて出力されること
になる（第２図（Ｊ））。

このように、出力信号Ｓの最初の立上りは、３つの副
基準信号ＳA,SB,SCのうち、トリガ信号Ｇの消失した時
点（パルスの後縁ｃ点）との時間的関係が最も早い副基
準信号ＳCを基準にして得られる。

もし、トリガ信号Ｇの消失した時点ｃで、或る段のフ
リップフロップの出力と次段のフリップフロップのＱ
出力との論理積をとって、論理積の成立したゲートを開
く回路構成（第40図に相当する）であれば、当該ゲート
を通過する副基準信号が必ずしも上記最先のＳCのクロ
ックとは言えなくなる。即ち、トリガ信号Ｇの消失する
時点ｃが第２図に示すようにずれた場合、の領域では
時点ｃに関し最先に立上るクロックが選択されるが、
の領域では第２番目に立上るクロックが選択されてしま
う。この領域は交互に現われるため、結果的にこれ
がジッタ変動となって現れる。しかし、第１図の回路で
は、常に立上りの最も早い副基準信号のみを出力するた
め、従来に比べ、極めて位相精度が高くなり且つジッタ
が少なくなる。

第１実施例の変形例…請求項１、請求項２に対応上記実施例は３つの副基準信号ＳA,SB,SCに分けた
が、３以上の任意の数ｎに分けることができる。第３図
は、遅延回路10の遅延要素の数をDL1〜DLnとし、これに
対応してフリップフロップをFF1〜FFnと増設して、３以
上の任意の数ｎに分けた実施例である。

すなわち、この変形例では、基準信号を受けて、相互
に所定位相だけずれた位相を有するｎ個の副基準信号S1
〜Snを発生させる遅延手段と、前記ｎ個の副基準信号S1
〜Snに対応して設けられ、プリセット端子にトリガ信号
が入力されると共に、クロック端子に前記ｎ個の副基準
信号S1〜Snがそれぞれ入力されるｎ個のフリップフロッ
プFF1〜FFnが設けられている。また、該ｎ個のフリップ
フロップのうちのＫ番目のフリップフロップFF Kの反転
出力信号Kと、該フリップフロップのクロック端子に
入力される副基準信号ＳKと同位相の副基準信号ＳKもし
くは該副基準信号ＳKよりもずれた位相の副基準信号ＳK
-L（Ｌは０でない整数）との２つの信号がそれぞれ入力
されるｎ個のANDゲートが設けられている。これらｎ個
のANDゲートの出力信号は、論理回路50によって論理合
成され出力される。また、前記トリガ信号が到来してか
ら、ｎ個のフリップフロップのうちいずれかのフリップ
フロップの出力が最初に変化するまでの間イネーブル信
号を発生する停止時間制御回路40を備え、該停止時間制
御回路40が出力するイネーブル信号が前記フリップフロ
ップのイネーブル端子に入力されている。

このようにｎ個の副基準信号に分けた場合、第４図の
（Ｊ）に示すように、ｎの数が大きくなればなる程、出
力信号の立上りの位置は、第２図の場合よりも更にトリ
ガ信号の立下り位置に近づいて行く。その結果、立上り
位置が早く且つ位相精度が上り、ジッタが少なくなるこ
とになる。但し、立上り位置が早くなることから、停止
回路の遅延回路の遅延時間は、第１図の場合よりも短く
てよく、ここでは第４図の（Ｂ）から分かるように、周
期Ｔの1/n近くまで短くしている。

ここで、この遅延時間について吟味してみる。

まず３つの副基準信号ＳA,SB,SCのうちの１つＳAの立
上り時刻を基準として考え、これをトリガ信号Ｇの立下
りと一致させてみる。この状態が第５図の実線である。

第５図の実線においてトリガ信号が立下ったとき（ｃ
点）、これと同時に副基準信号ＳAが立上るため、FF1の
出力が変化できない状態となる。その次に立上る副基
準信号はＳBであるが、もしもイネーブル信号ENが副基
準信号ＳBの立上り時刻（ｄ点）を越えてＨレベルのま
ま保持されていれば、その結果副基準信号ＳBを受けたF
F2の出力が変化でき、副基準信号ＳBが出力信号とし
て出力されることになろう。しかし、それ以下、即ちイ
ネーブル信号ENのＨレベルが副基準信号ＳBの立上り時
刻（ｄ点）までしか保持されない場合には、FF2の出
力も変化できない。その後に立上る副基準信号ＳCにつ
いても同様である。このことから、遅延時間は、最小で
もT/nを越えていなければならない。

次に、第５図（Ａ）に破線で示すように、副基準信号
ＳAの立上り時刻に対しトリガ信号の立上りが若干早く
生じた場合を考える。この場合には、トリガ信号が立下
ったとき、これより少し遅れて副基準信号ＳAが立上る
ため（ｃ点）、フリップフロップ21の出力が変化でき
る。その次に立上る副基準信号ＳBであるが、もしもイ
ネーブル信号ENがＳBの立上り時刻（ｄ点）を越えてＨ
レベルのまま保持されていれば、副基準信号ＳBを受け
たフリップフロップ22の出力が変化できる。この直後
にイネーブル信号ENが立下れば、副基準信号ＳAとＳBの
合成された信号が、出力信号として出力されることにな
ろう。

更に、イネーブル信号ENの立下りが遅れ、副基準信号
ＳCの立上り時刻（ｅ点）を越えてＨレベルのまま保持
されるならば、副基準信号ＳCを受けたFF3の出力が変
化することになる。しかし、このように遅延時間が遅れ
てしまうと、今度は副基準信号ＳAとＳBだけでなく、副
基準信号ＳAとＳBとＳCの３者の合成された信号が、出
力信号として出力されることとなり、結果的に相殺され
て出力信号は現れない。このことから、遅延時間は副基
準信号数ｎが偶数の場合と奇数の場合で異なり、偶数の
場合には最大T/2より短くなければならず、奇数の場合
には｛（ｎ＋１）T/（2n）｝より短くなければならな
い。

上記を整理すると、遅延時間ｔは、下記の範囲になけ
ればならない。

偶数の場合（T/n）＜ｔ＜（T/2）奇数の場合（T/n）＜ｔ＜｛（ｎ＋１）T/（2n）｝ T:副基準信号の繰返し周期 n:副基準信号の数そして、上記範囲においては、遅延時間ｔの具体的値
によって、副基準信号ＳA,SB,SCの１つだけではなく、
そのうち２つの副基準信号が合成されて出力されること
がある。しかし、この場合でも、出力信号が常に立上り
の最も早い副基準信号が出力され、その立下りが遅延量
に対応した分だけ後に伸びるだけであり、やはり従来に
比べ、極めて位相精度が高くなり且つジッタが少なくな
る。

第２実施例…請求項３に対応上記第１図の回路では、遅延回路41の遅延時間が厳し
く規定される。このため、高い周波数領域になる程、そ
の遅延時間の精度が非常に高くなければならなくなり、
遅延回路41を構成する素子の不安定性、例えば温度変動
による遅延時間の変動が無視できなくなる。

第６図は、かかる不都合をなくした同期信号選択回路
の実施例であり、ｎ個のフリップフロップのうちいずれ
かのフリップフロップの出力が最初に変化するまでの間
イネーブル信号を発生する停止時間制御回路40が遅延回
路41ではなくNORゲート401で構成されている点で、これ
までとは相違している。このNORゲート401の各入力端子
は、各フリップフロップ21〜23（FF1〜FF3）の出力に
接続されており、NORゲート401の出力端子は各フリップ
フロップFF1〜FF3のイネーブル入力端子ENに共通に接続
されている。

今、第７図に示すようなタイミングでトリガ信号Ｇが
入力された場合、各FF1〜FF3はトリガ信号Ｇの立上り
（ａ点）により一斉にプリセット（遅延時間d2）され、
トリガＧの立下り（ｃ点）によりプリセットが解除され
る。この後、副基準信号ＳA,SB,SCのうちいずれか１つ
（第７図ではＳA）が最初に立上る（ｅ点）。これによ
りFF1が反転動作し（遅延時間d1）、その出力がＨと
なる。このFF1の出力により、一方ではANDゲート201
が開かれ、他方ではNORゲート401の出力がＬレベル（遅
延時間d3）となる。従って、全てのフリップフロップ21
〜23のその後の反転動作が一斉に禁止される。よって、
副基準信号ＳAのみがANDゲート201及びORゲート51を通
して（２ゲート分の遅延時間d4）、同期出力信号Ｓとし
て出力端子３に現れる。

再度トリガ信号Ｇが入力された場合も上記と同じであ
り、各FF1〜FF3のうちで、時間的に最も早く出力がＨ
となったフリップフロップによりイネーブル信号ENが消
失、その後のフリップフロップ21〜23の反転動作が一斉
に停止される。

この第６図の回路では、停止時間制御回路40を論理ゲ
ートで構成し、遅延回路41そのものを不要としたので、
高い周波数領域においても、確実な動作を行なうことが
できる。

第３実施例…請求項７に対応第８図は本発明の同期信号選択回路の第３の実施例で
あり、請求項７の発明に対応する。この請求項７の発明
は、基準信号を受けて、相互に所定位相だけずれた位相を
有するｎ個の副基準信号S1〜Snを発生させる遅延手段
と、前記ｎ個の副基準信号のうちｎ−１個の副基準信号S1
〜Sn−１に対応して設けられたｎ−１個のフリップフロ
ップFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１に対応
して設けられたｎ−１個のANDゲートAND1〜ANDn−１
と、該ｎ−１個のANDゲートAND1〜ANDn−１の出力信号を
論理合成して出力する論理回路とを備え、前記ｎ−１個のフリップフロップFF1〜FFn−１のうち
Ｋ番目のフリップフロップFF Kのプリセット端子にトリ
ガ信号が入力されると共に、クロック端子にはＫ＋１番
目の副基準信号ＳK+1が入力され、前記ｎ−１個のANDゲートAND1〜ANDn−１のうちのＫ
番目のANDゲートANDKには、前記フリップフロップFF K
の反転出力信号Kと、該フリップフロップのクロック
端子に入力される該副基準信号ＳK+1よりも前にずれた
位相の副基準信号ＳK-L（Ｌは０以上の整数）との２つ
の信号がそれぞれ入力され、前記ｎ−１個のフリップフロップFF1〜FFn−１の反転
出力信号に基づき、トリガ信号が到来してから、ｎ−１
個のフリップフロップのうちいずれかのフリップフロッ
プの出力が最初に変化するまでの間イネーブル信号を発
生する停止時間制御回路とを備え、該停止時間制御回路
が出力するイネーブル信号を前記フリップフロップFF1
〜FFn−１のイネーブル端子に入力することを特徴とす
る。

このような構成の請求項７の発明では、各ANDゲート2
01〜203とORゲート51により生じる遅延量（遅延時間d
4）をキャンセルし、位相精度を向上させることができ
る。

以下、第８図に基づいて、第３実施例を具体的に説明
する。

遅延回路10は、遅延要素DL1,DL2,DL3により互いに位
相のずれた４つの副基準信号ＳA,SB,SC,SDを作成する４
つの位相段を有する。これら位相段のうち、第２段目以
降にそれぞれ１個のフリップフロップ21〜23が接続さ
れ、これらのフリップフロップ21〜23により個別に制御
されるANDゲート201〜203には、それぞれ１つ前の位相
段から出力されたの副基準信号ＳA,SB,SCが入力されて
いる。

詳述するに、第１のフリップフロップ21（FF1）のク
ロック端子CKには、第２段目の副基準信号ＳBが入力さ
れ、このFF1の検出出力で制御されるANDゲート201に
は、当該位相段〜出力された副基準信号ＳBではなく、
それより１つ前の位相段から出力された副基準信号ＳA
が入力されている。

同様に、フリップフロップ22,23（FF1,FF2）のクロッ
ク端子CKには、それぞれ副基準信号ＳC,SDが入力され、
これらのFF1,FF2で制御されるANDゲート202,203には、
それぞれの副基準信号ＳC,SDの１つ前の位相段から出力
された副基準信号ＳB,SCが入力されている。

今、第９図に示すようなタイミングでトリガ信号Ｇが
入力された場合、各FF1〜FF3はトリガ信号Ｇの立上り
（ａ点）により一斉にプリセット（遅延時間d2）され、
トリガ信号Ｇの立下り（ｃ点）によりプリセットが解除
される。この後、副基準信号ＳB,SC,SDのうちいずれか
１つ（第９図ではＳC）が最初に立上る（ｅ点）。これ
によりFF2が反転動作し（遅延時間d1）、その出力が
Ｈとなる。

このFF2の出力により、一方ではANDゲート202が開
かれるが、この時点（ｇ点）では副基準信号ＳBはＬレ
ベルであるので、ANDゲート202の出力もＬレベルから始
まる。

他方、FF2の出力により、NOR401の出力がＬレベル
（遅延時間d3）となり、全てのフリップフロップ21〜23
のその後の反転動作が一斉に禁止される。

よって、副基準信号ＳBのみがANDゲート201及びORゲ
ート51を通して（２ゲート分の遅延時間d4）、同期出力
信号Ｓとして出力端子３に現れる。この副基準信号ＳB
は、２ゲート分の遅延時間d4に見合うだけ予め位相の進
んだ信号であるため、遅延時間d4は相殺されて、その影
響が出力信号に現れなくなる。

即ち、第６図の回路では同期出力信号Ｓの最初の出力
パルスS1の波形が部分的に欠けていたが（第７図参
照）、第８図の回路の同期出力信号Ｓは、そのうちから
上記最初の出力パルスS1が完全に省かれ、第２番目のパ
ルスから出力される姿となる。再度トリガ信号Ｇが入力
された場合も上記と同じであり、各FF1〜FF3のうちの１
つ（FF1）が、トリガ信号Ｇの後縁に時間的に最も早い
副基準信号ＳBを検出したとき、その位相段の１つ前の
位相段から出力された副基準信号ＳAが出力される。

上記のようにANDゲート201及びORゲート51に固有の遅
延時間（２ゲート分d4）に相当する時間幅だけ前の位相
の副基準信号を取扱うことにより、選択された副基準信
号が出力端子３に現れるまでに要する通過時間を見掛け
上ゼロにすることができる。この遅延時間の補償によ
り、波形の不完全な最初の出力パルスS1は消え去り、第
２番目以降のパルスS2が同期出力信号Ｓとして出力され
る。この場合、従来の第41図の回路と本質的に異なる点
は、トリガ信号Ｇの後縁から時間的に最初に出力される
パルスS2の前縁までの時間幅Ｗが、トリガ信号Ｇの入力
タイミングの如何に関わらず一定であることである。よ
って、位相誤差が吸収されて位相精度が向上する。

なお、第８図の実施例において、停止時間制御回路40
はNOR401の代りに遅延回路41（第１図）を用いて構成す
ることができる。また、ANDゲート201〜203に１段前の
位相段から出力された副基準信号を通過させるように接
続したが、必要に応じて、２段以上前の位相段から副基
準信号を通過させる構成とすることもできる。

第４実施例…請求項４、請求項11、請求項19に対応第10図は本発明の同期信号選択回路の第４実施例を示
したものである。回路構成は、外見上は第１図とよく似
ているが、各フリップフロップFF1〜FF3がクロック入力
端子CKに負入力で動作するタイプとなっている点で相違
する。換言すれば、各位相分割段において、そのフリッ
プフロップFF1〜FF3の動作位相とANDゲートAND1〜AND3
との動作位相とは、互いに逆位相になっている。

今、第11図の如くトリガ信号Ｇが入力されると、その
前縁（ａ点）で各FF1〜FF3がプリセットされ、その後縁
（ｃ点）でプリセットが解除される。この後、クロック
入力端子CKに入力されている副基準信号ＳA,SB,SCのう
ち、いずれかが最先に立下る。第11図の場合、副基準信
号ＳAが最先に立下る。この副基準信号ＳAの立下りによ
りフリップフロップFF1が反転動作し、固有の遅延時間d
1後に、その出力端子の出力がＨレベルとなる。この
ため、ANDゲートAND1が開き、副基準信号ＳAを受け付け
る状態になる。

この状態下で副基準信号ＳAが立上る（ｅ点）。副基
準信号ＳAが立上ると、既にANDゲートAND1は開かれてい
るので、当該副基準信号ＳAはフリップフロップFF1の反
転動作を伴なうことなく、直ちにANDゲートAND1および
その後段に接続されたORゲートを通って出力端子３に現
れる。

このように、各位相分割段におけるフリップフロップ
FF1〜FF3とANDゲートAND1〜AND3との動作位相を180゜ず
らすと、副基準信号ＳA,SB,SCが立上る前にフリップフ
ロップFF1〜FF3の反転動作が完了するため、その反転動
作に要する遅延時間d1の影響が同期出力信号Ｓに現れな
くなる。即ち、第11図から分るように、同期出力信号Ｓ
の最初のパルスS1は、その波形が部分的に欠けることな
く完全な形となる。よって、同期出力信号の第１番目の
パルス波形と第２番目以降のパルス波形とを同一にする
ことができ、位相精度の向上に寄与する。

かかる位相精度の向上は、フリップフロップFF1〜FF3
のスイッチング動作に要する遅延時間を、見掛け上ゼロ
とすることができるためである。

この関係は、第１図（請求項１）や第６図（請求項
３），第８図（請求項７）の回路のみならず、後述する
第14図（請求項８），第16図，第18図，第19図，第21
図，第22図，第24図，第34図等の全てに当て嵌るもので
ある。例えば、第16図の回路ではNAND320のクロック入
力CKにインバータを入れればよく。

第５実施例…請求項５に対応第12図は本発明の同期信号選択回路の第５の実施例で
あり、第４実施例と同様に、クロック入力CKを負論理で
受けて、同期出力信号の最初のパルスが部分的に欠けな
いようにしたものである。すなわち、前記第４実施例
は、停止時間制御回路として第１図と同様に遅延回路を
有する同期信号選択回路において、そのフリップフロッ
プFF1〜FFnに負論理入力のクロック入力端子を有するも
のを使用した。これに対して、この第５実施例は停止時
間制御回路として、前記第６図の第２実施例と同様に、
NORゲート（第12図中ANDゲートAND1の上部に記載されて
いる）使用したことを特徴とする。

第13図はそのタイミングチャートを示す。この図から
判るように、第５実施例において、トリガ信号Ｇが入力
されると、その前縁で各フリップフロップFF1〜FF3がプ
リセットされる。すると、各フリップフロップFF1〜FF3
からの反転出力端子からの出力が失われ、NORゲート
の出力がＨレベルになりイネーブル信号ENが各フリップ
フロップFF1〜FF3の端子J,Kに加わる。その後、トリガ
信号Ｇの後縁でフリップフロップのプリセットが解除さ
れた状態で、クロック入力端子CKに入力されている副基
準信号ＳA,SB,SCのうち、いずれかが最先に立下る。第1
3図の場合、副基準信号ＳAが最先に立下る。この副基準
信号ＳAの立下りによりフリップフロップFF1が反転動作
し、固有の遅延時間d1後に、その反転出力端子の出力
がＨレベルとなる。このため、ANDゲートAND1が開き、
副基準信号ＳAを受け付ける状態になる。また、この反
転出力端子からの出力がNORゲートに加わることによ
り、イネーブル信号ENが消失し、その後のフリップフロ
ップFF1〜FF3の反転動作が一斉に停止される。

この状態下で副基準信号ＳAが立上る。副基準信号ＳA
が立上ると、既にANDゲートAND1は開かれているので、
当該副基準信号ＳAはフリップフロップFF1の反転動作を
伴なうことなく、直ちにANDゲートAND1およびその後段
に接続されたORゲートを通って出力端子３に現れる。

このように第５実施例によれば、停止時間制御回路と
してNORゲートを使用しつつ、副基準信号ＳA,SB,SCが立
上る前にフリップフロップFF1〜FF3の反転動作を完了さ
せることができる。そのため、その反転動作に要する遅
延時間の影響が同期出力信号Ｓに現れなくなり、位相精
度の向上に寄与する。

第６実施例…請求項８に対応第14図は本発明の同期信号選択回路の第６の実施例で
あり、第８図とは逆に、当該フリップフロップ21〜23の
動作位相とは少し後の位相をAND201〜203の動作位相と
して使用することで、同期出力信号の最初のパルス波形
が部分的に欠けないようにしたものである。第10図で
は、フィリップフロップ21〜23の動作位相とAND201〜20
3の動作位相とを、基本的に逆位相としたが、ここでは
第15図に示すように、その位相量を適切に設定したもの
となっている。

すなわち、この第６実施例は、基準信号を受けて、相互に所定位相だけずれた位相を
有するｎ個の副基準信号S1〜Snを発生させる遅延手段
と、前記ｎ個の副基準信号のうちｎ−１個の副基準信号S1
〜Sn−１に対応して設けられたｎ−１個のフリップフロ
ップFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１に対応
して設けられたｎ−１個のANDゲートAND1〜ANDn−１
と、該ｎ−１個のANDゲートAND1〜ANDn−１の出力信号を
論理合成して出力する論理回路とを備え、前記ｎ−１個のフリップフロップFF1〜FFn−１のうち
のＫ番目のフリップフロップFF Kのプリセット端子にト
リガ信号が入力されると共に、クロック端子にはＫ番目
の副基準信号ＳKが入力され、前記ｎ−１個のANDゲートAND1〜ANDn−１のうちのＫ
番目のANDゲートANDKには、前記フリップフロップFF K
の反転出力信号Kと、該フリップフロップのクロック
端子に入力される該副基準信号ＳKよりも後にずれた位
相の副基準信号ＳK+L（Ｌは１以上の整数）との２つの
信号がそれぞれ入力され、前記トリガ信号が到来してから、ｎ−１個のフリップ
フロップのうちいずれかのフリップフロップの出力が最
初に変化するまでの間イネーブル信号を発生する停止時
間制御回路とを備え、該停止時間制御回路が出力するイ
ネーブル信号を前記フリップフロップのイネーブル端子
に入力することを特徴とする。

以下、この第６実施例を具体的に説明する。本実施例
において、遅延回路10は、遅延要素DL1,DL2,DL3により
互いに位相のずれた４つの副基準信号ＳA,SB,SC,SDを作
成する４つの位相段を有する。これらの位相段のうち副
基準信号ＳDを出力する位相段を除く他の副基準信号Ｓ
A,SB,SCを出力する位相段に、それぞれ１個のフリップ
フロップ21〜23が接続され、これらのフリップフロップ
21〜23により個別に制御されるANDゲート201〜203に
は、それぞれ１つ後の位相段が接続され、１つ後の位相
段から出力された副基準信号ＳB,SC,SDが入力されてい
る。

今、第15図に示すようなタイミングでトリガ信号Ｇが
入力された場合、各FF1〜FF3はトリガ信号Ｇの立上り
（ａ点）により一斉にプリセット（遅延時間d2）され、
トリガ信号Ｇの立下り（ｃ点）によりプリセットが解除
される。この後、副基準信号ＳA,SB,SCのうちのいずれ
か１つ（第９図ではＳA）が最初に立上る（ｅ点）。こ
れによりフリップフロップFF1が反転動作し（遅延時間d
1）、その出力がＨとなる。

このフリップフロップFF1の出力により、一方ではA
NDゲート201が開かれるが、この時点（ｇ点）では副基
準信号ＳBはＬレベルであるので、ANDゲート202の出力
もＬレベルから始まる。他方、フリップフロップFF1の
出力により、NORゲート401の出力がＬレベル（遅延時
間d3）となり、全てのフリップフロップ21〜23のその後
の反転動作が一斉に禁止される。

この後に副基準信号ＳBが立上るが、既にフリップフ
ロップFF1の反転動作は完了しているため、その反転動
作に伴なう遅延時間d1の影響を受けずに、副基準信号Ｓ
BがANDゲート202及びORゲート51を通して（２ゲート分
の遅延時間d4）、同期出力信号Ｓとして出力端子３に現
れる。即ち、第６図の回路では同期出力信号Ｓ′の最初
のパルスS1の波形が部分的に欠けていたが（第15図の最
下行参照）、第14図の回路の同期出力信号Ｓは最初の出
力パルスが完全な波形となる。

上記のようにフリップフロップの反転動作に要する固
有の遅延時間d1以上の時間幅だけ後の位相の副基準信号
を取扱うことにより、同期出力信号Ｓは最初の出力パル
スの波形が部分的に欠けなくなる。よって、位相誤差が
吸収されて位相精度が向上する。

なお、この、第14図の形態において、停止時間制御回
路40をNORゲート401で構成しているが、第１図のよう
に、遅延回路41を使用しても良いことは明らかである。

第７実施例…請求項５、請求項12に対応前記第１図の回路では、トリガ信号消失後に最先に立
上る副基準信号を選択することができた。しかし、従来
の第40図の欠点として第42図で説明した副基準信号が２
種類同時に選択されて出力されるという欠点までは修正
できなかった。

第16図に示す第７実施例は、かかる不都合をなくした
同期信号選択回路の実施例である。すなわち、この第７
実施例は、第１図と異なり、ANDゲート201〜203の各出
力のORゲート51の入力との間に、副基準信号を１種類の
み選択するための第2ANDゲート31,32,33が挿入されてい
る。また、各第2ANDゲート31,32,33の他方の入力端子
は、それぞれ１つ前の位相段の副基準信号を入力するフ
リップフロップ21〜23（FF1〜FF3）のＱ出力に接続され
ている。従って、当該位相段の第2ANDゲート31,32,33
は、その直前の位相段のフリップフロップFF1〜FF3が副
基準信号の立上りを検出し、そのＱ出力がＬレベルにな
ったときは、たとえ当該位相段で副基準信号の立上りを
検出しても、その副基準信号の通過を禁止する。

今、第17図に示すようなタイミングでトリガ信号Ｇが
入力された場合、各フリップフロップFF1〜FF3はトリガ
信号Ｇの立上りにより一斉にプリセットされ、各フリッ
プフロップFF1〜FF3のＱ出力が全てＨレベルとなる。つ
まり、これらにより第2ANDゲート31〜33の全てが開かれ
る。

次いで、トリガ信号の立下り（ｃ点）によりプリセッ
トが解除される。この後、イネーブル信号ENのまだ存在
している期間中に、副基準信号ＳA,SB,SCのうちの複数
のもの（第17図ではＳC,SA）が立上ったとする（e,f
点）。この場合には、FF1〜FF3のＱ出力が全てＨレベル
の状態（リセット状態）から、まずFF3が反転動作し、
次いでFF1が反転動作することになる。

最初にフリップフロップFF3が反転動作すると（ｅ
点）、フリップフロップFF3の出力（Ｈレベル）によ
りANDゲート203が開かれる。第2ANDゲート33も、上記プ
リセット状態にあるフリップフロップFF22のＱ出力（Ｈ
レベル）により既に開かれている。このため、副基準信
号ＳCがANDゲート203,33及びORゲート51を通過して出力
される。このとき、フリップフロップFF3のＱ出力はＬ
レベルであるため、次の位相段のANDゲート31は閉じら
れた状態となる。次に、フリップフロップFF1が反転動
作すると（ｆ点）、そのフリップフロップFF1の出力
（Ｈレベル）にやりANDゲート201が開かれて該ゲートを
副基準信号ＳAが通過する。しかし、第2ANDゲート31は
前の位相段のフリップフロップFF3のＱ出力（Ｌレベ
ル）により閉じられている。このため、副基準信号ＳA
は第2ANDゲート31で阻止され、ORゲート51へ入力されな
い。

この後、イネーブル信号ENが消失すると（ｄ点）、そ
れ以降のフリップフロップ21〜23の反転動作が一斉に停
止される。従って、２つ続けて立上りが検出された副基
準信号ＳC,SAのうち、副基準信号ＳCだけが出力され
る。

要するに、相隣る２つの位相段から出力された副基準
信号の立上りを検出した場合は、それらのうち、副基準
信号の立上りを検出しなかった位相段に続く位相段から
出力された副基準信号のみが有効とされ、他方の位相段
からの出力は無効とされる。

再度トリガ信号Ｇが入力された場合も上記と同様であ
り、第17図の場合は、ｇ点とｈ点でそれぞれ立上った副
基準信号ＳA,SBのうち、副基準信号ＳAだけが出力され
る。

この第16図の回路では、位相段ｎの数の多少に関わら
ず、相隣る２以上の位相段が続けて副基準信号の立上り
を検出した場合は、副基準信号の立上りを検出しなかっ
た位相段に続く最初の位相段のみが有効とされ、他の残
りの位相段は全て無効とされる。従って、複数の副基準
信号を選択する可能性を大幅に狭めて、位相精度を高め
ることができる。しかも、イネーブル信号ENの時間幅
は、既に第４図及び第５図で検討した値より広くとるこ
とが可能であり、その設計が極めて容易となる。

第８実施例…請求項６、請求項13に対応第18図は本発明の同期信号選択回路の第８の実施例で
あり、トリガ信号消失後に最先に立上る副基準信号を選
択することができると共に、２つの副基準信号が同時に
選択されて出力されないように優先回路を付加したもの
である。ここでは遅延要素DL1〜DL4を用いて５つの位相
段ＳA,SB,SC,SD,SEの５つを用意し、これを上位３つの
位相段ＳA,SB,SCから成る第１群と、下位２つの位相段
ＳD,SEから成る第２群とに分ける場合を例示している。
各位相段には、それぞれ１つのフリップフロップ21〜25
と、１つのANDゲート201〜205が接続されている。

第16図と同様に、ANDゲート201〜205の各出力とORゲ
ート51の入力との間には、副基準信号を１種類のみ選択
するための１つの第2ANDゲート31〜35が挿入され、各第
2ANDゲート31〜35の他方の入力端子は、それぞれ１つ前
の位相段のフリップフロップ21〜25（FF1〜FF5）のＱ出
力に接続されている。

しかし、第16図の場合と異なり、第１群の位相段のフ
リップフロップ21〜23の各出力には、新たに第3ANDゲ
ート301〜303がそれぞれ接続され、それらの出力はAND
ゲート304に入力されている。このNORゲート304の出力
は他方の第２群の位相段のANDゲート34,35に入力されて
おり、第１群の位相段に関して副基準信号の立上りが検
出されたとき、第２群のANDゲート34,35を禁止して、第
２群の位相段に関しても同時に検出される可能性のある
副基準信号の通過を阻止する役目をする。なお、停止時
間制御回路40には、遅延回路41の代わりに負論理のORゲ
ート402が用いられ、フリップフロップ21〜25の各Ｑ出
力が入力されている。

第１群の位相段における第3ANDゲート301は、第1AND
ゲート201及び第2ANDゲート31の双方が共に副基準信号
ＳAを通過可能に開いている場合に、Ｈレベルの出力を
生じる。他の第3ANDゲート302,303も同様であり、第1AN
Dゲート202,205及び第2ANDゲート32,33の双方が共に副
基準信号ＳAを通過可能に開いている場合に、Ｈレベル
の出力を生じる。これら第3ANDゲート301〜５の出力が
Ｈレベルになると、NORゲート304の出力がＬレベルにな
り、第２群の第2ANDゲート34,35を禁止する。

今、第19図に示すようなタイミング（ａ点）でトリガ
信号Ｇが入力された場合、各フリップフロップFF1〜FF5
はトリガ信号Ｇの立上りにより一斉にプリセットされ、
各FF1〜FF5のＱ出力が全てＨレベルとなる。つまり、こ
れらにより第2ANDゲート31〜35の全てが開かれる。

次いで、トリガ信号Ｇの立下り（ｃ点）によりプリセ
ットが解除される。この後、イネーブル信号ENのまだ存
在している期間中に、副基準信号ＳA,SB,SC,SD,SEのう
ちの複数のもの（第17図ではＳA,SD）が立上ったとする
（e,f点）。この場合には、FF1〜FF5のＱ出力が全てＨ
レベルの状態（リセット状態）から、まずフリップフロ
ップFF1が反転動作し、次いでフリップフロップFF4が反
転動作することになる。

最初にフリップフロップFF1が反転動作すると、フリ
ップフロップFF1の出力（Ｈレベル）により第1ANDゲ
ート201が開かれる。第2ANDゲート31も、上記プリセッ
ト状態にあるフリップフロップFF5のＱ出力（Ｈレベ
ル）により既に開かれている。このため、副基準信号Ｓ
Aが第１及び第2ANDゲート201,31及びORゲート51を通過
して出力される。このとき、フリップフロップFF1のＱ
出力はＬレベルであるため、次の位相段の第２及び第3A
NDゲート32,302は閉じられた状態となる。更に、第3AND
ゲート301にフリップフロップFF5のＱ出力（Ｈレベル）
及びフリップフロップFF1の出力（Ｈレベル）が入力
されるため、NORゲート304の出力がＬレベルに落ち（ｇ
点）、第2ANDゲート34,35が禁止される。また、イネー
ブル信号ENが消失し、それ以降のフリップフロップ21〜
25の反転動作が一斉に停止される。

次に、フリップフロップFF4が反転動作すると、フリ
ップフロップFF4の出力（Ｈレベル）により第1ANDゲ
ート204が開かれて、該ゲートを副基準信号ＳDが通過す
る。しかし、第2ANDゲート34は、第１群の位相段のフリ
ップフロップFF1の検出動作により生じたNORゲート304
の出力（Ｌレベル）により閉じられている。このため、
副基準信号ＳDは第2ANDゲート34で阻止され、ORゲート5
1へ入力されない。従って、第１群と第２群の位相段に
関して、２つ続けて立上りが検出された副基準信号ＳA,
SDのうち、第１群中の副基準信号ＳAだけが出力され
る。

要するに、２つの群に分割された位相段において、第
１群及び第２群の双方で副基準信号の立上りが検出され
た場合は、第１群での副基準信号の立上りの検出が優先
され、第２群での副基準信号の立上りを検出は無効とさ
れる。従って、複数の副基準信号を選択する可能性を大
幅に狭めて、位相精度を高めることができる。

第９実施例…請求項14に対応第20図は本発明の同期信号選択回路の第９の実施例を
示したものである。従来の第36図の回路と同様に、３つ
の遅延要素DLにより４つの位相段ＳA,SB,SC,SDが形成さ
れ、フリップフロップ21〜24にはＤフリップフロップが
用いられている。各フリップフロップ21〜24のデータ入
力Ｄは各副基準信号ＳA,SB,SC,SDに接続され、またクロ
ック入力端子CKはトリガ信号Ｇの入力端子に接続されて
いる。

しかし、従来の第36図と異なり、副基準信号ＳA,SB,S
C,SDを出力する各位相段のうち、最後の位相段ＳDを除
いた位相段ＳA,SB,SCにのみANDゲート201〜203が所属し
ている。ANDゲート201の第１入力はフリップフロップ21
の出力に、第２入力は次の位相段のフリップフロップ
22のＱ出力に、第３入力は副基準信号ＳAを出力する位
相段に接続されている。また、他のANDゲート201,203の
３入力も同様に接続されている。そして、これらのAND
ゲート201〜203の出力がORゲート51に接続されている。

すなわち、この第９実施例は、基準信号を受けて、相互に所定位相だけずれた位相を
有するｎ個の副基準信号S1〜Snを発生させる遅延手段
と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、ク
ロック端子にトリガ信号が入力されると共に、データ端
子に前記ｎ個の副基準信号S1〜Snがそれぞれ入力される
ｎ個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnのうちｎ−１個
のフリップフロップFF1〜FFn−１に対応して設けられた
ｎ−１のANDゲートAND1〜ANDn−１と、該ｎ−１個のANDゲートAND1〜ANDn−１の出力信号を
論理合成して出力する論理回路とを備え、前記ｎ−１個のANDゲートAND1〜ANDn−１のうちのＫ
番目のANDゲートANDKには、前記ｎ個のフリップフロッ
プFF1〜FFnのうちのＫ番目のフリップフロップFF Kの反
転出力信号Kと、Ｋ＋１番目のフリップフロップFFK+1
の出力端子からの出力信号ＱK+1と、Ｋ番目フリップフ
ロップFF Kに入力されるＫ番目の副基準信号ＳKと同位
相もしくは該副基準信号ＳKよりもずれた位相の副基準
信号ＳK-L（Ｌは０でない整数）との３つの信号がそれ
ぞれ入力されることを特徴とする。

このような構成を有する第９実施例において、今、第
21図の如くトリガ信号Ｇが入力されると、その後縁（ｃ
点）で、データ入力端子に入力されている副基準信号Ｓ
A,SB,SC,SDのレベル状態が読み込まれる。第21図の場
合、副基準信号ＳA,SB,SC,SDがそれぞれL,L,H,Lの状態
にあり、このためフリップフロップ21〜24の出力もL,L,
H,Lの状態になる。従って、当該位相のフリップフロッ
プの出力と次の位相段のＱ出力との論理積は、ANDゲ
ート22についてのみ成立し、ANDゲート21,23については
成立しない。このため副基準信号ＳBがANDゲート22及び
ORゲート51を通して出力される。

問題はトリガ信号が入力されるタイミングであり、従
来の第36図のようにAND4が設けられていた場合には、第
21図のC2点以降に示すように、副基準信号ＳBの他に別
の副基準信号ＳDが同時に選択されることがあった。し
かし、第20図の回路によれば、このようなタイミングで
トリガ信号が入力された場合にも、常に同じ副基準信号
ＳBが選択され出力される。従って、従来よりも位相精
度が向上し、且つ波形もトリガ信号の到来毎に乱れなく
なる。

第10実施例…請求項15に対応第22図は本発明の同期信号選択回路の第10実施例であ
り、第20図とは、当該フリップフロップ21〜23の動作位
相とは少し前の位相をAND201〜203の動作位相として使
用する点で相違している。遅延回路10は、遅延要素DL1,
DL2,DL3により互いに位相のずれた４つの副基準信号Ｓ
O,SA,SB,SC,SDを作成する５つの位相段を有し、これら
位相段のうちＳOを除くＳA,SB,SC,SDの位相段に、それ
ぞれ１個のフリップフロップ21〜24が接続されている。

すなわち、この第10実施例は、基準信号を受けて、相互に所定位相だけずれた位相を
有するｎ個の副基準信号S1〜Snを発生させる遅延手段
と、前記ｎ個の副基準信号のうちｎ−１の副基準信号S1〜
Sn−１に対応して設けられたｎ−１個のフリップフロッ
プFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１のうち
ｎ−２個のフリップフロップFF1〜FFn−２に対応して設
けられたｎ−２個のANDゲートAND1〜ANDn−１と、該ｎ−２個のANDゲートAND1〜ANDn−２の出力信号を
論理合成して出力する論理回路とを備え、前記ｎ−１個のフリップフロップFF1〜FFn−１のうち
のＫ番目のフリップフロップFF Kのクロック端子にトリ
ガ信号が入力されると共に、データ端子にはＫ＋１番目
の副基準信号ＳK+1の信号がそれぞれ入力され、前記ｎ−２個のANDゲートAND1〜ANDn−２のうちのＫ
番目のANDゲートANDKには、前記ｎ−１個のフリップフ
ロップFF1〜FFn−１のうちのＫ番目のフリップフロップ
FF Kの反転出力信号Kと、Ｋ＋１番目のフリップフロ
ップFFK+1の出力端子からの出力信号ＱK+1と、前記Ｋ番
目フリップフロップFF Kに入力されるＫ＋１番目の副基
準信号ＳK+1と同位相もしくは該副基準信号ＳK+1よりも
ずれた位相の副基準信号ＳK+1-L（Ｌは０でない整数）
との３つの信号がそれぞれ入力され、該ｎ−２個のANDゲートAND1〜ANDn−２の出力信号を
論理合成して出力する論理回路とを有することを特徴と
する。

このような構成を有する第10実施例において、今、第
23図に示すようなタイミングでトリガ信号Ｇが入力され
ると、その後縁（C1点）で、データ入力端子Ｄに入力さ
れている副基準信号ＳA,SB,SC,SDのレベル状態が読み込
まれる。第23図の場合、副基準信号ＳA,SB,SC,SDがそれ
ぞれL,H,H,Lの状態にあり、このためフリップフロップ2
1〜24の出力もL,H,H,Lの状態になる。従って、当該位相
段のフリップフロップの出力と次の位相段のＱ出力と
の論理積は、ＬからＨへの順序に該当するANDゲート201
についてのみ成立し、ANDゲート202、203については成
立しない。このため唯１つの副基準信号SOがANDゲート2
01（遅延時間d5）及びORゲート51（遅延時間d6）を通し
て出力される。なお、ANDゲート201及びORゲート51の遅
延時間の和は、d4で示してある。

第23図中、※印は、１つ前の位相段の副基準信号を通
過させるようにしないで、当該フリップフロップの属す
る位相段の副基準信号を通過させる場合を示している。
この※印の場合に比べ、第22図の回路では、上記遅延時
間d4が見掛け上ゼロとなっていることが分る。なぜなら
ば、OR出力の最初の立ち上がり位置は副基準信号ＳAの
立ち上がり位置と同一であるからである。

第11実施例…請求項16に対応第25図は本発明の同期信号選択回路の第11実施例であ
り、トリガ信号消失後に最初に立上る副基準信号を選択
することができると共に、２つの副基準信号が同時に出
力されないように優先回路を付加したものである。

すなわち、前記第22図の回路では、複数の副基準信号
を同時に選択してしまう場合がある。第24図に、C1から
C2の期間では副基準信号SOとＳBとが選択され、C2から
は副基準信号ＳAとＳDとが選択される例を示す。この第
24図の場合、C1からC2の期間では副基準信号SOがそのま
まの波形で出力されず、副基準信号ＳBが重なることに
原因して、ORゲート51の出力は，最初のトリガ信号の後
縁C1の直後からＨレベルとなっている。これに対し、２
度目のトリガ信号の後縁C2の直後においては、副基準信
号ＳAとＳDとが重なるものの、副基準信号ＳDがＬレベ
ルであることに原因して、副基準信号ＳAの波形がその
ままの形で現れている。両者の相違はジッタの変動とな
って現われる。更に、このC2後の出力波形は、C1からC2
の間の波形とデューテイが異っている。要するに、これ
らジッタ量及びデューテイの値が、トリガ信号の入力の
度に、毎回異なる可能性があるところに問題がある。そ
こで、第25図で示す第11実施例の回路によって以上の問
題点を解決している。

以下、第11実施例の構成並びに作用を説明する。

また、第25図に示すように、第11実施例では、前記第
22図の回路の３つの位相段ＳA,SB,SCを、ＳA,SBから成
る第１群と、ＳCから成る第２群とに分けている。第１
群の位相段のフリップフロップ21〜22の各出力には、
それぞれ、第2ANDゲート301,302が接続され、それらの
出力はNORゲート304に入力されている。更に、このNOR
ゲート304の出力は、第２群のANDゲート203に接続した
第3ANDゲート305に入力されている。

すなわち、この第11実施例は、基準信号を受けて、相互に所定位相だけずれた位相を
有するｎ個の副基準信号S1〜Snを発生させる遅延手段
と、前記ｎ個の副基準信号S1〜Snに対応して設けられたｎ
個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnのうちｎ−１個
のフリップフロップFF1〜FFn−１に対応して設けられた
ｎ−１個の第1ANDゲートAND1〜ANDn−１を備え、前記ｎ個のフリップフロップFF1〜FFnのうちのＫ番目
のフリップフロップFF Kのクロック端子にトリガ信号が
入力されると共に、データ端子にはＫ番目の副基準信号
ＳKが入力され、前記ｎ−１個の第1ANDゲートAND1〜ANDn−１のうちの
Ｋ番目のANDゲートANDKには、前記ｎ個のフリップフロ
ップFF1〜FFnのうちのＫ番目のフリップフロップFF Kの
反転出力信号Kと、Ｋ＋１番目のフリップフロップFFK
+1の出力端子からの出力信号ＱK+1と、前記Ｋ番目フリ
ップフロップFF Kに入力されるＫ番目の副基準信号ＳK
と同位相もしくは該副基準信号ＳKよりもずれた位相の
副基準信号ＳK-L（Ｌは０でない整数）との３つの信号
がそれぞれ入力され、前記ｎ個のフリップフロップFF1〜FFnを、各フリップ
フロップに入力する副基準信号の位相の順序に従って上
位と下位の２つの群に分け、その上位群のｈ個のフリップフロップFF1〜FFhには、
当該フリップフロップFF1〜FFhの出力端子に接続された
第1ANDゲートAND1〜ANDhに対応して、第2ANDゲートAN
D′１〜AND′ｈをそれぞれ設け、これらｈ個の第2ANDゲートAND′１〜AND′ｈのうちの
ｇ番目の第2ANDゲートAND′ｇの入力端子には、対応す
るｇ番目のフリップフロップFFgの反転出力信号ｇ
と、ｇ番目のフリップフロップFFgよりも１つ後の位相
副基準信号Sg＋１を入力するフリップフロップFFg＋１
の出力信号Ｑを入力し、これらｈ個の第2ANDゲートAND′１〜AND′ｈの出力端
子をNORゲートNORに接続し、前記下位群のフリップフロップFFh−１〜FFn−１に接
続された第2ANDゲートAND′ｈ＋１〜AND′ｎ＋１の各出
力端子と、前記NORゲートNORの出力端子を第3ANDゲート
AND″の入力端子に接続し、この第3ANDゲートAND″と、前記上位群の各第1ANDゲ
ートAND1〜ANDhとを、各ゲートの出力信号を論理合成し
て出力する論理回路に接続したことを特徴とする。

このような構成の第11実施例では、今、第26図に示す
ようなタイミングでトリガ信号Ｇが入力されると、その
後縁（Ｃ点）で、データ入力端子Ｄに入力されている副
基準信号ＳA,SB,SC,SDのレベル状態が読み込まれる。第
26図の場合、副基準信号ＳA,SB,SC,SDがそれぞれL,H,L,
Hの状態にあり、このためフリップフロップ21〜24の出
力もL,H,L,Hの状態になる。従って、当該位相段のフリ
ップフロップの出力と次の位相段のＱ出力との論理積
は、ＬからＨへの順序に該当する第1ANDゲート201,203
の２個について成立する。このため副基準信号ＳA,SCが
第1ANDゲート201,203を通過する。しかし、ANDゲート20
3に後続されている第3ANDゲート305は、第１群の位相段
のフリップフロップFF1の検出動作により生じたNORゲー
ト304の出力（Ｌレベル）により閉じられている。この
ため、副基準信号ＳCについては第3ANDゲート305で阻止
され、ORゲート51へ入力されない、従って、第１群と第
２群の位相段に関して、２つ続けて立上りが検出された
副基準信号ＳA,SCのうち、第１群中の副基準信号ＳAだ
けが出力される。C1及びC2直後のジッタ量およびデュー
テイの値も変動しない。

要するに、２つの群に分割された位相段において、第
１群及び第２群の双方で副基準信号の立上りが検出され
た場合は、第１群での副基準信号の立上りの検出が優先
され、第２群での副基準信号の立上りの検出は無効とさ
れる。従って、複数の副基準信号を選択する可能性を大
幅に狭めて、位相精度を高めることができる。

第27図の回路…請求項17 第27図は第26図の回路の拡張例であり、この拡張例で
は、前記第26図と実施例において、下位群の第2ANDゲー
トAND′ｈ＋１〜AND′ｎ−１の各出力端子が、ORゲート
を介して第3ANDゲートAND″の入力端子に接続されてい
ることを特徴とする。すなわち、第27図の回路では、第
26図の位相段数ｎを、ＳA,SB,SC,SD,SE,SFの６個（ｎ＝
６）に増加し、これと同数のフリップフロップ21〜26
と、ｎ−１個の３入力ANDゲート201〜205とを設けてい
る。ＳA〜SEの位相段は、上位３個の位相段ＳA,SB,SCか
ら成る第１群と、下位２個の位相段ＳD,SEから成る第２
群とに分けられている。

第１群のフリップフロップ21〜23において副基準信号
ＳA,SB,SCのうちの１つが検出された場合は、その副基
準信号がANDゲート201〜203を通過する。また、第２群
のフリップフロップ24,25において副基準信号ＳD,SEの
うちの１つが検出された場合は、その副基準信号がAND
ゲート204,205及びORゲート306を通過する。このように
第２群の位相段数が複数のときは、ORゲート306を用い
てまとめられる。

ANDゲート301〜303は、第１群中の１つの副基準信号
がANDゲート201〜203を通過する時点を検出し、NORゲー
ト304を介して、第２群のORゲート306に後続させたAND
ゲート305を禁止する。これにより、第１群中及び第２
群中の双方において１つの副基準信号が同時に検出され
た場合でも、第１群中で検出された副基準信号だけを優
先的に出力させ、第２群中で検出された副基準信号は無
効とする。

第12実施例…請求項18に対応第28図は、本発明の第12実施例を示したものである。
すなわち、第28図においては、選択回路20が第１図の場
合と同様に３つのフリップフロップ21,22,23を有する
が、イネーブル入力端子を特には有していない。また、
このイネーブル入力端子に接続されるべき停止時間制御
回路40も省かれている。更に、第１図と異なり、第1AND
ゲート201,202,203の他に、第2ANDゲート211,212,213を
有する。この第2ANDゲート211,212,213は、それぞれ、
一方の入力端子が副基準信号ＳA,SB,SCのラインに、他
方の入力端子が対応するフリップフロップ21,22,23のＱ
出力端子に接続されている。論理回路50は、第１のORゲ
ート51の他に上記第2ANDゲート211,212,213の出力を合
成する第２のORゲート501を有すると共にこの第１及第
２のORゲート51,501の出力を２入力とするANDゲート511
を有する。

第29図のＡ）〜Ｙ）はこの第28図の回路の各部の動作
を示す。

今、第29図のａ点で端子に２トリガ信号Ｇが入力さ
れ、フリップフロップ21,22,23がプリセットされ、それ
らの出力端子がｌレベルに、Ｑ出力端子がＨレベルと
なる（第２図Ｅ〜Ｈ）。従って、第1ANDゲート201,202,
203は閉じ、第2ANDゲート211,212,213は開く。このた
め、副基準信号ＳA,SB,SCは、第2ANDゲート211,212,213
を通過して出力される。

トリガ信号Ｇのパルスが立下ると（ｃ点）、フリップ
フロップ21,22,23のプリセットが解除される。このプリ
セット解除（ｃ点）以降においては、各フリップフロッ
プ21,22,23の出力は、副基準信号ＳA,SB,SCの奇数番
目の立上りでＨレベルとなり、偶数番目の立上りでＬレ
ベルに落る。また、各フリップフロップ21,22,23のＱ出
力は、副基準信号ＳA,SB,SCの偶数番目の立上りでＨレ
ベルとなり、奇数番目の立上りでＬレベルに落る関係に
ある。

かかる関係を持って、第1ANDゲート201,202,203と第2
ANDゲート211,212,213が、フリップフロップ21,22,23の
反転動作により交互に開閉制御され、開かれた側のAND
ゲートより副基準信号ＳA,SB,SCが出て行く。この点
で、副基準信号ＳAＳBＳCの１つを選択して出力させる
第１図の回路とは本質的に異なる。

第１と第2ANDゲートから得られた出力は、論理回路50
のANDゲート511により合成され、出力信号として出力端
子３から取出される。

第29図のＹ）から分かるように、この出力信号の立上
りは、３つの副基準信号ＳA,SB,SCのうち、トリガ信号
Ｇの立下り時点（ｃ点）との時間的関係が最も早い副基
準信号ＳAの立上り時刻に一致し、出力信号の立下り
は、トリガ信号Ｇの立下り時点との時間的関係が最も遅
い副基準信号ＳCの立下り時刻に一致する。つまり、出
力信号としては、ｃ点でトリガ信号Ｇが立下った後に最
も早く立上る副基準信号ＳAの信号と、トリガ信号Ｇの
立下った後に最も遅く立上る副基準信号ＳC（パルス）
前に存在していた自分自身の信号（パルス）ＳCとの合
成信号が、出力されることになる。このことから副基準
信号が重ね合せられないと出力されないので、副基準信
号の位相がT/2以上のずれを持たなければ出力されな
い。即ち、準備する位相の数ｎが３以上でなければなら
ないことを意味する。

準備する位相の数ｎを４以上とする場合の回路構成を
第30図に示す。この第30図に示すように、本実施例は、基準信号を受けて、相互に所定位相だけずれた位相を
有するｎ個の副基準信号S1〜Snを発生させる遅延手段
と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、プ
リセット端子にトリガ信号が入力されると共に、クロッ
ク端子に前記ｎ個の副基準信号S1〜Snがそれぞれ入力さ
れるｎ個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnに対応して設け
られたｎ個の第1ANDゲートAND1〜ANDnと、同じく前記ｎ
個のフリップフロップFF1〜FFnに対応して設けられたｎ
個の第2ANDゲートAND′１〜AND′ｎを備え、前記ｎ個の第1ANDゲートAND1〜ANDnのうちＫ番目のAN
DゲートANDKには、対応するＫ番目のフリップフロップF
F Kの反転出力信号Kと、該フリップフロップFF Kのク
ロック端子に入力される副基準信号ＳKと同位相の副基
準信号ＳKもしくは該副基準信号ＳKよりもずれた位相の
副基準信号ＳK-L（Ｌは０でない整数）との２つの信号
を入力し、前記ｎ個の第2ANDゲートAND′１〜AND′ｎのうちのＫ
番目の第2ANDゲートAND′Ｋの入力端子には、対応する
Ｋ番目のフリップフロップFF Kの出力信号Ｑと、該フリ
ップフロップFF Kのクロック端子に入力される副基準信
号ＳKと同位相の副基準信号ＳKもしくは該副基準信号Ｓ
Kよりもずれた位相の副基準信号ＳK-L（Ｌは０でない整
数）との２つの信号を入力し、前記ｎ個の第1ANDゲートAND1〜ANDnの出力端子を第１
のORゲートの入力端子に接続すると共に前記ｎ個の第2A
NDゲートAND′１〜AND′ｎの出力端子を第２のORゲート
の入力端子に接続し、これら第１及び第２のORゲートの
出力端子を第3ANDゲートAND″の入力端子に接続したこ
とを特徴とする。

しかし、いずれにせよ、出力信号は、その発生するタ
イミングがトリガ信号と立下り時刻に極めて近く、且
つ、位相精度が高く、ジッタが非常に少ない信号として
得られる。なお、この出力の立上りまたは立下りのいず
れを利用するかは自由である。

第12実施例の変形例…請求項19に対応前記第28図に示す第12実施例を次のように変形するこ
とによっても、同様な作用効果が発揮される。すなわ
ち、第28図においては、第1ANDゲートAND1〜ANDnと、第
2ANDゲートAND′１〜AND′ｎには、対応するフリップフ
ロップFF Kに入力する副基準信号ＳKをそれぞれ入力し
ていたが、この変形例では、対応するフリップフロップ
FF Kに入力する副基準信号ＳKの次の位相の副基準信号
ＳK+1をそれぞれ入力入力する。

すなわち、この変形例は、基準信号を受けて、相互に所定位相だけずれた位相を
有するｎ個の副基準信号S1〜Snを発生させる遅延手段
と、前記ｎ個の副基準信号S1〜Snのうちｎ−１個の副基準
信号S1〜Sn−１に対応して設けられ、プリセット端子に
トリガ信号が入力されると共に、クロック端子に前記ｎ
−１個の副基準信号S1〜Sn−１がそれぞれ入力されるｎ
−１個のフリップフロップFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１に対応
して設けられたｎ−１個の第1ANDゲートAND1〜ANDn−１
と、同じく前記ｎ−１個のフリップフロップFF1〜FFn−
１に対応して設けられたｎ−１個の第2ANDゲートAND′
１〜AND′ｎ−１を備え、前記ｎ−１個の第1ANDゲートAND1〜ANDn−１のうちＫ
番目のANDゲートANDKには、対応するＫ番目のフリップ
フロップFF Kの反転出力信号Kと、該フリップフロッ
プFF Kのクロック端子に入力されるＫ番目の副基準信号
ＳKと同位相もしくは該副基準信号ＳKよりもずれた位相
の副基準信号ＳK-L（Ｌは０でない整数）との２つの信
号が入力され、前記ｎ−１個の第2ANDゲートAND′１〜AND′ｎ−１の
うちのＫ番目の第2ANDゲートAND′Ｋの入力端子には、
対応するＫ番目のフリップフロップFF Kの出力信号Ｑ
と、該フリップフロップFF Kのクロック端子に入力され
るＫ番目の副基準信号ＳKと同位相もしくは該よりも副
基準信号ＳKずれた位相の副基準信号ＳK-L（Ｌは０でな
い整数）との２つの信号が入力され、前記ｎ−１個の第1ANDゲートAND1〜ANDn−１の出力端
子を第１のORゲートの入力端子に接続すると共に、前記
ｎ−１個の第2ANDゲートAND′１〜AND′ｎ−１の出力端
子を第２のORゲートの入力端子に接続し、これら第１及
び第２のORゲートの出力端子を第3ANDゲートAND″の入
力端子に接続したことを特徴とする。

このような構成を有する請求項19の発明においても、
第1ANDゲート201,202,203と第2ANDゲート211,212,213
が、フリップフロップ21,22,23の反転動作により交互に
開閉制御され、開かれた側のANDゲートより副基準信号
ＳA,SB,SCが出て行く。その結果、出力信号は、その発
生するタイミングがトリガ信号の立下り時刻に極めて近
く、且つ、位相精度が高く、ジッタが非常に少ない信号
として得られる。

実施例13…請求項20に対応第31図は本発明の第13の実施例であり、副基準信号が
２種類同時に選択されるのを防止するようにした回路例
である。この第13実施例は、基準信号を受けて、相互に所定位相だけずれた位相を
有するｎ個の副基準信号S1〜Snを発生させる遅延手段
と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、プ
リセット端子にトリガ信号が入力されると共に、クロッ
ク端子に前記ｎ個の副基準信号S1〜Snがそれぞれ入力さ
れるｎ個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnに対応して設け
られたｎ個の第1ANDゲートAND1〜ANDnと、同じくｎ個の
フリップフロップFF1〜FFnに対応して設けられたｎ個の
2ANDゲートAND′１〜AND′ｎと、前記ｎ個の第1ANDゲートAND1〜ANDnの出力端子に接続
された第3ANDゲートAND″１〜AND″ｎと、前記ｎ個の第
2ANDゲートAND′１〜AND′ｎの出力端子に接続された第
4ANDゲートAND１〜ANDｎとを備え、前記ｎ個の第1ANDゲートAND1〜ANDnのうちＫ番目のAN
DゲートANDKには、対応するＫ番目のフリップフロップF
F Kの反転出力信号Kと、該フリップフロップFF Kのク
ロック端子に入力されるＫ番目の副基準信号ＳKと同位
相もしくは該副基準信号ＳKよりもずれた位相の副基準
信号ＳK-L（Ｌは０でない整数）との２つの信号が入力
され、前記ｎ個の第2ANDゲートAND′１〜AND′ｎのうちのＫ
番目の第2ANDゲートAND′Ｋの入力端子には対応するＫ
番目のフリップフロップFF Kの出力信号Ｑと、該フリッ
プフロップFF Kのクロック端子に入力されるＫ番目の副
基準信号ＳKと同位相もしくは該副基準信号ＳKよりもず
れた位相の副基準信号ＳK-L（Ｌは０でない整数）との
２つの信号が入力され、前記第3ANDゲートAND″１〜AND″ｎのうちのＫ番目の
第3ANDゲートAND″Ｋの入力端子には、前記第1ANDゲー
トANDKの出力信号と、前記フリップフロップFF Kの１つ
前の位相フリップフロップFFK−１の出力信号Ｑを入力
すると共に、前記第4ANDゲートAND１〜ANDｎのうち
のＫ番目の第4ANDゲートANDＫの入力端子には、前記
第2ANDゲートAND′Ｋの出力信号と、前記フリップフロ
ップFF Kの１つ前の位相フリップフロップFFK−１の反
転出力信号を入力し、前記第３及び第４の各ANDゲートの出力端子をこれら
各ANDゲートの出力信号を合成して出力するORゲートの
入力端子に接続したことを特徴とする。

以下、この第13実施例を第31図により具体的に説明す
る。この実施例の回路構成上は、第28図の第1ANDゲート
201〜203の各出力とORゲート51の入力との間に第3ANDゲ
ート31〜33を挿入し（第１経路）、第2ANDゲート211〜2
13の各出力とORゲート51の入力との間に第4ANDゲート31
1〜313を挿入した（第２経路）ものとなっている。これ
ら各経路に挿入した第3ANDゲート31〜33と第4ANDゲート
311〜313は、副基準信号を１種類のみ選択するためのも
のである。この目的で、第3ANDゲート31,32,33の他方の
入力端子は、それぞれ１つ前の位相段のフリップフロッ
プ21〜23（FF1〜FF3）のＱ出力に接続され、第4ANDゲー
ト311,312,313の他方の入力端子は、それぞれ１つ前の
位相段のフリップフロップFF1〜FF3のＱ出力に接続され
ている。

今、第32図に示すようなタイミングでトリガ信号Ｇが
入力された場合、各フリップフロップFF1〜FF3はトリガ
信号Ｇの立上り（ａ点）により一斉にプリセットされ、
各FF1〜FF3のＱ出力が全てＨレベルとなる。つまり、こ
れらにより、第3ANDゲート31〜33及び第2ANDゲート211
〜213の全てが開かれる。

次いで、トリガ信号Ｇの立下り（ｃ点）によりプリセ
ットが解除される。この後、副基準信号ＳA,SB,SCが最
先のもの（第17図ではＳB）から順次立上る。この場合
には、フリップフロップFF1〜FF3のＱ出力が全てＨレベ
ルの状態（リセット状態）から、まずFF2,FF3,FF1の順
に反転動作することになる。

最初の副基準信号ＳBによりフリップフロップFF2が反
転動作すると（ｅ点）、FF2のＱ出力（Ｌレベル）によ
り第２経路の第2ANDゲート212が閉じられるが、出力
（Ｈレベル）により第１の経路の第1ANDゲート202が開
かれる。第１経路については、第3ANDゲート32も、上記
プリセット状態にあるFF1のＱ出力（Ｈレベル）により
既に開かれている。このため、副基準信号ＳBが第１、
第3ANDゲート202,32及びORゲート51を通過して出力され
る。なお、フリップフロップFF2のＱ出力（Ｌレベル）
により次の位相段の第3ANDゲート33は閉じられ、出力
（Ｈレベル）により次の位相段の第4ANDゲート313は開
かれた状態となる。

次に副基準信号ＳCによりフリップフロップFF3が反転
動作すると（ｆ点）、FF3のＱ出力（Ｌレベル）により
第２経路の第2ANDゲート213は閉じられるが、FF3の出
力（Ｈレベル）により第１経路の第1ANDゲート203が開
かれる。第１経路の第3ANDゲート33は前の位相段のFF3
のＱ出力（Ｌレベル）により閉じられている。このた
め、副基準信号ＳCは、第１経路からORゲート51へ入力
されない。なお、フリップフロップFF3のＱ出力（Ｌレ
ベル）により次の位相段の第3ANDゲート31は閉じられ、
出力（Ｈレベル）により次の位相段の第4ANDゲート31
1は開かれた状態となる。

更に、副基準信号ＳAによりフリップフロップFF1が反
転動作すると（ｇ点）、FF1の出力（Ｈレベル）によ
り第1ANDゲート201が開かれる。しかし、第3ANDゲート3
1は前の位相段のFF3のＱ出力（Ｌレベル）により閉じら
れている。このため、副基準信号ＳAは第3ANDゲート31
で阻止され、ORゲート51へ入力されない。なお、フリッ
プフロップFF1のＱ出力（Ｌレベル）により次の位相段
の第3ANDゲート32は閉じられ、出力（Ｈレベル）によ
り次の位相段の第4ANDゲート312は開かれた状態とな
る。

ここで、一見不都合なように考えられるのは、フリッ
プフロップFF1のＱ出力（Ｌレベル）により次の位相段
の第3ANDゲート32が閉じられるため、上記最先の副基準
信号ＳBの通過が一瞬切断されるのではないかという点
である。しかし、この時点というのは、第32図のｇ点か
ら分るように、フリップフロップFF1が副基準信号ＳAの
立上りを検出した瞬間であり、必ず副基準信号ＳBはＬ
レベルになっているため、通過させている副基準信号Ｓ
Bへの影響は皆無である。

結局、順次立上る副基準信号ＳB,SC,SAのうち、最先
の副基準信号ＳCだけが出力され、位相段の数が多くな
った場合でも２以上の副基準信号が出力されることはな
い。しかも、この回路の良いところは、停止時間制御回
路40が全く存在せず、フリップフロップ21〜23もイネー
ブル入力端子のないタイプを使用できることであり、IC
化に大きく寄与できる。

なお、上記第28図〜第32図の実施例においても、位相
分割段におけるフリップフロップ21〜23と第1AND201〜2
03動作位相を180゜ずらすことにより、フリップフロッ
プ21〜23のスイッチング動作に要する遅延時間を見掛け
上ゼロとすることができる。（請求項21に対応）この技
術は、第１図や第６図，第８図の回路のみならず、第14
図，第16図，第18図，第28図，第30図，第31図等に幅広
く適用できるものである。

また、第28図〜第32図の実施例において、第1ANDゲー
ト201〜203を１段前の位相段に接続したが、必要に応じ
て、２段以上前の位相段の副基準信号を通過させる構成
とすることもできる。

遅延回路の具体例１…請求項22に対応第33図は、遅延要素を多数直列に接続して遅延回路10
を構成する場合の具体例である。基準信号SOの一周期を
17nsとするため2nsの遅延量を持つ遅延要素101を計８個
直列に接続し、且つ、その中央の位置（第５番目）に1n
sの遅延量を持つ遅延要素102を直列に挿入している。こ
のため、全体としては、前半４個の遅延要素101から成
る等分割の位相段から成る第１群と、１個の遅延要素10
2及び４個の遅延要素101から成る後半の第２群とに分け
られている。

従って、基準信号SOの一周期は、17nsが前半の第１群
で2nsづつ等分割され、後半の第２群で、その等分割間
隔の丁度中心に位相位置がずれるように、位相がずらさ
れて行く。これは、見掛け上、1nsで位相分割したこと
に相当し、遅延要素の数を全体として少なくすることが
できる。なお、個々の遅延要素としては、温度特性の安
定なECL（エミッタカップルドロジック）やＣ−MOSイン
バータ等が適当であるが、これに限定されるものではな
く、公知の任意の遅延素子を用いることができる。

この第33図のように、遅延量が偶数的な第１群と奇数
的な第２群の２つに分ける形態は、上記第１図（実施例
１）から第31図（実施例13）の全てに適用できるもので
ある。

遅延回路の具体例２…請求項23,24,25に対応第34図は、遅延要素を多数並列に接続して遅延回路10
を構成する場合の具体例である。個々の遅延要素とし
て、ここでは４種類の回路103,104,105,106が用いられ
ている。

第１段目の遅延要素回路103は、インバータ２つを直
列に接続して成り、第２段目から中央段の手前の第３段
目までの遅延要素回路104は、RC回路の両側にインバー
タを直列に接続して成る。中央段である第４段目の遅延
要素回路105は１個のインバータから成り、中央段の第
４段目の次から最終段の第６段目までの遅延要素回路10
6は、上記遅延要素回路104の片側に更にインバータを直
列に接続したものから成る。

互いに対称的に配置される２個のインバータは、入力
と出力の極性を同じにする働きをなし、１個単独または
余りのインバータは、180度の位相差を与える働きをす
る。従って、例えば遅延要素回路106の場合、180度の位
置から上記遅延要素回路104のRCに基づく遅延量を減算
するのと等価的な遅延回路要素となっている。なお、RC
の値は、IC化等の実際の製造段階で適切な値に決定する
ことができる。

この第34図の形態も、上記第１図（実施例１）から第
31図（実施例13）の全てに適用できるものである。

上記した同期信号選択回路は、種々の用途に適用する
ことができる。

適用例１本発明に従った回路はそのまま同期式水晶発振器とな
るものであるから、コンピュータのクロック発生源とし
て使用したり、データ通信の送信側の同期信号の生成用
として使用したり、所謂外部同期可能なシグナルジェネ
レータ或いはワンショットマルチバイブレータの基本要
素として使用できる。

適用例２本発明に従った回路を、そのままサンプリングオシロ
スコープまたは通常のオシロスコープの水平軸（時間
軸）の偏向回路、或いは又ロジックアナライザに用いれ
ば、時間軸の非常に正確な機器が得られる。

適用例３上記同期信号選択回路は、レーザプリンタの印字をな
すに当りレーザビームを主走査する場合の同期信号を得
るのに使用できる。即ち、第35図に示すように、半導体
レーザ60からのレーザビーム61を感光体62に対して主走
査するに際し、その主走査開始点を決定する為に主走査
幅の一端に配置されている光センサ63からの信号を、入
力端子２にトリガ信号として入力する。入力端子１に入
力する信号は、水晶発振器から得られる20MHz程度のク
ロックであり、出力端子３から印字用の主走査駆動クロ
ックを得る。

かく構成することにより、印字位置が正確になり、画
数の多い漢字等でも細部まで明瞭に再現でき、印字のに
じみ等が解消される。

適用例４例えば、非同期データ通信の分野においては受信した
信号がスタートビットであるか否か、同期データ通信の
分野においては受信した信号がSYNCであるか否かの真偽
を判断するために、信号が来たならば、信号の良否の如
何に関わらず、まず最初にトリガ信号を出力するように
なっている。そこで、このトリガ信号を端子２に受ける
一方、入力端子１には必要な精度のクロック信号を入力
しておいて、端子３から、データ信号の良否の確認或い
は解読用として利用可能なクロック信号を取出す。

これにより、非同期データ通信の場合、従来は解読用
クロック信号の周波数を高くすると、逆にそのクロック
信号の周波数が高くできなかったが、本回路によれば、
素子の動作限度まで周波数を上げることができ、その結
果、伝送速度を非常に高くすることができる。また同期
データ通信の場合には、同期引込み時間を長く要してい
たが、本回路によれば、その時間を非常に短くすること
ができ、その結果、伝送速度を非常に高くすることがで
きる。

適用例５上記同期データ通信の分野の１つとしては、インデク
スホールを有するフロッピーディスクを記録媒体とした
記録装置がある。この記録装置においては、インデクス
センサからの信号をタイミング信号発生回路が受けてリ
セットされ、続いて検出されるシンクロ信号の最初のパ
ルスを受けた時点から、タイミング信号発生回路がトリ
ガ信号を発生するようになっている。

以下、この記録装置に適した高速追従PLL装置の実施
例を、第36図及第37図の回路例に基づいて説明する。

これらの回路は、入力端子に加えられる入力信号S1に
対し、周波数と位相の精度を高く保ちながら、しかし周
波数を大幅に変えることなく、最短の引込み時間で、入
力信号S1に対し周波数及び位相が一定の関係にある出力
信号を得るように構成されている。

PLL装置の実施例１第36図に示す高速追従形PLL装置は、電圧制御発振器
（VCO）76と、同期信号選択回路77と、位相比較器72
と、フローティング回路73Aを前置した電圧保持回路と
しての機能を兼ねるローパスフィルタ（LPF）74と、タ
イミング抽出回路710とを有する。

入力端子71に加えられる入力信号S1は、カラーバース
ト信号BS（第38図）のように有限の長さの連続波の形で
間欠的に現われる信号であり、出力端子715には、以下
に述べるようにして、最短の引込み時間で、入力信号S1
に対し位相及び周波数が一致した出力信号S15が得られ
る。

タイミング抽出回路710の抜取信号入力端子711には、
信号S11として、上記間欠的に現れる連続波の到来区間
を指示する信号（抜取信号）、色同期回路の場合にはバ
ースト抜取りパルスBT（第38図）が入力される。タイミ
ング抽出回路710は、この抜取信号S11を受けた後、その
抜取信号S11の存続する間に、入力信号S1から２種のタ
イミング信号S12,S13（第38図）を作成する。第１のタ
イミング信号S12は主として処理の最初を、第２タイミ
ング信号S13は処理期間幅を定めるためのものである。

第38図に示すように、第１のタイミング信号S12は、
抜取信号S11を受けた時点で立上り、入力信号S1の或る
位相位置に合致した時点で立下るパルス（リセットパル
スＫ）から成り、このリセットパルスＫが生じている間
は同期信号選択回路77の動作が阻止される。正確には、
このリセットパルスＫの前縁が同期信号選択回路77の動
作に対する「ストップトリガ信号S121」として働き、リ
セットパルスＫの後縁が「スタートトリガ信号S122」と
して働く。

上記２つのトリガ信号のうち、位相変動をなくす上で
特に重要となるのは、後者のスタートトリガ信号S122の
発生するタイミングである。何故なら、スタートトリガ
信号S122を入力信号S1の位相位置と同期して発生させな
ければ、同期信号選択回路77において位相を合せるべき
基準がなくなってしまうからである。

上記スタートトリガ信号S122を発生させるべき入力信
号S1の位相位置は、上記連続波の波数または半波の数
を、波形状の任意の点を基準として計数することによ
り、判断することができる。しかし、カラーバースト信
号の場合は、１度目の入力信号と２度目の入力信号とで
位相が半波分だけずれる関係をもって順次に入力されて
来る。そこで、この実施例では、このような入力信号の
場合にも処理可能とするため、把握が容易な上記連続波
の波のゼロクロス点を基準として、連続波を１波づつ計
数する。具体的には、タイミング抽出回路710の内部カ
ウンタ（図示せず）で、連続波が正から負にゼロクロス
する点を計数し、所定の計数値、第38図では２カウント
目に至った時点で、スタートトリガ信号S122を発生す
る。即ち、第１のタイミング信号S12がＨレベルからＬ
レベルに落ち、これにより同期信号選択回路77がスター
トする。この第１のタイミング信号S12は、Ｌレベルに
落てから次の抜取信号S11がタイミング抽出回路710に入
力された時点で、再びＨレベルとなり、このとき同期信
号選択回路77の動作がストップする。

なお、スタートトリガ信号S122を発生させるべき入力
信号S1の位相位置は、後述する周波数調整における位相
比較器72の比較時間が長くなるように、できるだけ入力
信号S1たる連続波の前部分に設定するのが好ましい。

第２のタイミング信号S13は、上記第１のタイミング
信号のトリガ信号S122が発生した時点（時刻t11）で立
上り、入力信号S1が存続している期間中の後部分におけ
る所定の位相位置（時刻t11）で立下るパルスの形で発
生される。この所定の位相位置というのは、上記第１の
タイミング信号S12の場合と同様に、タイミング抽出回
路710の別の内部カウンタ（図示せず）が、入力信号S1
のゼロクロス点を所定数だけ計数した時点、第38図では
８カウント目である。

この第２のタイミング信号S13は、フローティング回
路73Aに対し制御信号として与えられ、そのパルスが存
続している区間は、フローティング回路73Aのフローテ
ィング動作を禁止する「フローティング禁止信号FS」と
して働く。このフローティング禁止信号FSが与えられた
場合には、フローティング回路73Aが、その期間だけ、L
PF74の入力端子を位相比較器72の出力端子に接続する状
態に切換わる。また、フローティング禁止信号FSが存在
していないときは、フローティング回路73Aがフローテ
ィング状態となり、LPF74の入力端子が位相比較器72か
ら切離される。

このようにアナログスイッチ73Bの入力端子をフロー
ティング状態とするのは、入力信号S1が間欠的に入力さ
れる形態をとるため、入力信号S1の存在している期間内
のみならず、入力信号S1の現れていない期間中において
も、LPC74に位相比較器72の出力を保持させて、VCO76の
動作を続行させるためである。

（ａ）位相位置選択 VCO76は、LPF74から与えられる電圧（信号S4）に応じ
て発振周波数が制御されるが、説明の便宜上、ここでは
出力信号S6の周波数はまだ不確定であり、入力信号S1に
一致していないものとする。

同期信号選択回路77は、詳しくは後述するが、このVC
O76の出力信号S6を受け、これを遅延して複数の副基準
信号を作り、上記スタートトリガ信号S122が入力された
時点から上記複数の副基準信号の分周を開始し、それら
の分周されて順次得られる信号を論理合成して出力する
ことで、入力信号S1の位相位置に一致した出力信号S7を
取り出す。

換言すれば、同期信号選択回路77は、上記複数の副基
準信号のうち、スタートトリガ信号S122で規律される入
力信号S1の位相位置（第38図の時刻t11）を基準とし
て、この位相位置に一致した位相位置からまたは極めて
近い位相位置から変化する１つの副基準信号を選択し、
その位相位置より繰返しが開始される出力信号S7を作り
出す。

この同期信号選択回路77の出力信号S7はそのまま出力
端子715に出力信号S15として現れる。従って、同期信号
選択回路77の働きにより、たとえ入力信号S1の位相が大
きく変動した場合でも、瞬時にその位相位置に追従して
位相位置合せをした出力信号S15が出力端子715に出力さ
れる。

但し、同期信号選択回路77はVCO76の出力信号S6に基
づいて出力信号S7を作り出しているため、出力信号S7の
周波数については、専らVCO76の出力周波数によって決
定される。従って、こoVCO76の出力周波数は、本装置全
体が動作する最初から入力信号S1の周波数に近似または
一致していることが望ましいが、本装置は必ずしも最初
からVCO76の出力周波数が入力信号S1の周波数と相関を
持っている必要はない。その理由は、後述する周波数調
整作用によって、すぐにVCO76の出力周波数が入力信号S
1の周波数に一致して来るからである。

（ｂ）周波数調整上記のようにして出力信号S15の位相位置調整が行わ
れた場合でも、出力信号S15の周波数が入力信号S1の周
波数と異なっているときは、その「周波数誤差」に起因
して、出力信号S15と入力信号S1との間に位相差が生れ
る。そこで、この入力信号S1と出力信号S15間に生じて
いる位相差を位相比較器72で取り出し、位相誤差がゼロ
となるようにVCO76の周波数を変化させる周波数調整を
行う。

まず、上記同期信号選択回路77の出力信号S7は、その
まま出力端子715に導かれて出力信号S15となる一方で、
位相比較器72の比較入力端子にも導かれる。位相比較器
72は、この出力信号S7と入力信号S1との位相を比較し、
両信号の位相差に対応する位相誤差信号S2を出力する。

フローティング回路73Aは、第２のタイミング信号S13
によるフローティング禁止信号FSの発生している区間
（時刻t11〜t13）に亘って、LPF74の入力端子を位相比
較器72の出力端子に接続する。位相比較器72の出力信号
S2がLPF74に入力され、LPF74は、出力信号S2から高域成
分を除去して直流成分を取り出し、位相誤差に対応する
直流電圧をVCO76ヘ供給する。VCO76は、このLPF74から
与えられた直流電圧の大きさにより発振周波数が制御さ
れ、或る出力周波数で信号S6を出力する。

同期信号選択回路77はこのVCO76の出力周波数に基づ
いて動作し、その出力信号S7の周波数が、入力信号S1の
周波数に一致して来る。即ち周波数調整が行われる。

ここで問題となるのは、入力信号S1としてカラーバー
スト信号のように有限の長さの連続波の形で間欠的に現
われる信号を取り扱っていることであり、入力信号S1が
現れなくなると周波数調整が続行不可能となることであ
る。

しかし、本装置では、入力信号S1が現れなくなる区間
の到来に先立って、第２のタイミング信号S13によるフ
ローティング禁止信号FSが消去し（時刻t13）、これに
よりフローティング回路73AがLPF74の入力端子をフロー
ティング状態にする。これはLPF74がCR回路で構成され
ている場合、その構成要素であるコンデンサにより入力
値が保持されることを意味する。この意味において、LP
F74は電圧保持回路としての機能を兼ねる。従って、こ
の後入力信号S1が現れなくなる区間が到来しても、LPF7
4には、フローティング状態となる直前における電圧が
保持されているため、周波数調整作用が保持され、次の
入力信号S1の到来で再び続行される。

このようにして、出力信号S15の出力周波数も入力信
号S1の周波数に一致される。但し、ここでの周波数一致
は、必ずしも入力信号S1と同じ周波数になることを意味
せず、入力信号S1の周波数と一定の関係、例えば２倍,3
倍等の関係にあれば、周波数の一致となる。これは、出
力周波数としての取扱い良さ及び同期信号選択回路77の
内部構成によって定まるものである。

PLL装置の実施例２上記同期信号選択回路77により出力信号S15の位相位
置調整が行われた場合でも、同期信号選択回路77の構成
回路素子に遅延時間があるので、その出力信号S7が、上
記スタートトリガ信号S122で規律される入力信号S1の位
相位置（第38図の時刻t11）に完全には一致せずまたは
極めて近い位相位置より取り出され、出力信号S7に「位
相位置誤差」が残る。第38図には、入力信号S1の位相位
置（時刻t11）に対し、僅かにtpだけ位相の異なる出力
信号S15として示してある。一方、既に述べたように、
出力信号S15の周波数が入力信号S1の周波数と異なって
いるときは、その「周波数誤差」が出力信号S15と入力
信号S1との間の別の位相誤差となって現れる。そこで、
この「位相位置誤差」と「周波数誤差」の両者に起因し
て、入力信号S1と出力信号S15間に生じている総合的な
位相差を位相比較器72で取り出し、先に位相位置誤差を
除去したのち、VCO76の周波数を残りの位相誤差がゼロ
となるように変化させる周波数調整を行う。

第37図に示す高速追従形PLL装置は、同期信号選択回
路77と出力端子715との間に設けた移相器78と、出力端
子715から位相比較器72の比較入力端子へのライン中に
設けた分周器79と、フローティング回路73A及びLPF74間
に設けたアナログスイッチ73Bと、アナログスイッチ73B
によりLPF74と二者択一的に選択され移相器78の位相補
正量を制御する電圧保持回路としての機能を兼ねるLPF7
5とを有する。

タイミング抽出回路710は、上記２種のタイミング信
号S12,S13の他に、第３のタイミング信号S14（第38図）
を作成する。この第３タイミング信号S14は、上記第２
のタイミング信号S13が規律する処理期間幅を前半と後
半に分けるためのものである。

即ち、第３タイミング信号S14のパルスは、上記第１
のタイミング信号S12（リセットパルスＫ）のスタート
トリガ信号S122が生じた時点で立上り、タイミング抽出
回路710の更に別の内部カウンタによる入力信号のゼロ
クロス点の計数が所定数値に達した時点（第38図では５
カウント目）で立下る。この第３タイミング信号S14
は、アナログスイッチ73Bに対し「アナログセレクト信
号AS」として与えられる。アナログスイッチ73Bは、通
常その出力端子をLPF74側に接続しているが、アナログ
セレクト信号ASが与えられるとLPF75に側に接続する状
態に切換わる。

第37図は、入力信号S1として、カラーテレビジョンの
カラーバースト及び搬送色信号（VS）からバースト分離
増幅回路（図示せず）により抽出したカラーバースト信
号（BS）を取扱ったものであり、搬送色信号を復調する
ため必要な基準副搬送波（ＳBＳ）を作り出す色同期回
路として機能させた例である。抜取信号入力端子711に
は抜取信号S11としてバーストと抜取りパルス（BT）が
入力される。この第38図には、動作がより安定となる２
度目のバースト信号S1が来てからの状態変化を示してあ
る。

次に、この色同期回路の場合につて第37図の回路の動
作を、第38図を参照しながら説明する。

２度目のバースト信号S1がまだ到来しない間は、タイ
ミング抽出回路710からフローティング禁止信号FS（S1
3）が発生されておらず、その結果フローティング回路7
3Aがフローティング状態にある。また、アナログセレク
ト信号AS（S14）も発生されておらず、その結果アナロ
グスイッチ73BがLPF74側に切換っている。リセットパル
スＫ（S12）も発生されておらず、第１のタイミング信
号S12はＬレベルとなっているため、同期信号選択回路7
7はその禁止が解除された状態にあり、動作を続けてい
る。従って、出力端子715には、１度目のバースト信号S
1に関して同期信号選択回路77により位相位置が合せら
れ且つ周波数調整を受けた出力信号S7が、出力信号S15
として生じている。

（ａ）ストップまず、２度目のバースト信号S1に先立ちバースト抜取
パルスBT（S11）が到来する（時刻t10）。これによりタ
イミング抽出回路710のリセットパルスＫが発生し、そ
の立上りで発生されるストップトリガ信号S121により、
同期信号選択回路77の動作が禁止され、その出力が停止
する。

次いで、今問題としている２度目のバースト信号S1が
到来する（第38図のＰ点）。従って、同期信号選択回路
77はその禁止が解除されるのを待機する状態に、位相比
較器72は出力信号S9が入力されるのを待機する状態とな
る。

（ｂ）位相位置選択タイミング抽出回路710は、バースト信号S1をＰ点か
ら３カウントした時点（時刻t11）で、リセットパルス
Ｋ（S12）を立下げてスタートトリガ信号S122を発生さ
せると共に、フローティング禁止信号FS（S13）及びア
ナログセレクト信号AS（S14）を発生させる。ストップ
トリガ信号S121により、同期信号選択回路77の禁止が解
除されると共に、分周器79が分周機能を開始する。

同期信号選択回路77は、第36図で説明したのと全く同
様にして、スタートトリガ信号S122で規律されるバース
ト信号S1の位相位置（第38図の時刻t11）に一致した位
相位置からまたは極めて近い位相位置から変化する１つ
の副基準信号を選択し、その位相位置より繰返しが開始
される出力信号S7を作り出す。これにより、同期信号選
択回路77の出力信号S7とバースト信号S1との位相関係
は、位相位置誤差がほとんどゼロの状態まで瞬時に合致
させられる。

このように同期信号選択回路77で殆ど位相調整の済ん
だ出力信号S7は、移相器78を経て、出力端子715に出力
信号S15として現れる。

（ｃ）位相位置誤差の除去本来、同期信号選択回路77の出力信号S7とバースト信
号S1との位相関係は、位相位置誤差がゼロであるはずで
あるが、回路素子に固有の遅延時間があるので、出力信
号S7は本来あるべき位相位置から若干遅れを生じ、極め
て僅かではあるが、第38図にtpで示す如く位相位置のず
れが残る。そこで、このずれを補償すべく、移相器78に
よって、アナログセレクト信号AS（S14）の発生されて
いる区間（時刻t11より時刻t12）内に、この位相誤差を
小さくする。勿論、これ以外にも、電源電圧変動、環境
温度変化等による位相変動が原因となって位相誤差を生
ずるが、長期的に見た場合には、このようなゆるやかな
位相誤差についても、移相器78により、結果的には修正
されることとなる。第38図では、時刻t12で位相誤差が
ゼロとなるように示してあるが、実際には、必ずしもt1
2で位相誤差がなくなるとは限らない。

詳述するに、上記出力信号S15は、そのまま出力端子7
15に導かれる一方で、分周器79に導かれる。分周器79は
この出力信号S15を分周し、その分周後の出力信号S9を
位相比較器72の比較入力に与える。この結果、位相比較
器72は、分周器79の出力信号S9と２度目のバースト信号
S1との位相比較を開始する。

また、フローティング禁止信号FS（S13）によりフロ
ーティング回路73Aが接続状態に切換り、アナログセレ
クト信号AS（S14）によりアナログスイッチ73BがLPF75
側に切換る。従って、位相比較器72の出力は、フローテ
ィング回路73A、アナログスイッチ73Bを通ってLPF75に
供給され、LPF75で高域成分が除去されて取り出された
直流成分が、移相器78の制御入力端子に位相補正信号と
して加わる。

移相器78は、この位相補正信号を受けて、同期信号選
択回路77の出力信号S7を、位相比較器72における信号S9
とバースト信号S1との位相誤差が少なくなる方向に、移
相させる。但し、ここでは分周器79の出力信号S9と２度
目のバースト信号S1との位相誤差は、ゼロまたは90度も
しくは180度等の一定の関係が保たれれば、それで誤差
がないと考える。

（ｄ）周波数調整タイミング抽出回路710は、バースト信号S1をＰ点か
らカウントし一定値になったとき、この実施例では５カ
ウントした時点（時刻t12）で、アナログセレクト信号A
S（S14）を消去させる。これによりアナログスイッチ73
BがLPF74側に戻る。上記位相位置選択及び位相位置誤差
の除去により、位相位置は多くの場合まず正確に一致し
ている。従って、今度は、残りの周波数誤差に対応した
位相誤差が出力S2として位相比較器72に取り出され、LP
F74に供給される。周波数誤差に対応したLPF74の直流出
力電流がVCO76に周波数補正信号S4として加わる。VCO76
は、この周波数補正信号S4を受けて、同期信号選択回路
77の出力信号を、分周器79の出力信号S9とバースト信号
S1との周波数誤差が少なくする方向に、その出力周波数
を変化させる。

ところで、アナログスイッチ73BがLPF74側に切換り、
LPF75は切離されるが、それまでのアナログスイッチ73B
が切換る直前の補正量は、LPF75の構成要素であるコン
デンサに記憶保持されている。従って、時刻t12以降に
おいても、移相器78による位相位置誤差の補正は、引続
き行われる。

タイミング抽出回路710は、バースト信号S1をＰ点か
らカウントし一定値になったとき、この実施例では８カ
ウントした時点（時刻t13）で、第２のタイミング信号S
13をＬレベルにする。第２のタイミング信号S13による
フローティング回路73Aがフローティング状態に切換
る。従って、位相比較器72の出力は、フローティング回
路73Aにより切離され、アナログスイッチ73Bには供給さ
れない。この結果、フローティング状態に切換る直前の
補正量は、LPF74の構成要素であるコンデンサに記憶保
持されている。従って、時刻t13以降においても周波数
の補正は、引続き行われる。

フローティング回路73Aは、第２のタイミング信号S13
のフローティング禁止信号が与えられた場合には、その
期間だけ、アナログスイッチ73Bの入力端子を位相比較
器72の出力端子に接続し、それ以外の場合には、アナロ
グスイッチ73Bの入力端子を位相比較器72から切離し、
結果的にLPF74,75の入力端子をフローティング状態とす
る。このフローティング状態は、入力信号S1の現れてい
ない期間や分周器79からの信号S9が消失した場合におい
てなされ、LPF74,75の電圧保持機能によって入力値が保
持される。

（ｅ）動作の繰返上述した位相と周波数の補正は、第３度目以降の各バ
ースト信号の到来する度に、繰返し行なわれる。この過
程において、周波数が一定で位相変動が生じ、その結果
位相及び周波数が一定関係に保たれなくなった場合に
も、先に周波数を変えることなく、位相を一定関係に保
つことのみによって、全体としての位相引込みが瞬時に
完了できる。従って、周波数変動が多くないのにも関わ
らず位相変動が起る場合、例えば、フロッピーディスク
等のディスク装置或いはビデオテープレコーダ等の情報
信号系に適用すれば、モータ駆動源のワウフラッタが相
当大きくても、これを回路的に瞬時に補正することがで
きる。

変形実施例移相器78は、出力信号S7の位相が入力信号S1に対する
本来あるべき一定の位相関係からずれた場合には、これ
を正しい位相関係に戻す働きをするものである。従っ
て、移相器78は、位相精度をあまり必要としない場合に
はこれを省くことができる。

また、上記実施例では、フローティング回路73Aをタ
イミング信号S13で切換えたが、分周器79の出力信号S9
または入力信号S1によって、フローティング回路73Aを
切換えることもできる。また、入力端子711を省略し、
入力信号S1から必要なタイミング信号を得ることもでき
る。

更に、上記実施例に別回路を追加し、例えば、フロッ
ピーディスク装置等でのシンクロ信号の検出回路、シン
クロ信号得発生回路並びに、デコード回路にも応用可能
である。更には周波数ホッピング通信方式における同期
信号発生回路、同方式におけるデコード回路等にも応用
できる。これらフロッピーディスク装置や周波数ホッピ
ング通信方式等に応用する場合には、第37図の回路を例
えば次のように修正して適用することができる。

即ち、上記実施例では、位相比較器72の出力は、フロ
ーティング回路73Aのみに接続されているが、位相比較
器72の出力をフローティング回路73Aだけでなく新たに
設けたアイソレーションアンプ（図示ぜず）にも接続
し、このアイソレーションアンプの出力を上記とは別の
ローパスフィルタ（図示せず）に接続し、以って、ロー
パスフィルタの出力がある程度以上の電圧レベルとなっ
た時には、周波数または位相の同期がずれたのとして、
電圧比較器により信号を出力するように構成するのであ
る。

これにより、入力信号S1として入ってる同期信号（情
報信号としては、一般的にはシンクロ信号と呼ばれる）
の状態が変化したことを検出し、この変化点を促えてタ
イミング信号抽出回路710の作動を決定し、誤った同期
信号が到来していることを検出するようにした回路とし
ても使用することが出来る。

なお、上記の同期信号選択回路77にあっては、フリッ
プフロップFF1、FF2、FF3の代りに、プリセット可能な
分周器を使用し、これに所望の値をプセットしておくこ
とにより、トリガ信号からの位相位置を90度、180度、2
70度のように、設定することが可能となる。

他の回路との整合同期信号選択回路77が入力端子712からのスタートト
リガ信号S122に同期して、VOC76の出力信号S6のｍ分の
１（ｍは２以上の整数）の周波数の信号S7（周波数ｆ）
を出力する回路であるとする。

VOC76は、必要とする出力信号S15の周波数をｆとする
と、そのｍ倍の発振周波数mfの信号S6を、同期信号選択
回路77に与えるように設計する。

一方、分周器79については、次のようにする。即ち、
位相比較器72においては、出力信号S15の周波数ｆに対
し、入力信号S1の周波数が（1/y）ｆと両者が異なって
いる場合には、位相比較ができない。従って、分周器79
については、両者の周波数が同一になるように、その分
周比を定める。もし、１対１の分周比となる場合には、
分周器79を省略することができる。一般的には、出力信
号S15は入力信号S1よりも高い周波数で取り出す方が、
信号として取扱い易いので、通常の場合は分周器79を挿
入する方が好ましい。

変形実施例第37図の移相器78は、出力信号S7の位相が入力信号S1
に対する本来あるべき一定の位相関係からずれた場合に
は、これを正しい位相関係に戻す働きをするものであ
る。従って、移相器78は、位相精度をあまり必要としな
い場合にはこれを省くことができる。

また、上記実施例では、フローティング回路73Aをタ
イミング信号S13で切換えたが、分周器79の出力信号S9
または入力信号S1によって、フローティング回路73Aを
切換えることもできる。

更に、入力端子711を省略し、入力信号S1から必要な
タイミング信号を得ることもできる。

また、上記実施例に別回路を追加し、例えば、フロッ
ピーディスク装置等でのシンクロ信号の検出回路、シン
クロ信号得発生回路並びに、デコード回路にも応用可能
である。更には周波数ホッピング通信方式における同期
信号発生回路、同方式におけるデコード回路等にも応用
できる。これらフロッピーディスク装置や周波数ホッピ
ング通信方式等に応用する場合には、第37図の回路を例
えば次のように修正して適用することができる。

即ち、上記実施例では、位相比較器72の出力は、フロ
ーティング回路73Aのみに接続されているが、位相比較
器72の出力をフローティング回路73Aだけでなく新たに
設けたアイソレーションアンプ（図示ぜず）にも接続
し、このアイソレーションアンプの出力を上記とは別の
ローパスフィルタ（図示せず）に接続し、以って、ロー
パスフィルタの出力がある程度以上の電圧レベルとなっ
た時には、周波数または位相の同期がずれたものとし
て、電圧比較器により信号を出力するように構成するの
である。

産業上の利用可能性本発明の同期信号選択回路は、種々の用途に適用する
ことができる。上記実施例では、色同期回路を中心とし
て説明したが、第36図及び第37図に示した本装置は、こ
れ限定されるものではない。例えば、（１）カラー映像
信号の書込み用クロック信号発生回路や、（２）カラー
映像信号の読出し用クロック信号発生回路や、（３）バ
ースト信号用の周波数カウンタや、（４）フロッピーデ
ィスク等の所謂ディスク装置での読出し用または書込み
用のクロック信号発生回路や、（５）ディスク装置での
同期信号検出回路あるいはデコード回路等や、（６）周
波数ホッピング通信方式（周波数を一定時間だけ保持
し、順次その周波数を変化させることにより、必要な情
報を送る通信の１つの方式）での同期信号検出回路また
は同期信号発生回路や、（７）直列データ伝送方式にお
ける同期信号検出回路、解読用同期信号発生回路等にも
適用できるものである。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03L 7/00 H03K 5/00

Claims

(57)【特許請求の範囲】

【請求項１】基準信号を受けて、相互に所定位相だけず
れた位相を有するｎ個の副基準信号S1〜Snを発生させる
遅延手段と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、プリ
セット端子にトリガ信号が入力されると共に、クロック
端子に前記ｎ個の副基準信号S1〜Snがそれぞれ入力され
るｎ個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnに対応して設けら
れたｎ個のANDゲートAND1〜ANDnと、該ｎ個のANDゲートAND1〜ANDnの出力信号を論理合成し
て出力する論理回路とを備え、前記ｎ個のANDゲートAND1〜ANDnのうちのＫ番目のANDゲ
ートAND Kには、前記ｎ個のフリップフロップFF1〜FFn
のうちのＫ番目のフリップフロップFF Kの反転出力信号
Kと、該フリップフロップのクロック端子に入力され
る副基準信号ＳKと同位相もしくは該副基準信号ＳKより
もずれた位相の副基準信号ＳK-L（Ｌは０でない整数）
との２つの信号が入力され、前記トリガ信号が到来してから、ｎ個のフリップフロッ
プのうちいずれかのフリップフロップの出力が最初に変
化するまでの間イネーブル信号を発生する停止時間制御
回路とを備え、該停止時間制御回路が出力するイネーブ
ル信号を前記フリップフロップのイネーブル端子に入力
することを特徴とする同期信号選択回路。
【請求項２】前記停止時間制御回路は、トリガ信号を一
定時間だけ遅延してイネーブル信号を作成する遅延回路
であることを特徴とする請求の範囲第１項記載の同期信
号選択回路。
【請求項３】前記停止時間制御回路は、トリガ信号の後
縁の直後に最初に前縁が生起した副基準信号に対して１
つのフリップフロップが応答動作した当該フリップフロ
ップの出力を受けて、イネーブル信号を消失させる論理
回路であることを特徴とする請求の範囲第１項または第
２項記載の同期信号選択回路。
【請求項４】前記各フリップフロップFF1〜FFnは負論理
入力のクロック入力端子を有し、前記副基準信号の負論
理入力により前記各ANDゲートに対して反転出力信号
を出力するものであり、前記ANDゲートの動作位相が前
記フリップフロップの動作位相と180゜異なるものであ
ることを特徴とする請求の範囲第１項記載の同期信号選
択回路。
【請求項５】前記各ANDゲートAND1〜ANDnと前記論理回
路との間に、前記ANDゲートAND1〜ANDnに対応して、第2
ANDゲートAND′１〜AND′ｎをそれぞれ設け、これらｎ
個の第2ANDゲートAND′１〜AND′ｎのうちの１つの第2A
NDゲートAND′ｇの入力端子にそれに対応する前記ANDゲ
ートANDgから出力された副基準信号を入力し、前記第2ANDゲートAND′ｇの制御入力端子を、該第2AND
ゲートAND′ｇに入力する副基準信号よりも１つ前の位
相の副基準信号を入力するフリップフロップFFg−１の
出力端子Ｑに接続したことを特徴とする請求の範囲第１
項または第４項記載の同期信号選択回路。
【請求項６】前記ｎ個のフリップフロップFF1〜FFnを、
各フリップフロップに入力する副基準信号の位相の順序
に従って上位と下位の２つの群に分け、その上位群のｈ個のフリップフロップFF1〜FFhには、当
該フリップフロップFF1〜FFhの出力端子に接続されたAN
DゲートAND1〜ANDhと前記第2ANDゲートAND′１〜AND′
ｈとを共に副基準信号が通過するときに出力を生じる第
3ANDゲートAND″１〜AND″ｈを設け、これらｈ個の第3A
NDゲートAND″１〜AND″ｈの出力端子を、これら第3AND
ゲートAND″１〜AND″ｈのいずれかに出力が生じたとき
に禁止する制御ゲートの入力端子に接続し、他方の下位群のｎ−ｈ個のフリップフロップFFh＋１〜F
Fnに接続された第2ANDゲートAND′ｈ＋１〜AND′ｎの入
力端子には、前記制御ゲートの出力端子を接続したこと
を特徴とする請求の範囲第５項記載の同期信号選択回
路。
【請求項７】基準信号を受けて、相互に所定位相だけず
れた位相を有するｎ個の副基準信号S1〜Snを発生させる
遅延手段と、前記ｎ個の副基準信号のうちｎ−１個の副基準信号S1〜
Sn−１に対応して設けられたｎ−１個のフリップフロッ
プFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１に対応し
て設けられたｎ−１個のANDゲートAND1〜ANDn−１と、該ｎ−１個のANDゲートAND1〜ANDn−１の出力信号を論
理合成して出力する論理回路とを備え、前記ｎ−１個のフリップフロップFF1〜FFn−１のうちの
Ｋ番目のフリップフロップFF Kのプリセット端子にトリ
ガ信号が入力されると共に、クロック端子にはＫ＋１番
目の副基準信号ＳK+1が入力され、前記ｎ−１個のANDゲートAND1〜ANDn−１のうちのＫ番
目のANDゲートANDKには、前記フリップフロップFF Kの
反転出力信号Kと、該フリップフロップのクロック端
子に入力される該副基準信号ＳK+1よりも前にずれた位
相の副基準信号ＳK-L（Ｌは０以上の整数）との２つの
信号がそれぞれ入力され、前記ｎ−１個のフリップフロップFF1〜FFn−１の反転出
力信号に基づき、トリガ信号が到来してから、ｎ−１個
のフリップフロップのうちいずれかのフリップフロップ
の出力が最初に変化するまでの間イネーブル信号を発生
する停止時間制御回路とを備え、該停止時間制御回路が
出力するイネーブル信号を前記フリップフロップFF1〜F
Fn−１のイネーブル端子に入力することを特徴とする同
期信号選択回路。
【請求項８】基準信号を受けて相互に所定位相だけずれ
た位相を有するｎ個の副基準信号S1〜Snを発生させる遅
延手段と、前記ｎ個の副基準信号のうちｎ−１個の副基準信号S1〜
Sn−１に対応して設けられたｎ−１個のフリップフロッ
プFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１に対応し
て設けられたｎ−１個のANDゲートAND1〜ANDn−１と、該ｎ−１個のANDゲートAND1〜ANDn−１の出力信号を論
理合成して出力する論理回路とを備え、前記ｎ−１個のフリップフロップFF1〜FFn−１のうちの
Ｋ番目のフリップフロップFF Kのプリセット端子にトリ
ガ信号が入力されると共に、クロック端子にはＫ番目の
副基準信号ＳKが入力され、前記ｎ−１個のANDゲートAND1〜ANDn−１のうちのＫ番
目のANDゲートANDKには、前記フリップフロップFF Kの
反転出力信号Kと、該フリップフロップのクロック端
子に入力される該副基準信号ＳKよりも後にずれた位相
の副基準信号ＳK+L（Ｌは１以上の整数）との２つの信
号がそれぞれ入力され、前記トリガ信号が到来してから、ｎ−１個のフリップフ
ロップのうちいずれかのフリップフロップの出力が最初
に変化するまでの間イネーブル信号を発生する停止時間
制御回路とを備え、該停止時間制御回路が出力するイネ
ーブル信号を前記フリップフロップのイネーブル端子に
入力することを特徴とする同期信号選択回路。
【請求項９】前記停止時間制御回路は、トリガ信号を一
定時間だけ遅延してイネーブル信号を作成する遅延回路
であることを特徴とする請求の範囲第７項または第８項
記載の同期信号選択回路。
【請求項１０】前記停止時間制御回路は、トリガ信号の
後縁の直後に最初に前縁が生起した副基準信号に対して
１つのフリップフロップが応答動作した当該フリップフ
ロップの出力を受けて、イネーブル信号を消失させる論
理回路であることを特徴とする請求の範囲第７項または
第８項記載の同期信号選択回路。
【請求項１１】前記ｎ−１個の各フリップフロップFF1
〜FFn−１は負論理入力のクロック入力端子を有し、前
記副基準信号の負論理入力により前記各ANDゲートに対
して反転出力信号を出力するものであり、前記ANDゲ
ートの動作位相が前記フリップフロップの動作位相と18
0゜異なるものであることを特徴とする請求の範囲第７
項または第８項記載の同期信号選択回路。
【請求項１２】前記ｎ−１個のANDゲートAND1〜ANDn−
１と前記論理回路との間に、前記各ANDゲートAND1〜AND
n−１に対応して、第2ANDゲートAND′１〜AND′ｎ−１
をそれぞれ設け、これらｎ個の第2ANDゲートAND′１〜A
ND′ｎ−１のうちのｇ番目のANDゲートAND′ｇの入力端
子にそれに対応する前記ANDゲートANDgから出力された
副基準信号を入力し、前記第2ANDゲートAND′ｇの制御入力端子を、該第2AND
ゲートAND′ｇに入力する副基準信号よりも１つ前の位
相の副基準信号を入力するｇ−１番目のフリップフロッ
プFFg−１の出力端子Ｑに接続したことを特徴とする請
求の範囲第７項または第８項記載の同期信号選択回路。
【請求項１３】前記ｎ−１個のフリップフロップFF1〜F
Fn−１を、各フリップフロップに入力する副基準信号の
位相の順序に従って上位と下位の２つの群に分け、その上位群のｈ個のフリップフロップFF1〜FFhには、当
該フリップフロップFF1〜FFhの出力端子に接続されたAN
DゲートAND1〜ANDhと前記第2ANDゲートAND′１〜AND′
ｈとを共に副基準信号が通過するときに出力を生じる第
3ANDゲートAND″１〜AND″ｈを設け、これらｈ個の第3A
NDゲートAND″１〜AND″ｈの出力端子を、これら第3AND
ゲートAND″１〜AND″ｈのいずれかに出力が生じたとき
に禁止する制御ゲートの入力端子に接続し、他方の下位群のｎ−１−ｈ個のフリップフロップFFh＋
１〜FFn−１に接続された第2ANDゲートAND′ｈ＋１〜AN
D′ｎ−１の入力端子には、前記制御ゲートの出力端子
を接続したことを特徴とする請求の範囲第12項記載の同
期信号選択回路。
【請求項１４】基準信号を受けて、相互に所定位相だけ
ずれた位相を有するｎ個の副基準信号S1〜Snを発生させ
る遅延手段と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、クロ
ック端子にトリガ信号が入力されると共に、データ端子
に前記ｎ個の副基準信号S1〜Snがそれぞれ入力されるｎ
個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnのうちｎ−１個の
フリップフロップFF1〜FFn−１に対応して設けられたｎ
−１個のANDゲートAND1〜ANDn−１と、該ｎ−１個のANDゲートAND1〜ANDn−１の出力信号を論
理合成し出力する論理回路とを備え、前記ｎ−１個のANDゲートAND1〜ANDn−１のうちのＫ番
目のANDゲートANDKには、前記ｎ個のフリップフロップF
F1〜FFnのうちのＫ番目のフリップフロップFF Kの反転
出力信号Kと、Ｋ＋１番目のフリップフロップFFK+1の
出力端子からの出離位信号ＱK+1と、前記Ｋ番目フリッ
プフロップFF Kに入力されるＫ番目の副基準信号ＳKと
同位相もしくは該副基準信号ＳKよりもずれた位相の副
基準信号ＳK-L（Ｌは０でない整数）との３つの信号が
それぞれ入力されることを特徴とする同期信号選択回
路。
【請求項１５】基準信号を受けて、相互に所定位相だけ
ずれた位相を有するｎ個の副基準信号S1〜Snを発生させ
る遅延手段と、前記ｎ個の副基準信号のうちｎ−１個の副基準信号S1〜
Sn−１に対応して設けられたｎ−１個のフリップフロッ
プFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１のうちｎ
−２個のフリップフロップFF1〜FFn−２に対応して設け
られたｎ−２個のANDゲートAND1〜ANDn−１と、該ｎ−２個のANDゲートAND1〜ANDn−２の出力信号を論
理合成して出力する論理回路とを備え、前記ｎ−１個のフリップフロップFF1〜FFn−１のうちの
Ｋ番目のフリップフロップFF Kのクロック端子にトリガ
信号が入力されると共に、データ端子にはＫ＋１番目の
副基準信号ＳK+1の信号がそれぞれ入力され、前記ｎ−２個のANDゲートAND1〜ANDn−２のうちのＫ番
目のANDゲートANDKには、前記ｎ−１個のフリップフロ
ップFF1〜FFn−１のうちのＫ番目のフリップフロップFF
Kの反転出力信号Kと、Ｋ＋１番目のフリップフロッ
プFFK+1の出力端子からの出力信号ＱK+1と、前記Ｋ番目
フリップフロップFF Kに入力されるＫ＋１番目の副基準
信号ＳK+1と同位相もしくは該副基準信号ＳK+1よりもず
れた位相の副基準信号ＳK+1-L（Ｌは０でない整数）と
の３つの信号がそれぞれ入力され、該ｎ−２個のANDゲートAND1〜ANDn−２の出力信号を論
理合成して出力する論理回路とを有することを特徴とす
る同期信号選択回路。
【請求項１６】基準信号を受けて、相互に所定位相だけ
ずれた位相を有するｎ個の副基準信号S1〜Snを発生させ
る遅延手段と、前記ｎ個の副基準信号S1〜Snに対応して設けられたｎ個
のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnのうちｎ−１個の
フリップフロップFF1〜FFn−１に対応して設けられたｎ
−１個の第1ANDゲートAND1〜ANDn−１を備え、前記ｎ個のフリップフロップFF1〜FFnのうちのＫ番目の
フリップフロップFF Kのクロック端子にトリガ信号が入
力されると共に、データ端子にはＫ番目の副基準信号Ｓ
Kが入力され、前記ｎ−１個の第１のANDゲートAND1〜ANDn−１のうち
のＫ番目のANDゲートANDKには、前記ｎ個のフリップフ
ロップFF1〜FFnのうちのＫ番目のフリップフロップFF K
の反転出力信号Kと、Ｋ＋１番目のフリップフロップF
FK+1の出力端子からの出力信号ＱK+1と、前記Ｋ番目フ
リップフロップFF Kに入力されるＫ番目の副基準信号Ｓ
Kと同位相もしくは該副基準信号ＳKよりもずれた位相の
副基準信号ＳK-L（Ｌは０でない整数）との３つの信号
がそれぞれ入力され、前記ｎ個のフリップフロップFF1〜FFnを、各フリップフ
ロップに入力する副基準信号の位相の順序に従って上位
と下位の２つの群に分け、その上位群のｈ個のフリップフロップFF1〜FFhには、当
該フリップフロップFF1〜FFhの出力端子に接続された第
1ANDゲートAND1〜ANDhに対応して、第2ANDゲートAND′
１〜AND′ｈをそれぞれ設け、これらｈ個の第2ANDゲートAND′１〜AND′ｈのうちのｇ
番目の第2ANDゲートAND′ｇの入力端子には、対応する
ｇ番目のフリップフロップFFgの反転出力信号ｇと、
ｇ番目のフリップフロップFFgよりも１つ後の位相の副
基準信号Sg＋１を入力するフリップフロップFFg＋１の
出力信号Ｑを入力し、これらｈ個の第2ANDゲートAND′１〜AND′ｈの出力端子
をNORゲートNORに接続し、前記下位群のフリップフロップFFh＋１〜FFn−１に接続
された第2ANDゲートAND′ｈ＋１〜AND′ｎ−１の各出力
端子と、前記NORゲートNORの出力端子を第3ANDゲートAN
D′の入力端子に接続し、この第3ANDゲートAND″と、前記上位群の各第1ANDゲー
トAND1〜ANDhとを、各ゲートの出力信号を論理合成して
出力する論理回路に接続したことを特徴とする同期信号
選択回路。
【請求項１７】前記下位群の第2ANDゲートAND′ｈ＋１
〜AND′ｎ−１の各出力端子が、ORゲートを介して第3AN
DゲートAND″の入力端子に接続されていることを特徴と
する請求項16記載の同期信号選択回路。
【請求項１８】基準信号を受けて、相互に所定位相だけ
ずれた位相を有するｎ個の副基準信号S1〜Snを発生させ
る遅延手段と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、プリ
セット端子にトリガ信号が入力されると共に、クロック
端子に前記ｎ個の副基準信号S1〜Snがそれぞれ入力され
るｎ個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnに対応して設けら
れたｎ個の第1ANDゲートAND1〜ANDnと、同じく前記ｎ個
のフリップフロップFF1〜FFnに対応して設けられたｎ個
の第2ANDゲートAND′１〜AND′ｎを備え、前記ｎ個の第1ANDゲートAND1〜ANDnのうちＫ番目のAND
ゲートANDKには、対応するＫ番目のフリップフロップFF
Kの反転出力信号Kと、該フリップフロップFF Kのク
ロック端子に入力される副基準信号ＳKと同位相の副基
準信号ＳKもしくは該副基準信号ＳKよりもずれた位相の
副基準信号ＳK-L（Ｌは０でない整数）との２つの信号
を入力し、前記ｎ個の第2ANDゲートAND′１〜AND′ｎのうちのＫ番
目の第2ANDゲートAND′Ｋの入力端子には、対応するＫ
番目のフリップフロップFF Kの出力信号Ｑと、該フリッ
プフロップFF Kのクロック端子に入力される副基準信号
ＳKと同位相の副基準信号ＳKもしくは該副基準信号ＳK
よりもずれた位相の副基準信号ＳK-L（Ｌは０でない整
数）との２つの信号を入力し、前記ｎ個の第1ANDゲートAND1〜ANDnの出力端子を第１の
ORゲートの入力端子に接続すると共に、前記ｎ個の第2A
NDゲートAND′１〜AND′ｎの出力端子を第２のORゲート
の入力端子に接続し、これら第１及び第２のORゲートの
出力端子を第3ANDゲートAND″の入力端子に接続したこ
とを特徴とする同期信号選択回路。
【請求項１９】基準信号を受けて、相互に所定位相だけ
ずれた位相を有するｎ個の副基準信号S1〜Snを発生させ
る遅延手段と、前記ｎ個の副基準信号S1〜Snのうちｎ−１個の副基準信
号S1〜Sn−１に対応して設けられ、プリセット端子にト
リガ信号が入力されると共に、クロック端子に前記ｎ−
１個の副基準信号S1〜Sn−１がそれぞれ入力されるｎ−
１個のフリップフロップFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１に対応し
て設けられたｎ−１個の第1ANDゲートAND1〜ANDn−１
と、同じく前記ｎ−１個のフリップフロップFF1〜FFn−
１に対応して設けられたｎ−１個の第2ANDゲートAND′
１〜AND′ｎ−１を備え、前記ｎ−１個の第1ANDゲートAND1〜ANDn−１のうちＫ番
目のANDゲートANDKには、対応するＫ番目のフリップフ
ロップFF Kの反転出力信号Kと、該フリップフロップF
F Kのクロック端子に入力されるＫ番目の副基準信号ＳK
と同位相もしくは該副基準信号ＳKよりもずれた位相の
副基準信号ＳK-L（Ｌは０でない整数）との２つの信号
が入力され、前記ｎ−１個の第2ANDゲートAND′１〜AND′ｎ−１のう
ちのＫ番目の第2ANDゲートAND′Ｋの入力端子には、対
応するＫ番目のフリップフロップFF Kの出力信号Ｑと、
該フリップフロップFF Kのクロック端子に入力されるＫ
番目の副基準信号ＳKと同位相もしくは該よりも副基準
信号ＳKずれた位相の副基準信号ＳK-L（Ｌは０でない整
数）との２つの信号が入力され、前記ｎ−１個の第1ANDゲートAND1〜ANDn−１の出力端子
を第１のORゲートの入力端子に接続すると共に、前記ｎ
−１個の第2ANDゲートAND′１〜AND′ｎ−１の出力端子
を第２のORゲートの入力端子に接続し、これら第１及び
第２のORゲートの出力端子を第3ANDゲートAND″の入力
端子に接続したことを特徴とする同期信号選択回路。
【請求項２０】基準信号を受けて、相互に所定位相だけ
ずれた位相を有するｎ個の副基準信号S1〜Snを発生させ
る遅延手段と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、プリ
セット端子にトリガ信号が入力されると共に、クロック
端子に前記ｎ個の副基準信号S1〜Snがそれぞれ入力され
るｎ個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnに対応して設けら
れたｎ個の第1ANDゲートAND1〜ANDnと、同じく前記ｎ個
のフリップフロップFF1〜FFnに対応して設けられたｎ個
の第2ANDゲートAND′１〜AND′ｎと、前記ｎ個の第1ANDゲートAND1〜ANDnの出力端子に接続さ
れた第3ANDゲートAND″１〜AND″ｎと、前記ｎ個の第2A
NDゲートAND′１〜AND′ｎの出力端子に接続された第4A
NDゲートAND１〜ANDｎとを備え、前記ｎ個の第1ANDゲートAND1〜ANDnのうちＫ番目のAND
ゲートANDKには、対応するＫ番目のフリップフロップFF
Kの反転出力信号Kと、該フリップフロップFF Kのク
ロック端子に入力されるＫ番目の副基準信号ＳKと同位
相もしくは該副基準信号ＳKよりもずれた位相の副基準
信号ＳK-L（Ｌは０でない整数）との２つの信号が入力
され、前記ｎ個の第2ANDゲートAND′１〜AND′ｎのうちのＫ番
目の第2ANDゲートAND′Ｋの入力端子には、対応するＫ
番目のフリップフロップFF Kの出力信号Ｑと、該フリッ
プフロップFF Kのクロック端子に入力されるＫ番目の副
基準信号ＳKと同位相もしくは該副基準信号ＳKよりもず
れた位相の副基準信号ＳK-L（Ｌは０でない整数）との
２つの信号が入力され、前記第3ANDゲートAND″１〜AND″ｎのうちのＫ番目の第
3ANDゲートAND″Ｋの入力端子には、前記第1ANDゲートA
NDKの出力信号と、前記フリップフロップFF Kの１つ前
の位相フリップフロップFFK−１の出力信号Ｑを入力す
ると共に、前記第4ANDゲートAND１〜ANDｎのうちＫ
番目の第4ANDゲートANDＫの入力端子には、前記第2AN
DゲートAND′Ｋの出力信号と、前記フリップフロップFF
Kの１つ前の位相フリップフロップFFK-1の反転出力信
号を入力し、前記第３及び第４の各ANDゲートの出力端子をこれら各A
NDゲートの出力信号を合成して出力するORゲートの入力
端子に接続したことを特徴とする同期信号選択回路。
【請求項２１】前記各フリップフロップFF1〜FFnは負論
理入力のクロック入力端子を有し、前記副基準信号の負
論理入力により前記各ANDゲートに対して反転出力信号
を出力するものであり、前記ANDゲートの動作位相が
前記フリップフロップの動作位相と180゜異なるもので
あることを特徴とする請求の範囲第18項、第19項または
第20項記載の同期信号選択回路。
【請求項２２】前記ｎ個の副基準信号の位相段をつくる
遅延手段は、繰返し周波数が一定な基準信号を順次ずら
せる複数の遅延要素の直列回路から成ることを特徴とす
る請求の範囲第１項から第21項のいずれかに記載の同期
信号選択回路。
【請求項２３】前記ｎ個の副基準信号の位相段をつくる
遅延手段は、繰返し周波数が一定な基準信号を受け、異
なる遅延量で出力する複数の遅延要素の並列回路から成
ることを特徴とする請求の範囲第１項から第21項のいず
れかに記載の同期信号選択回路。
【請求項２４】前記複数の遅延要素は、位相段の上位か
ら下位の途中に、遅延量が他の半分の遅延要素を含み、
この途中の遅延要素により位相段の上位の群と下位の群
で遅延量が異なることを特徴とする請求の範囲第22項ま
たは第23項記載の同期信号選択回路。
【請求項２５】前記遅延要素はインバータを含み、途中
の遅延要素を除く遅延要素には、偶数個のインバータを
直列に用いることを特徴とする請求の範囲第24項記載の
同期信号選択回路。
【請求項２６】外部入力信号の或る位相位置に合致した
スタートトリガ信号を作成するタイミング抽出回路と、電圧制御発振器の出力信号を基準信号として受けて相互
に位相のずれた副基準信号をつくり、上記スタートトリ
ガ信号を受けた時から最先に前縁が到来する副基準信号
をフリップフロップで検出し、当該副基準信号またはこ
れと一定関係にある副基準信号のゲートを選択的に開
き、該ゲートの出力を論理合成して出力することによ
り、スタートトリガ信号に位相位置の合った同期出力信
号を取り出す同期信号選択回路と、この同期信号選択回路の出力信号を上記外部入力信号と
比較し両信号の位相差に対応する位相差信号を出力する
位相比較器と、この位相比較器からの位相誤差信号の高
域成分を除去して前記電圧発振器の制御信号として出力
する回路手段とを備えたPLL装置において、前記同期信号選択回路が、基準信号を受けて、相互に所定位相だけずれた位相を有
するｎ個の副基準信号S1〜Snを発生させる遅延手段と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、プリ
セット端子にトリガ信号が入力されると共に、クロック
端子に前記ｎ個の副基準信号S1〜Snがそれぞれ入力され
るｎ個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnに対応して設けら
れたｎ個のANDゲートAND1〜ANDnと、該ｎ個のANDゲートAND1〜ANDnの出力信号を論理合成し
て出力する論理回路とを備え、前記ｎ個のANDゲートAND1〜ANDnのうちのＫ番目のANDゲ
ートANDKには、前記ｎ個のフリップフロップFF1〜FFnの
うちのＫ番目のフリップフロップFF Kの反転出力信号
Kと、該フリップフロップのクロック端子に入力される
副基準信号ＳKと同位相もしくは副基準信号ＳKよりもず
れた位相の副基準信号ＳK-L（Ｌは０でない整数）との
２つの信号が入力され、前記トリガ信号が到来してから、ｎ個のフリップフロッ
プのうちいずれかのフリップフロップの出力が最初に変
化するまでの間イネーブル信号を発生する停止時間制御
回路とを備え、該停止時間制御回路が出力するイネーブ
ル信号を前記フリップフロップのイネーブル端子に入力
するものであることを特徴とするPLL装置。
【請求項２７】外部入力信号の或る位相位置に合致した
スタートトリガ信号を作成するタイミング抽出回路と、電圧制御発振器の出力信号を基準信号として受けて相互
に位相のずれた副基準信号をつくり、上記スタートトリ
ガ信号を受けた時から最先に前縁が到来する副基準信号
をフリップフロップで検出し、当該副基準信号またはこ
れと一定関係にある副基準信号のゲートを選択的に開
き、該ゲートの出力を論理合成して出力することによ
り、スタートトリガ信号に位相位置の合った同期出力信
号を取り出す同期信号選択回路と、この同期信号選択回路の出力信号を上記外部入力信号と
比較し両信号の位相差に対応する位相誤差信号を出力す
る位相比較器と、この位相比較器からの位相誤差信号の
高域成分を除去して前記電圧制御発振器の制御信号とし
て出力する回路手段とを備えたPLLそうちにおいて、前記同期信号選択回路が、基準信号を受けて、相互に所定位相だけずれた位相を有
するｎ個の副基準信号S1〜Snを発生させる遅延手段と、前記ｎ個の副基準信号のうちｎ−１個の副基準信号S1〜
Sn−１に対応して設けられたｎ−１個のフリップフロッ
プFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１に対応し
て設けられたｎ−１個のANDゲートAND1〜ANDn−１と、該ｎ−１個のANDゲートAND1〜ANDn−１の出力信号を論
理合成して出力する論理回路とを備え、前記ｎ−１個のフリップフロップFF1〜FFn−１のうちの
Ｋ番目のフリップフロップFF Kのプリセット端子にトリ
ガ信号が入力されると共に、クロック端子にはＫ番目の
副基準信号ＳKが入力され、前記ｎ−１個のANDゲートAND1〜ANDn−１のうちのＫ番
目のANDゲートANDKには、前記フリップフロップFF Kの
反転出力信号Kと、該フリップフロップのクロック端
子に入力される該副基準信号ＳKよりも後にずれた位相
の副基準信号ＳK+L（Ｌは１以上の整数）との２つの信
号がそれぞれ入力され、前記トリガ信号が到来してから、ｎ−１個のフリップフ
ロップのうちいずれかのフリップフロップの出力が最初
に変化するまでの間イネーブル信号を発生する停止時間
制御回路とを備え、該停止時間制御回路が出力するイネ
ーブル信号を前記フリップフロップのイネーブル端子に
入力するものであることを特徴とするPLL装置。
【請求項２８】外部入力信号の或る位相位置に合致した
スタートトリガ信号を作成するタイミング抽出回路と、電圧制御発振器の出力信号を基準信号として受けて相互
に位相のずれた副基準信号をつくり、上記スタートトリ
ガ信号を受けた時から最先に前縁が到来する副基準信号
をフリップフロップで検出し、当該副基準信号またはこ
れと一定関係にある副基準信号のゲートを選択的に開
き、該ゲートの出力を論理合成して出力することによ
り、スタートトリガ信号に位相位置の合った同期出力信
号を取り出す同期信号選択回路と、この同期信号選択回路の出力信号を上記外部入力信号と
比較し両信号の位相差に対応する位相誤差信号を出力す
る位相比較器と、この位相比較器からの位相誤差信号の
高域成分を除去して前記電圧制御発振器の制御信号とし
て出力する回路手段とを備えたPLLそうちにおいて、前記同期信号選択回路が、基準信号を受けて、相互に所定位相だけずれた位相を有
するｎ個の副基準信号S1〜Snを発生させる遅延手段と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、クロ
ック端子にトリガ信号が入力されると共に、データ端子
に前記ｎ個の副基準信号S1〜Snがそれぞれ入力されるｎ
個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnのうちｎ−１個の
フリップフロップFF1〜FFn−１に対応して設けられたｎ
−１個のANDゲートAND1〜ANDn−１と、該ｎ−１個のANDゲートAND1〜ANDn−１の出力信号を論
理合成して出力する論理回路とを備え、前記ｎ−１個のANDゲートAND1〜ANDn−１のうちのＫ番
目のANDゲートANDKには、前記ｎ個のフリップフロップF
F1〜FFnのうちのＫ番目のフリップフロップFF Kの反転
出力信号Kと、Ｋ＋１番目のフリップフロップFF K＋
１の出力端子からの出力信号ＱK+1と、前記Ｋ番目フリ
ップフロップFF Kに入力されるＫ番目の副基準信号ＳK
と同位相もしくは該副基準信号ＳKよりもずれた位相の
副基準信号ＳK-L（Ｌは０でない整数）との３つの信号
がそれぞれ入力されるものであることを特徴とするPLL
装置。
【請求項２９】外部入力信号の或る位相位置に合致した
スタートトリガ信号を作成するタイミング抽出回路と、電圧制御発振器の出力信号を基準信号として受けて相互
に位相のずれた副基準信号をつくり、上記スタートトリ
ガ信号を受けた時から最先に前縁が到来する副基準信号
をフリップフロップで検出し、当該基準信号またはこれ
と一定関係にある副基準信号のゲートを選択的に開き、
該ゲートの出力を論理合成して出力することにより、ス
タートトリガ信号に位相位置の合った同期出力信号を取
り出す同期信号選択回路と、この同期信号選択回路の出力信号を上記外部入力信号と
比較し両信号の位相差に対応する位相誤差信号を出力す
る位相比較器と、この位相比較器からの位相誤差信号の
高域成分を除去して前記電圧制御発振器の制御信号とし
て出力する回路手段とを備えたPLLそうちにおいて、前記同期信号選択回路が、基準信号を受けて、相互に所定位相だけずれた位相を有
するｎ個の副基準信号S1〜Snを発生させる遅延手段と、前記ｎ個の副基準信号S1〜Snに対応して設けられ、プリ
セット端子にトリガ信号が入力されると共に、クロック
端子に前記ｎ個の副基準信号S1〜Snがそれぞれ入力され
るｎ個のフリップフロップFF1〜FFnと、前記ｎ個のフリップフロップFF1〜FFnに対応して設けら
れたｎ個の第1ANDゲートAND1〜ANDnと、同じく前記ｎ個
のフリップフロップFF1〜FFnに対応して設けられたｎ個
の第2ANDゲートAND′１〜AND′ｎを備え、前記ｎ個の第1ANDゲートAND1〜ANDnのうちＫ番目のAND
ゲートANDKには、対応するＫ番目のフリップフロップFF
Kの反転出力信号Kと、該フリップフロップFF Kのク
ロック端子に入力される副基準信号ＳKと同位相の副基
準信号ＳKもしくは該副基準信号ＳKよりもずれた位相の
副基準信号ＳK-L（Ｌは０でない整数）との２つの信号
を入力し、前記ｎ個の第2ANDゲートAND′１〜AND′ｎのうちのＫ番
目の第2ANDゲートAND′Ｋの入力端子には、対応するＫ
番目のフリップフロップFF Kの出力信号Ｑと、該フリッ
プフロップFF Kのクロック端子に入力される副基準信号
ＳKと同位相の副基準信号ＳKもしくは該副基準信号ＳK
よりもずれた位相の副基準信号ＳK-L（Ｌは０でない整
数）との２つの信号を入力し、前記ｎ個の第1ANDゲートAND1〜ANDnの出力端子を第１の
ORゲートの入力端子に接続すると共に、前記ｎ個の第2A
NDゲートAND′１〜AND′ｎの出力端子を第２のORゲート
の入力端子に接続し、これら第１及び第２のORゲートの
出力端子を第3ANDゲートAND″の入力端子に接続したも
のであることを特徴とするPLL装置。
【請求項３０】外部入力信号の或る位相位置に合致した
スタートトリガ信号を作成するタイミング抽出回路と、電圧制御発振器の出力信号を基準信号として受けて相互
に位相のずれた副基準信号をつくり、上記スタートトリ
ガ信号を受けた時から最先に前縁が到来する副基準信号
をフリップフロップで検出し、当該基準信号またはこれ
と一定関係にある副基準信号のゲートを選択的に開き、
該ゲートの出力を論理合成して出力することにより、ス
タートトリガ信号に位相位置の合った同期出力信号を取
り出す同期信号選択回路と、この同期信号選択回路の出力信号を上記外部入力信号と
比較し両信号の位相差に対応する位相誤差信号を出力す
る位相比較器と、この位相比較器からの位相誤差信号の
高域成分を除去して前記電圧制御発振器の制御信号とし
て出力する回路手段とを備えたPLL装置において、前記同期信号選択回路が、基準信号を受けて、相互に所定位相だけずれた位相を有
するｎ個の副基準信号S1〜Snを発生させる遅延手段と、前記ｎ個の副基準信号S1〜Snのうちｎ−１個の副基準信
号S1〜Sn−１に対応して設けられ、プリセット端子にト
リガ信号が入力されると共に、クロック端子に前記ｎ−
１個の副基準信号S1〜Sn−１がそれぞれ入力されるｎ−
１個のフリップフロップFF1〜FFn−１と、前記ｎ−１個のフリップフロップFF1〜FFn−１に対応し
て設けられたｎ−１個の第1ANDゲートAND1〜ANDn−１
と、同じく前記ｎ−１個のフリップフロップFF1〜FFn−
１に対応して設けられたｎ−１個の第2ANDゲートAND′
１〜AND′ｎ−１を備え、前記ｎ−１個の第1ANDゲートAND1〜ANDn−１のうちＫ番
目のANDゲートANDKには、対応するＫ番目のフリップフ
ロップFF Kの反転出力信号Kと、該フリップフロップF
F Kのクロック端子に入力されるＫ番目の副基準信号ＳK
よりもずれた位相の副基準信号ＳK-L（Ｌは０でない整
数）との２つの信号が入力され、前記ｎ−１個の第2ANDゲートAND′１〜AND′ｎ−１のう
ちのＫ番目の第2ANDゲートAND′Ｋの入力端子には、対
応するＫ番目のフリップフロップFF Kの出力信号Ｑと、
該フリップフロップFF Kのクロック端子に入力されるＫ
番目の副基準信号ＳKよりもずれた位相の副基準信号ＳK
-L（Ｌは０でない整数）との２つの信号が入力され、前記ｎ−１個の第1ANDゲートAND1〜ANDn−１の出力端子
を第１のORゲートの入力端子に接続すると共に、前記ｎ
−１個の第2ANDゲートAND′１〜AND′ｎ−１の出力端子
を第２のORゲートの入力端子に接続し、これら第１及び
第２のORゲートの出力端子を第3ANDゲートAND″の入力
端子に接続したものであることを特徴とするPLL装置。
【請求項３１】前記各フリップフロップFF1〜FFnは負論
理入力のクロック入力端子を有し、前記副基準信号の負
論理入力により前記各ANDゲートに対して反転出力信号
を出力するものであり、前記ANDゲートの動作位相が
前記フリップフロップの動作位相と180゜異なるもので
あることを特徴とする特許請求の範囲第26項から第30項
のいずれかに記載のPLL装置
【請求項３２】前記回路手段が低域ろ波器から成り、外
部入力信号が現れない間この低域ろ波器の入力をフロー
ティングとするフローティング回路を設けたことを特徴
とする請求の範囲第26項から第31項のいずれかに記載の
PLL装置。
【請求項３３】前記同期信号選択回路の出力信号を分周
する分周器と、この分周器の出力信号を第１入力端子に
受ける位相比較器であって、第２入力端子に外部入力信
号を受け、前記分周器の出力信号と外部入力信号との位
相差を検出して、両信号の位相差に対応する位相誤差信
号を出力する位相比較器と、この位相比較器より供給される位相誤差信号の高域成分
を除去して前記電圧制御発振器の制御信号として出力す
る低域ろ波器とを設けたことを特徴とする請求の範囲第
32項記載のPLL装置。