CN112543023A - 一种用在pll中的频率检测与跟踪加速电路 - Google Patents

Abstract

本申请实施例公开一种用在PLL中的频率检测与跟踪加速电路，包括：信号输入模块、时钟产生模块、第一取样模块、第二取样模块、比较模块、供电输出模块、锁定模块。本申请的用在PLL中的频率检测与跟踪加速电路，能够检测锁相环跟踪状态，锁相环频率接近目标时就发出信号；并能够利用锁定检测功能，利用信号控制锁相环的某些参数，缩短跟踪时间，避免锁相环的跟踪时间要求与带宽冲突的问题。

Description

一种用在PLL中的频率检测与跟踪加速电路

技术领域

本申请涉及频率检测及跟踪电路技术领域，具体是一种用在PLL中的频率检测与跟踪加速电路。

背景技术

在频率检测技术中，现有技术常采用clk_ref采样clk_fb延时信号、通过通用门运算clk_fb采样clk_ref延时信号，得到两个计数，分别使用clk_ref和clk_fb作为输入时钟，锁相锁不复位，计数会产生高电压作为锁相信号，该种工作方式采样过程繁琐，电路硬件结构复杂。而许多应用要求知道锁相环在启动初始时间的跟踪状态，并希望锁相环的跟踪时间较短，但实现这一目的会与带宽发生冲突。因此，需要一种新的结构来解决这一问题。

发明内容

本申请旨在解决上述技术问题，提供一种用在PLL中的频率检测与跟踪加速电路，锁相环在启动初始时间的跟踪时间较短，且具有较高的带宽。

为实现上述目的，本申请公开了一种用在PLL中的频率检测与跟踪加速电路，包括：信号输入模块，包括用于输入上升信号的up输入端、用于输入下降信号的down输入端、异或门，所述up输入端、所述down输入端分别与所述异或门的输入端相连；时钟产生模块，包括用于获取采样信号的clk_fb输入端、用于获取使能的en连接端、三路输入与门，所述clk_fb输入端、所述en连接端分别与所述三路输入与门的第一输入端、第二输入端相连；第一取样模块，包括第一延迟链delay chain1、第一D触发器单元，所述第一延迟链delaychain1的输入端与所述三路输入与门的输出端相连，所述第一延迟链delay chain1的输出端与所述第一D触发器单元的ck端相连，所述第一D触发器单元的D端与所述异或门的输出端相连，所述第一D触发器单元的rb端与所述en连接端相连；第二取样模块，包括第二延迟链delay chain2、第二D触发器单元，所述第二延迟链delay chain2的输入端与所述三路输入与门的输出端相连，所述第二延迟链delay chain2的输出端与所述第二D触发器单元的D端相连，所述第二D触发器单元的ck端与所述三路输入与门的输出端相连，所述第二D触发器单元的sb端与所述en连接端相连；比较模块，所述第一D触发器单元的Q端、所述第二D触发器单元的Q端分别与所述比较模块的输入端相连；供电输出模块，包括供电输出端ACC、供电判断两路输入与门，所述供电判断两路输入与门的第一输入端与所述比较模块的输出端相连，所述供电判断两路输入与门的第二输入端与所述en连接端相连，所述供电判断两路输入与门的输出端与所述供电输出端ACC相连；锁定模块，包括锁定信号输出端lock、锁定判断非门，所述锁定判断非门的输入端与所述比较模块的输出端、所述en连接端相连，所述锁定判断非门的输出端与所述锁定信号输出端lock相连。

作为优选，所述比较模块包括第一非门、第二非门、第三非门、第四非门、锁定判断两路输入与门、第三D触发器、第四D触发器；所述第一非门的输入端与所述第一D触发器单元的Q端相连，所述第一非门的输出端与所述第三D触发器的D端相连；所述第二非门的输入端与所述第二D触发器单元的Q端相连，所述第二非门的输出端与所述锁定判断两路输入与门的第一输入端相连，所述锁定判断两路输入与门的第二输入端与所述第一D触发器单元的Q端相连；所述第三非门的输入端与所述三路输入与门的输出端相连，所述第三非门的输出端与所述第三D触发器的ck端相连，所述第三D触发器的Q端与所述供电判断两路输入与门的第一输入端相连，所述第三D触发器的sb端与所述en连接端相连；所述第四非门的输入端与所述第四D触发器的Q端相连，所述第四非门的输出端分别与所述锁定判断非门的输入端、所述三路输入与门的第三输入端相连，所述第四D触发器的D端与所述锁定判断两路输入与门的输出端相连，所述第四D触发器的ck端与所述三路输入与门的输出端相连，所述第四D触发器的rb端与所述第四D触发器。

作为优选，所述第一D触发器单元包括两个D触发器DFFRB、一个第一两路输入与门；第一个所述D触发器DFFRB的D端与所述异或门的输出端相连、Q端与第二个所述D触发器DFFRB的D端相连、ck端与所述第一延迟链delay chain1的输出端相连、rb端与所述en连接端相连；第二个所述D触发器DFFRB的Q端与第一个所述D触发器DFFRB的Q端分别与所述第一两路输入与门的两个输入端相连，第二个所述D触发器DFFRB的ck端与所述第一延迟链delay chain1的输出端相连、rb端与所述en连接端相连，所述第一两路输入与门的输出端与所述比较模块的输入端相连；所述第二D触发器单元包括两个D触发器DFFSB、两个第一两路输入或门、一个第五非门、第二两路输入或门；第一个所述D触发器DFFSB的D端与所述第二延迟链delay chain2的输出端相连、Q端与第二个所述D触发器DFFSB的D端相连，第二个所述D触发器DFFSB的Q端与第一个所述D触发器DFFSB的Q端分别与第一个所述第一两路输入或门的输入端相连，第一个所述D触发器DFFSB、第二个所述D触发器DFFSB的 sb端均与所述en连接端相连；第一个所述D触发器DFFSB、第二个所述D触发器DFFSB的ck端均与所述三路输入与门的输出端相连，并与所述第一非门的输入端相连，所述第一非门的输出端与所述比较模块的输入端相连；第一个所述路输入或门的输出端与第二个所述第一两路输入或门的一个输入端相连，第二个所述第一两路输入或门的另一个输入端与所述第二两路输入或门的两个输入端、所述第一两路输入与门的输出端、所述比较模块的输入端相连、所述三路输入与门的输出端分别与所述第二两路输入或门的两个输入端相连，所述第二两路输入或门的输出端与所述第一延迟链delay chain1的输入端相连。

作为优选，所述比较模块包括第六非门、第七非门、第八非门、第九非门、第二两路输入与门、两路输入与非门、计数器count、第五D触发器、第六D触发器，所述第六非门的输入端与所述第一两路输入与门的输出端相连，所述第六非门的输出端与所述第五D触发器的D端相连，所述第五D触发器的ck端与所述第二两路输入与门的输出端相连、sb端与所述en连接端相连、Q端与所述供电判断两路输入与门的输入端相连；所述第七非门的输入端与所述三路输入与门的输出端相连，所述第七非门的输出端分别与所述第二两路输入与门、所述两路输入与非门的输入端相连；所述第二两路输入与门的另一个输入端与所述第五D触发器的Q端相连，并与所述第八非门的输入端相连；所述两路输入与非门的另一个输入端与所述第六非门的输入端相连，所述两路输入与非门的输出单与所述计数器count的ck端相连，所述计数器count的out端与所述第六D触发器的ck端相连，所述计数器count的rb端与第二个所述第一两路输入或门的输出端相连；所述第六D触发器的D端与所述第八非门的输出端相连、rb端与所述en连接端相连、Q端与所述第九非门的的输入端相连，所述第九非门的输出端分别与所述锁定判断非门的输入端、所述三路输入与门的第三输入端相连。

有益效果：本申请的用在PLL中的频率检测与跟踪加速电路利用“up”与“down”之间的上升时间关系来感知跟踪状态，进而产生控制信号来加速跟踪周期。如果锁相环处于跟踪状态，“up”和“down”的高电位持续时间一定存在差异。在判断过程中，使用“异或门”来检测“up”与“down”之间的长度差异。另一方面，通过clk_fb用作采样时钟，决定了“down”的上升事件，同时，clk_fb信号的到来时间较之PLL跟踪时间和逼近时间内的clk_ref是随机的。在工作过程中，一旦采样了“up”和“down”的长度差，则可以快速判断出锁相环没有锁定，反之亦然。在缩短周期持续时间上，本申请通过增加充电电流作为缩短周期持续时间的主要方式。实现了对锁相环的频率检测和跟踪加速。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例1中用在PLL中的频率检测与跟踪加速电路的电路原理图；

图2是本申请实施例1中用在PLL中的频率检测与跟踪加速电路插入PLL中的示意图；

图3是本申请实施例1中VCO的频率变化示意图；

图4是本申请实施例1中Up/down信号的时序图；

图5是本申请实施例1中锁定状态确定和加速功能停止时间点示意图；

图6是本申请实施例2中用在PLL中的频率检测与跟踪加速电路的电路原理图。

具体实施方式

为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

实施例1：参考图1所示的一种用在PLL中的频率检测与跟踪加速电路，包括：信号输入模块、时钟产生模块、第一取样模块、第二取样模块、比较模块、供电输出模块、锁定模块。

信号输入模块，包括用于输入上升信号的up输入端、用于输入下降信号的down输入端、异或门，up输入端、down输入端分别与异或门的输入端相连。

时钟产生模块，包括用于获取采样信号的clk_fb输入端、用于获取使能的en连接端、三路输入与门，clk_fb输入端、en连接端分别与三路输入与门的第一输入端、第二输入端相连。

第一取样模块，包括第一延迟链delay chain1、第一D触发器单元，第一延迟链delay chain1的输入端与三路输入与门的输出端相连，第一延迟链delay chain1的输出端与第一D触发器单元的ck端相连，第一D触发器单元的D端与异或门的输出端相连，第一D触发器单元的rb端与en连接端相连。在本实施例中，第一D触发器单元可以是现有技术中DFFRB类型的D触发器。

第二取样模块，包括第二延迟链delay chain2、第二D触发器单元，第二延迟链delay chain2的输入端与三路输入与门的输出端相连，第二延迟链delay chain2的输出端与第二D触发器单元的D端相连，第二D触发器单元的ck端与三路输入与门的输出端相连，第二D触发器单元的sb端与en连接端相连。在本实施例中，第二D触发器单元可以是现有技术中DFFSB类型的D触发器。

比较模块，第一D触发器单元的Q端、第二D触发器单元的Q端分别与比较模块的输入端相连。在本实施例中，比较模块包括第一非门、第二非门、第三非门、第四非门、锁定判断两路输入与门、第三D触发器、第四D触发器。第一非门、第二非门、第三非门、第四非门均为现有技术中的非门电路。锁定判断两路输入与门为现有技术中的两路输入与门电路。第三D触发器可以是现有技术中DFFSB类型的D触发器，第四D触发器可以是现有技术中DFFRB类型的D触发器。

第一非门的输入端与第一D触发器单元的Q端相连，第一非门的输出端与第三D触发器的D端相连。

第二非门的输入端与第二D触发器单元的Q端相连，第二非门的输出端与锁定判断两路输入与门的第一输入端相连，锁定判断两路输入与门的第二输入端与第一D触发器单元的Q端相连。

第三非门的输入端与三路输入与门的输出端相连，第三非门的输出端与第三D触发器的ck端相连，第三D触发器的Q端与供电判断两路输入与门的第一输入端相连，第三D触发器的sb端与en连接端相连。

第四非门的输入端与第四D触发器的Q端相连，第四非门的输出端分别与锁定判断非门的输入端、三路输入与门的第三输入端相连，第四D触发器的D端与锁定判断两路输入与门的输出端相连，第四D触发器的ck端与三路输入与门的输出端相连，第四D触发器的rb端与第四D触发器。

供电输出模块，包括供电输出端ACC、供电判断两路输入与门，供电判断两路输入与门的第一输入端与比较模块的输出端相连，供电判断两路输入与门的第二输入端与en连接端相连，供电判断两路输入与门的输出端与供电输出端ACC相连；

锁定模块，包括锁定信号输出端lock、锁定判断非门，锁定判断非门的输入端与比较模块的输出端、en连接端相连，锁定判断非门的输出端与锁定信号输出端lock相连。

在现有技术中的一些可行的实施方式中，用clk_ref采样clk_fb延时信号xorclk_fb采样clk_ref延时信号到两个计数，分别使用clk_ref和clk_fb作为输入时钟，锁相锁不复位，计数会产生高电压作为锁相信号。或先用clk-ref和clk_fb分别对”up”和”down”采样作为检测信号，然后将采样结果异或到定时器。本实施例的用在PLL中的频率检测与跟踪加速电路，首先对”up”和”down”进行xor，然后用clk_fb对其进行采样。现有技术采用用up、down、clk_fb的逻辑组成来生成一个复位信号到一个计数和dff。如果锁相环没有锁定，复位值为低值。使用clk_ref作为输入时钟的计数，将在跟踪过程中重置。如果由计数设置确定的复位值在一段时间内为高值，计数将向dff输出一个时钟，使其输出一个高电压作为锁定标志。判断方式为用clk_ref采样clk_fb延时信号和clk_fb采样clk_ref延时信号来生成锁标志来判断clk_ref和clk_fb之间的领先或滞后关系。本实施例的用在PLL中的频率检测与跟踪加速电路，采用系统使能信号en作为dff和计数的复位信号。现有技术中有一些RC延时单元，使用clk_ref和clk_fb作为采样信号和时钟信号。本实施例的用在PLL中的频率检测与跟踪加速电路，无RC延时，异或up和down作为采样信号，用clk_fb进行采样。现有技术的电路中在运行过程中，生成一个无上下波动的脉冲，然后使用不同的延迟时间产生两个时钟信号来采样脉冲。先将上下脉冲宽度分别扩宽为upe和dne，然后用延时dne采样upe，延时upe采样dne。upe和dne的采样信号由“and”逻辑函数作为锁标志执行。本实施例的用在PLL中的频率检测与跟踪加速电路通过xor上下采样信号，clk_fb采样时钟。现有技术插入PLL中后， LPF中有双路径对VCO增益控制。如图2所示，本实施例的用在PLL中的频率检测与跟踪加速电路采用单通滤波器对VCO增益控制。部分现有的技术将持续时间长的up进行分割泵浦，并增加充电电流，并可以向LPF添加一个依赖充电电流的路径，且部分现有的技术具有多频跟踪波段和低kvco性能的VCO。本实施例的用在PLL中的频率检测与跟踪加速电路没有改变up和down的性能，并只是增加泵内的电荷电流，实现单频率跟踪 VCO。

结合图2、图3、图4所示，PLL跟踪过程可以分为3个阶段：

第一个阶段period1：随着Vctrol电压的增加，VCO时钟频率从低变到高，频率达到可以与目标频率进行比较的高度。在这个阶段，由于clk_ref的存在，up相较于down首先升高，所以Vctrol从pump充电，电压升高。然后，随着clk_fb的到来，down升高，导致up与down的状态被复位，此时充电停止。在这个周期结束时，Vctrol较之前升高，意味着VCO的时钟频率比这个周期开始时的频率更高。up、down频率增加的过程会一直进行直到VCO的频率接近目标频率后，进入第二阶段。

第二个阶段period2：VCO的频率将用两种可能的方式逼近目标频率。如果PLL的相位裕度偏大，VCO的时钟频率通常会上升。在这个逼近的过程中，pump只会充电不会放电直到PLL锁定。VCO时钟频率上升模式如图3中的a线所示。如果PLL的相位裕度偏小，VCO的时钟频率变化趋势如图3中的b线所示。通过这种方式，pump将在频率逼近过程中某些周期充电，某些周期放电。这意味着有些时候，up在高电位期间短接到down，而“down”上升信号的到来时间点是导致“up”上升信号时间到来的原因。

第三阶段period3：锁定。此时up与down的高电位宽度是相等的，VCO时钟频率变化如图3第三阶段period3中的线条所示。

正常运行时，在跟踪和逼近期间，如果VCO时钟频率处于上升状态，pump会向LPF充电电流以增加节点‘Vctrol’的电压。每次pump的充电作用启动都是由“up”上升沿触发，“down”上升沿停止，即充电作用发生在“down”上升之前。这是指' xor '上的脉冲在' down'上升之前。

如果VCO的时钟频率在接近周期内处于下降状态，由于down高电平,pump将从LPF中放电以降低“Vctrol”电压。在这段初始时间内，VCO时钟频率高于目标频率，说明“xor”脉冲开始于“down”上升沿，结束于“up”上升沿，即“down”上升后发生放电作用。

如果VCO时钟频率等于目标，像图3中的阶段3，在节点' xor '上不能产生脉冲，因为' up '和' down '有相同的性能:相同的持续时间和相同的出峰时间点。

由于门延迟使信号触发点在采样电路的接口节点发生了一些变化，因此在clk_fb路径和xor路径分别插入延迟链，以增加传感的容忍度。在VCO时钟频率上升过程中，clk1的上升边缘在t1时刻提前。另设延时链，使时钟信号clk2可用于检测放电模式，该时钟信号clk2有一个上升边在xor脉冲t2之后。t1和t2的值由两个因素决定:一是dff的建立时间和保持时间;另一个是PLL的n周期的抖动。通常，PLL锁定后，扩频命令(SSC)模式打开。

综上，如果VCO时钟频率处于上升状态，clk1会触发高电平“Qbe”。如果VCO时钟频率处于下降状态，clk2会触发高电平“Qaf”。因此，and的电压将在阶段1和阶段2期间保持低。在此期间，“lock”将保持“低”电压。在阶段3，由于PLL进入锁定状态，clk1和clk2分别采样节点' xor=1 '和' dly=0 '处的电压状态，使节点'and'处的电压呈现高电平，' lock '升高，屏蔽dffs的触发时钟

本申请还提供锁相环跟踪加速功能。在“up”等于“high”时，通过增加充电电流来增大节点“Vctrol”上的电压上升幅度，从而缩短跟踪时间。因为跟踪时间可由下式(α≈0.6) 得到：

在图3中，较高的电荷电流会缩短跟踪期的长度，同时可能会干扰跟踪期的PLL反馈关系，导致跟踪期的跟踪失败。在这种情况下，有必要改变一些LPF参数来克服这一问题。本申请提出使用2或更高的高阶LPF来帮助解决这一问题。跟踪时将fig2 LPF部分标示的R1电阻缩小，将主极推至高频，将第二极拉至低频。这可以提高锁相环在阶段1内的响应速度，使频率上升过程平稳，并减小锁相环的相位裕度使过程具有滞后时间。由于跟踪周期频率下降，' xor '脉冲将出现在clk_fb之后，所以' Qaf '电压将触发到高电平，这意味着'加速功能'可以暂停。否则，节点' Vctrol '处会出现周期性的摆动波，锁相环无法进入稳定的锁定状态。

如图5所示，前导波和滞后波的形式只是图5中简略的一般观点。

实施例2：与实施例1不同的是，为了减少阶段1因噪声产生的错误异或事故而导致的取样失败的可能性，必须使用双重取样。如图6所示，延迟链可以设计成可微调函数，以满足过程漂移或实际抖动或周期定义，以获得正确的标志时刻。在停止加速操作后，在正确的时刻确认锁定标志时间的一个时钟计数。

在本实施例中，第一D触发器单元包括两个D触发器DFFRB、一个第一两路输入与门；第一个D触发器DFFRB的D端与异或门的输出端相连、Q端与第二个D触发器DFFRB的D端相连、ck端与第一延迟链delay chain1的输出端相连、rb端与en连接端相连；第二个D触发器DFFRB的Q端与第一个D触发器DFFRB的Q端分别与第一两路输入与门的两个输入端相连，第二个D触发器DFFRB的ck端与第一延迟链delay chain1的输出端相连、rb端与en连接端相连，第一两路输入与门的输出端与比较模块的输入端相连；

第二D触发器单元包括两个D触发器DFFSB、两个第一两路输入或门、一个第五非门、第二两路输入或门；第一个D触发器DFFSB的D端与第二延迟链delay chain2的输出端相连、Q端与第二个D触发器DFFSB的D端相连，第二个D触发器DFFSB的Q端与第一个D触发器DFFSB的Q端分别与第一个第一两路输入或门的输入端相连，第一个D触发器DFFSB、第二个D触发器DFFSB的 sb端均与en连接端相连；第一个D触发器DFFSB、第二个D触发器DFFSB的ck端均与三路输入与门的输出端相连，并与第一非门的输入端相连，第一非门的输出端与比较模块的输入端相连；第一个路输入或门的输出端与第二个第一两路输入或门的一个输入端相连，第二个第一两路输入或门的另一个输入端与第二两路输入或门的两个输入端、第一两路输入与门的输出端、比较模块的输入端相连、三路输入与门的输出端分别与第二两路输入或门的两个输入端相连，第二两路输入或门的输出端与第一延迟链delay chain1的输入端相连。

在本实施例中，比较模块包括第六非门、第七非门、第八非门、第九非门、第二两路输入与门、两路输入与非门、计数器count、第五D触发器、第六D触发器，第六非门的输入端与第一两路输入与门的输出端相连，第六非门的输出端与第五D触发器的D端相连，第五D触发器的ck端与第二两路输入与门的输出端相连、sb端与en连接端相连、Q端与供电判断两路输入与门的输入端相连；

第七非门的输入端与三路输入与门的输出端相连，第七非门的输出端分别与第二两路输入与门、两路输入与非门的输入端相连；第二两路输入与门的另一个输入端与第五D触发器的Q端相连，并与第八非门的输入端相连；两路输入与非门的另一个输入端与第六非门的输入端相连，两路输入与非门的输出单与计数器count的ck端相连，计数器count的out端与第六D触发器的ck端相连，计数器count的rb端与第二个第一两路输入或门的输出端相连；

第六D触发器的D端与第八非门的输出端相连、rb端与en连接端相连、Q端与第九非门的的输入端相连，第九非门的输出端分别与锁定判断非门的输入端、三路输入与门的第三输入端相连。

以上描述是为了进行图示说明而不是为了进行限制。通过阅读上述描述，在所提供的示例之外的许多实施方式和许多应用对本领域技术人员来说都将是显而易见的。因此，本教导的范围不应该参照上述描述来确定，而是应该参照所附权利要求以及这些权利要求所拥有的等价物的全部范围来确定。出于全面之目的，所有文章和参考包括专利申请和公告的公开都通过参考结合在本文中。在前述权利要求中省略这里公开的主题的任何方面并不是为了放弃该主体内容，也不应该认为申请人没有将该主题考虑为所公开的申请主题的一部分。

Claims (4)

1.一种用在PLL中的频率检测与跟踪加速电路，其特征在于，包括：

信号输入模块，包括用于输入上升信号的up输入端、用于输入下降信号的down输入端、异或门，所述up输入端、所述down输入端分别与所述异或门的输入端相连；

时钟产生模块，包括用于获取采样信号的clk_fb输入端、用于获取使能的en连接端、三路输入与门，所述clk_fb输入端、所述en连接端分别与所述三路输入与门的第一输入端、第二输入端相连；

第一取样模块，包括第一延迟链delay chain1、第一D触发器单元，所述第一延迟链delay chain1的输入端与所述三路输入与门的输出端相连，所述第一延迟链delay chain1的输出端与所述第一D触发器单元的ck端相连，所述第一D触发器单元的D端与所述异或门的输出端相连，所述第一D触发器单元的rb端与所述en连接端相连；

第二取样模块，包括第二延迟链delay chain2、第二D触发器单元，所述第二延迟链delay chain2的输入端与所述三路输入与门的输出端相连，所述第二延迟链delay chain2的输出端与所述第二D触发器单元的D端相连，所述第二D触发器单元的ck端与所述三路输入与门的输出端相连，所述第二D触发器单元的sb端与所述en连接端相连；

比较模块，所述第一D触发器单元的Q端、所述第二D触发器单元的Q端分别与所述比较模块的输入端相连；

供电输出模块，包括供电输出端ACC、供电判断两路输入与门，所述供电判断两路输入与门的第一输入端与所述比较模块的输出端相连，所述供电判断两路输入与门的第二输入端与所述en连接端相连，所述供电判断两路输入与门的输出端与所述供电输出端ACC相连；

锁定模块，包括锁定信号输出端lock、锁定判断非门，所述锁定判断非门的输入端与所述比较模块的输出端、所述en连接端相连，所述锁定判断非门的输出端与所述锁定信号输出端lock相连。

2.根据权利要求1所述的一种用在PLL中的频率检测与跟踪加速电路，其特征在于，所述比较模块包括第一非门、第二非门、第三非门、第四非门、锁定判断两路输入与门、第三D触发器、第四D触发器；

所述第一非门的输入端与所述第一D触发器单元的Q端相连，所述第一非门的输出端与所述第三D触发器的D端相连；

所述第二非门的输入端与所述第二D触发器单元的Q端相连，所述第二非门的输出端与所述锁定判断两路输入与门的第一输入端相连，所述锁定判断两路输入与门的第二输入端与所述第一D触发器单元的Q端相连；

所述第三非门的输入端与所述三路输入与门的输出端相连，所述第三非门的输出端与所述第三D触发器的ck端相连，所述第三D触发器的Q端与所述供电判断两路输入与门的第一输入端相连，所述第三D触发器的sb端与所述en连接端相连；

所述第四非门的输入端与所述第四D触发器的Q端相连，所述第四非门的输出端分别与所述锁定判断非门的输入端、所述三路输入与门的第三输入端相连，所述第四D触发器的D端与所述锁定判断两路输入与门的输出端相连，所述第四D触发器的ck端与所述三路输入与门的输出端相连，所述第四D触发器的rb端与所述第四D触发器。

3.根据权利要求1所述的一种用在PLL中的频率检测与跟踪加速电路，其特征在于，所述第一D触发器单元包括两个D触发器DFFRB、一个第一两路输入与门；第一个所述D触发器DFFRB的D端与所述异或门的输出端相连、Q端与第二个所述D触发器DFFRB的D端相连、ck端与所述第一延迟链delay chain1的输出端相连、rb端与所述en连接端相连；第二个所述D触发器DFFRB的Q端与第一个所述D触发器DFFRB的Q端分别与所述第一两路输入与门的两个输入端相连，第二个所述D触发器DFFRB的ck端与所述第一延迟链delay chain1的输出端相连、rb端与所述en连接端相连，所述第一两路输入与门的输出端与所述比较模块的输入端相连；

所述第二D触发器单元包括两个D触发器DFFSB、两个第一两路输入或门、一个第五非门、第二两路输入或门；第一个所述D触发器DFFSB的D端与所述第二延迟链delay chain2的输出端相连、Q端与第二个所述D触发器DFFSB的D端相连，第二个所述D触发器DFFSB的Q端与第一个所述D触发器DFFSB的Q端分别与第一个所述第一两路输入或门的输入端相连，第一个所述D触发器DFFSB、第二个所述D触发器DFFSB的 sb端均与所述en连接端相连；第一个所述D触发器DFFSB、第二个所述D触发器DFFSB的ck端均与所述三路输入与门的输出端相连，并与所述第一非门的输入端相连，所述第一非门的输出端与所述比较模块的输入端相连；第一个所述路输入或门的输出端与第二个所述第一两路输入或门的一个输入端相连，第二个所述第一两路输入或门的另一个输入端与所述第二两路输入或门的两个输入端、所述第一两路输入与门的输出端、所述比较模块的输入端相连、所述三路输入与门的输出端分别与所述第二两路输入或门的两个输入端相连，所述第二两路输入或门的输出端与所述第一延迟链delay chain1的输入端相连。

4.根据权利要求3所述的一种用在PLL中的频率检测与跟踪加速电路，其特征在于，所述比较模块包括第六非门、第七非门、第八非门、第九非门、第二两路输入与门、两路输入与非门、计数器count、第五D触发器、第六D触发器，所述第六非门的输入端与所述第一两路输入与门的输出端相连，所述第六非门的输出端与所述第五D触发器的D端相连，所述第五D触发器的ck端与所述第二两路输入与门的输出端相连、sb端与所述en连接端相连、Q端与所述供电判断两路输入与门的输入端相连；

所述第七非门的输入端与所述三路输入与门的输出端相连，所述第七非门的输出端分别与所述第二两路输入与门、所述两路输入与非门的输入端相连；所述第二两路输入与门的另一个输入端与所述第五D触发器的Q端相连，并与所述第八非门的输入端相连；所述两路输入与非门的另一个输入端与所述第六非门的输入端相连，所述两路输入与非门的输出单与所述计数器count的ck端相连，所述计数器count的out端与所述第六D触发器的ck端相连，所述计数器count的rb端与第二个所述第一两路输入或门的输出端相连；

所述第六D触发器的D端与所述第八非门的输出端相连、rb端与所述en连接端相连、Q端与所述第九非门的的输入端相连，所述第九非门的输出端分别与所述锁定判断非门的输入端、所述三路输入与门的第三输入端相连。

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