CN210927603U - 一种新型低噪声锁相环结构 - Google Patents
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Abstract
本实用新型公开一种新型低噪声锁相环结构，包括参考频率源，鉴相器，环路滤波器，压控振荡器，程序分频器，锁定监测电路；所述参考频率的输出端连接鉴相器的参考频率输入端；所述鉴相器的输出端连接环路滤波器的输入端；所述环路滤波器的输出端连接压控振荡器的第一输入端；所述压控振荡器的输出端连接程序分频器的输入端；所述程序分频器的输出端连接鉴相器的第二输入端；所述鉴相器的输出端连接锁定监测电路的输入端，所述锁定监测电路的输出端连接压控振荡器的第二输入端；锁相环相对现有技术噪声更低。
Description
技术领域
本实用新型属于电子领域，特别涉及对锁相环的改进。
背景技术
传统锁相环电路如图1所示,参考频率源输出基准频率fr,鉴相器PD将频率fr与fout经程序分频器反馈回的频率进行比较，PD输出电压与比较结果相关，经由环路滤波器LF滤波后，送入压控振荡器VCO，VCO根据PD输出对 fout进行调节。如此形成一个负反馈回路，使得电路输出频率fout稳定在fr 的倍频上(由程序分频器决定)，达到频率锁定的目的。在锁相环电路的设计中，相位噪声作为重要的衡量指标之一，传统的锁相环电路由于结构简单在降低相位噪声方面有所改进之处。
实用新型内容
本实用新型在传动的锁相环的基础上增加锁定监测电路其可以根据鉴相器的频率锁定状态输入来对压控振荡器VCO的KVCO增益进行调节，当频率锁定稳定时，可降低压控振荡器VCO的KVCO增益，从而降低了相位噪声。
具体而言
所述锁相环结构，包括，参考频率源，鉴相器，环路滤波器，压控振荡器，程序分频器，锁定监测电路；所述参考频率的输出端连接鉴相器的参考频率输入端；所述鉴相器的输出端连接环路滤波器的输入端；所述环路滤波器的输出端连接压控振荡器的第一输入端；
所述压控振荡器的输出端连接程序分频器的输入端；所述程序分频器的输出端连接鉴相器的第二输入端；
所述鉴相器的输出端连接锁定监测电路的输入端，所述锁定监测电路的输出端连接压控振荡器的第二输入端。
优选地，所述鉴相器包括鉴频鉴相器和电荷泵，所述电荷泵的输出端连接环路滤波器的输入端。
优选地，所述鉴相器的up端口upb端口dn端口和dnb端口与所述电荷泵的up端口、upb端口、dn端口、dnb端口连接。
优选地，所述鉴相器的up端口upb端口dn端口和dnb端口与锁定监测电路的up端口、upb端口、dn端口、dnb端口连接。
优选地，所述鉴相器参考端口连接参考频率源，所述鉴相器VCGB端口连接，所述程序分频器的反馈信号。
优选地，所述低通滤波器的输出端口连接压控振荡器的电压控制端口 Vctrl。
优选地，锁定监测电路包括第一串联的与非门与第二串联的与非门，所述第一第二串联的与非门的输入端分别为UP端口DNB端口，UPB端口和DN端口所述第一、第二串联与非门的输出端，连接串联或非门的输入端；所述或非门的输出端作为PMOS基极和或门输入端，所述或门另一输入端输入所述压控振荡器的监测信号。
本实用新型相对现有技术锁相环至少具有以下几个优点
1)在传统锁相环电路的基础上增加锁定检测和KVCO增益控制电路。
2)PLL锁定后，通过锁定检测电路，把VCO的增益降低。
3)更低的相位噪声。
附图说明
图1是现有技术中锁相环整体结构示意图。
图2是锁相环模块结构示意图。
图3是锁相环各模块之间连接关系示意图。
图4是KVCO控制电路。
图5是锁定监测电路结构示意图。
具体实施方式
参照图2和图3，本实用新型使用锁定监测电路连接鉴相器PD，并将鉴相器PD作为锁定监测电路的输入端，所述锁定监测电路的输出端连接压控振荡器VCO的输入端。
整体上所述锁相环结构，包括，参考频率源fr，鉴相器PD，环路滤波器LF，压控振荡器VCO，程序分频器/M，锁定监测电路；
所述参考频率fr的输出端连接鉴相器pd的参考频率输入端；所述鉴相器 pd的输出端连接环路滤波器LF的输入端；所述环路滤波器LF的输出端连接压控振荡器VCO的第一输入端；
所述压控振荡器VCO的输出端连接程序分频器M的输入端；所述程序分频器的输出端连接鉴相器PD的第二输入端；
所述鉴相器PD的输出端连接锁定监测电路的输入端，所述锁定监测电路的输出端连接压控振荡器的第二输入端。
所述锁定监测电路根据鉴相器的频率锁定状态输入对压控振荡器的增益进行调节。
所述压控振荡器的输出端fout作为锁相环的输出端fout。
参照图3，下面对鉴相器PD、环路滤波器LF、压控振荡器VCO和程序分频器的连接接口进行描述。在图3中鉴相器，环路滤波器，压控振荡器，锁定检测器，程序分频器/M分别被标识为PFD、LPF、VCO、DIV32、Lock Detector。
所述鉴相器PFD的输入端口为REFB、VCGB和PD端口所述PD为监测信号，所述REFB端口连接参考频率信号，所述VCGB端口连接程序分频器DIV32的输出端口。所述鉴相器PFD用比较参考频率和所述程序分频器DIV32的相位信号并输出电压信号。
所述鉴相器PFD的输出端口为UP端口UPB端口DN端口和DNB端口，所述鉴相器与所述电荷泵CRGPUMP_RVTI的UP端口UPB端口DN端口和DNB端口连接。
所述电荷泵CRGPUMP_RVTI的输出端口OUT与环路滤波器的输入端口IN连接，同时所述环路滤波器的PD输入端口输入监测信号，所述电荷泵 CRGPUMP_RVTI用于将所述鉴相器PFD相位差信号转换为电压信号。
所述低通滤波器LPF的输出端口OUT连接压控振荡器VCO的电压控制端 Vctrl，压控振荡器VCO同样包括PD端口用于输入监测信号。同时压控振荡器的VCO_CON端口与锁定监测电路Lock Detector的输出端口LD连接。
所述压控振荡器VCO的输出端口fout作为系统输出端口，所述程序分频器 DIV32的输入端口CK连接所述压控振荡器的输出端口fout。
所述鉴相器PFD的UP端口UPB端口DN端口和DNB端口与锁定监测电路的 UP端口UPB端口DN端口和DNB端口连接。
所述鉴相器PFD参考端口连接参考频率源，所述鉴相器VCGB端口连接，所述程序分频器的反馈信号。
参照图4所述压控振荡器，包括P型MOS管p0至p5，以及延迟单 delay_cell。所述pd输入信号经过反向器通过PDB输出端连接P1的G极，输入端口Vctrl连接Nmos n0的G极。
所述Mos管p0 D极连接NMos n0的D极，所述MOS管p0的S极连接电源 VCC，MOS管P1的S极连接电源VCC，P1的D极同时连接P0的G极和P2的G 极，并同时连接N0的D极。所述P2的S极连接电源，D极连接延迟单元组件，所述P3的G极作为VCON_CON的输入端口，B极连接电源VCC，在P3的S 极和D极之间连接电阻R0，P3的D极连接P1的D极。
Mos管P5、P4的G极与P3的S连接，所述P4的SBD三极均连接电源，P5 的S极连接电源，D极连接延迟单元。所述延迟单元包括三个并以常规的形式连接。
参照图5，锁定监测电路包括第一串联的与非门102与第二串联的与非门 104，所述第一第二串联的与非门的输入端分别为UP端口DNB端口，UPB端口和DN端口所述第一、第二串联与非门的输出端连接串联或非门106的输入端；所述或非门106的输出端作为PMOS组件108的G极和或门110输入端，所述或门110另一输入端输入所述压控振荡器的监测信号PD。或门的输出端作为D触发器的输入端。
所述D触发器包括第一组触发器112和第二组触发器114。
所述第一组触发器112输出RBX端作为第二组触发器114的输入端。
所述第一组触发器112包括三个触发器，公用时钟信号端口FREF。
第一触发器dff2_1的D端和Q端分别连接第一或非门202的输出端和第二或非门204的输入端，第二触发器dff2_2的Q端口连接第一或非门202和第二或非门204的第一输入端，第一触发器dff2_的QN端口和Q端口分别连接第一或非门202、第二或非门204和第三或非门206的第二输入端。所述第三组触发器dff2_3的D端连接第三或非门206的输出端，所述第三触发器的Q端作为输出端口LD。
与传统锁相环电路相比较，本实用新型锁相环电路增加了锁定检测电路，其可以根据鉴相器的频率锁定状态输入来对压控振荡器VCO的KVCO增益进行调节，当频率锁定稳定时，可降低压控振荡器VCO的KVCO增益，从而降低了相位噪声，此外，锁定检测还能对鉴相器输出到VCO进行调节、对程序分频器进行调节，最终使得VCO频率振荡相位噪声与LC结构接近。
Claims (4)
1.一种新型低噪声锁相环结构，其特征在于包括，参考频率源，鉴相器，环路滤波器，压控振荡器，程序分频器，锁定监测电路；
所述参考频率的输出端连接鉴相器的参考频率输入端；所述鉴相器的输出端连接环路滤波器的输入端；所述环路滤波器的输出端连接压控振荡器的第一输入端；
所述压控振荡器的输出端连接程序分频器的输入端；所述程序分频器的输出端连接鉴相器的第二输入端；
所述鉴相器的输出端连接锁定监测电路的输入端，所述锁定监测电路的输出端连接压控振荡器的第二输入端。
2.如权利要求1所述的一种新型低噪声锁相环结构，其特征在于，所述鉴相器包括鉴频鉴相器和电荷泵，所述电荷泵的输出端连接环路滤波器的输入端。
3.如权利要求2所述的一种新型低噪声锁相环结构，其特征在于，所述鉴相器的up端口upb端口dn端口和dnb端口与所述电荷泵的up端口、upb端口、dn端口、dnb端口连接。
4.如权利要求3所述的一种新型低噪声锁相环结构，其特征在于，所述鉴相器的up端口upb端口dn端口和dnb端口与锁定监测电路的up端口、upb端口、dn端口、dnb端口连接。
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| CN201922050885.7U CN210927603U (zh) | 2019-11-25 | 2019-11-25 | 一种新型低噪声锁相环结构 |
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|---|---|---|---|
| CN201922050885.7U CN210927603U (zh) | 2019-11-25 | 2019-11-25 | 一种新型低噪声锁相环结构 |
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112543023A (zh) * | 2020-09-28 | 2021-03-23 | 苏州锐迪联电子科技有限公司 | 一种用在pll中的频率检测与跟踪加速电路 |
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2019
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| CN112543023A (zh) * | 2020-09-28 | 2021-03-23 | 苏州锐迪联电子科技有限公司 | 一种用在pll中的频率检测与跟踪加速电路 |
| CN112543023B (zh) * | 2020-09-28 | 2023-11-24 | 苏州锐迪联电子科技有限公司 | 一种用在pll中的频率检测与跟踪加速电路 |
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