JPH10327070A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10327070A JPH10327070A JP9133590A JP13359097A JPH10327070A JP H10327070 A JPH10327070 A JP H10327070A JP 9133590 A JP9133590 A JP 9133590A JP 13359097 A JP13359097 A JP 13359097A JP H10327070 A JPH10327070 A JP H10327070A
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- circuit
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Abstract
(57)【要約】
【課題】引き込み途中に周波数がはずれることなく、高
速に引き込み、低ジッタを実現することができるＰＬＬ
回路を提供する。 【解決手段】このＰＬＬ回路は、不感帯のない第１位相
比較器１１と、第１位相比較器１１の出力信号を入力と
する第１チャージポンプ回路１３と、不感帯のある第２
位相比較器１２と、第２位相比較器１２の出力信号を入
力とする第２チャージポンプ回路１４と、第１チャージ
ポンプ回路１３及び第２チャージポンプ回路１４の出力
を入力とするループフィルタ１５と、ループフィルタ１
５の出力を入力とする電圧制御発振回路１６とを有し、
電圧制御発振回路１６の出力信号が、第１位相比較器１
１及び第２位相比較器１２に入力信号Ｖとして入力さ
れ、入力信号に対する基準信号Ｒが、第１位相比較器１
１及び第２位相比較器１２に入力される。
速に引き込み、低ジッタを実現することができるＰＬＬ
回路を提供する。 【解決手段】このＰＬＬ回路は、不感帯のない第１位相
比較器１１と、第１位相比較器１１の出力信号を入力と
する第１チャージポンプ回路１３と、不感帯のある第２
位相比較器１２と、第２位相比較器１２の出力信号を入
力とする第２チャージポンプ回路１４と、第１チャージ
ポンプ回路１３及び第２チャージポンプ回路１４の出力
を入力とするループフィルタ１５と、ループフィルタ１
５の出力を入力とする電圧制御発振回路１６とを有し、
電圧制御発振回路１６の出力信号が、第１位相比較器１
１及び第２位相比較器１２に入力信号Ｖとして入力さ
れ、入力信号に対する基準信号Ｒが、第１位相比較器１
１及び第２位相比較器１２に入力される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop）回路に関し、特にチャージポンプ回路の電
流切換を行うＰＬＬ回路に関する。
cked Loop）回路に関し、特にチャージポンプ回路の電
流切換を行うＰＬＬ回路に関する。
【０００２】
【従来の技術】図７は、一般的なＰＬＬ回路を示すブロ
ック図である。図７に示すように、一般的なＰＬＬ回路
は、位相比較器３１、チャージポンプ回路３２、ループ
フィルタ３３、電圧制御発振回路３４から構成される。
ック図である。図７に示すように、一般的なＰＬＬ回路
は、位相比較器３１、チャージポンプ回路３２、ループ
フィルタ３３、電圧制御発振回路３４から構成される。
【０００３】図８は、特開平６ー８５６６４号公報に開
示された従来のＰＬＬ回路におけるチャージポンプ回路
を示す回路図である。このＰＬＬ回路は、高速に引き込
むために、チャージポンプ回路の電流を切り換えること
ができる。図８中、ＦＥＴＱ２０は吐き出し型電流回路
用、ＦＥＴＱ１７は吸い込み型電流回路用、ＦＥＴＱ１
９とＦＥＴＱ１８はスイッチング用であり、ＦＥＴＱ１
４、Ｑ１５、Ｑ２０とＦＥＴＱ１６、Ｑ１７とがそれぞ
れカレントミラー回路を構成している。ＦＥＴＱ１１と
ＦＥＴＱ１３は電流源用であり、ＦＥＴＱ１２は、電流
ｉ１の制御用であり、位相比較器３の出力を入力とした
同期判定回路９の出力によって制御される。
示された従来のＰＬＬ回路におけるチャージポンプ回路
を示す回路図である。このＰＬＬ回路は、高速に引き込
むために、チャージポンプ回路の電流を切り換えること
ができる。図８中、ＦＥＴＱ２０は吐き出し型電流回路
用、ＦＥＴＱ１７は吸い込み型電流回路用、ＦＥＴＱ１
９とＦＥＴＱ１８はスイッチング用であり、ＦＥＴＱ１
４、Ｑ１５、Ｑ２０とＦＥＴＱ１６、Ｑ１７とがそれぞ
れカレントミラー回路を構成している。ＦＥＴＱ１１と
ＦＥＴＱ１３は電流源用であり、ＦＥＴＱ１２は、電流
ｉ１の制御用であり、位相比較器３の出力を入力とした
同期判定回路９の出力によって制御される。
【０００４】図９は、従来のＰＬＬ回路における位相比
較器を示す回路図である。図９に示すように、位相比較
器は、６個の２入力ＮＡＮＤゲート８１と、２個の３入
力ＮＡＮＤゲート８２と、１個の４入力ＮＡＮＤゲート
８３とを有する。そして、入力信号Ｒ、Ｖが入力され、
出力信号ＵＰ（反転値）、ＤＯＷＮ（反転値）が出力さ
れる。
較器を示す回路図である。図９に示すように、位相比較
器は、６個の２入力ＮＡＮＤゲート８１と、２個の３入
力ＮＡＮＤゲート８２と、１個の４入力ＮＡＮＤゲート
８３とを有する。そして、入力信号Ｒ、Ｖが入力され、
出力信号ＵＰ（反転値）、ＤＯＷＮ（反転値）が出力さ
れる。
【０００５】図１０は、上記位相比較器の動作を説明す
るためのタイムチャートである。図１０に示すように、
入力信号Ｒの立ち下がりが、入力信号Ｖの立ち下がりよ
り進んでいた場合、出力されるＵＰ信号がロウレベル、
ＤＯＷＮ信号がハイレベルになる。入力信号Ｒ、Ｖに差
がなくなるにつれ徐々にＵＰ信号の出力振幅が小さくな
り差がなくなるとＵＰ信号はハイレベルとなる。逆に、
入力信号Ｖの立ち下がりが入力信号Ｒの立ち下がりより
進んでいた場合、位相比較器は、図１０に示すようにＵ
Ｐ信号がハイレベル、ＤＯＷＮ信号がロウレベルにな
る。入力信号Ｒ、Ｖに差がなくなるにつれ徐々にＤＯＷ
Ｎの出力振幅が小さくなり差がなくなるとＤＯＷＮ信号
はハイレベルとなる。
るためのタイムチャートである。図１０に示すように、
入力信号Ｒの立ち下がりが、入力信号Ｖの立ち下がりよ
り進んでいた場合、出力されるＵＰ信号がロウレベル、
ＤＯＷＮ信号がハイレベルになる。入力信号Ｒ、Ｖに差
がなくなるにつれ徐々にＵＰ信号の出力振幅が小さくな
り差がなくなるとＵＰ信号はハイレベルとなる。逆に、
入力信号Ｖの立ち下がりが入力信号Ｒの立ち下がりより
進んでいた場合、位相比較器は、図１０に示すようにＵ
Ｐ信号がハイレベル、ＤＯＷＮ信号がロウレベルにな
る。入力信号Ｒ、Ｖに差がなくなるにつれ徐々にＤＯＷ
Ｎの出力振幅が小さくなり差がなくなるとＤＯＷＮ信号
はハイレベルとなる。
【０００６】同期判定回路９は、図８に示すように、２
入力ＮＡＮＤゲート４０、抵抗Ｒ１、充放電コンデンサ
Ｃ２、インバータ１０から構成されている。図１１は、
同期判定回路９の動作を説明するためのタイムチャート
である。図１１に示すように、位相比較器３の出力信号
ＵＰ、ＤＯＷＮを入力信号とし、その入力信号ＵＰ、Ｄ
ＯＷＮとの周波数の差が大きい場合、位相比較器３から
はロウレベル幅の広いＵＰ信号、または、ＤＯＷＮ信号
が発生する。すると、図１１のように、コンデンサＣ２
は充電が始まり、電圧ＶＣは上昇していく。ＵＰ信号、
またはＤＯＷＮ信号がロウレベルを出力し続けると、電
圧ＶＣがインバータ１０のしきい値電圧ＶT10を超える
と同期判定回路９の出力はロウレベルとなり、同期判定
回路９の出力によりＦＥＴＱ１２はオンして電流ｉ１が
流れる。この時ＦＥＴＱ１４には電流ｉ１＋ｉ２が流れ
る。
入力ＮＡＮＤゲート４０、抵抗Ｒ１、充放電コンデンサ
Ｃ２、インバータ１０から構成されている。図１１は、
同期判定回路９の動作を説明するためのタイムチャート
である。図１１に示すように、位相比較器３の出力信号
ＵＰ、ＤＯＷＮを入力信号とし、その入力信号ＵＰ、Ｄ
ＯＷＮとの周波数の差が大きい場合、位相比較器３から
はロウレベル幅の広いＵＰ信号、または、ＤＯＷＮ信号
が発生する。すると、図１１のように、コンデンサＣ２
は充電が始まり、電圧ＶＣは上昇していく。ＵＰ信号、
またはＤＯＷＮ信号がロウレベルを出力し続けると、電
圧ＶＣがインバータ１０のしきい値電圧ＶT10を超える
と同期判定回路９の出力はロウレベルとなり、同期判定
回路９の出力によりＦＥＴＱ１２はオンして電流ｉ１が
流れる。この時ＦＥＴＱ１４には電流ｉ１＋ｉ２が流れ
る。
【０００７】ＰＬＬ回路の引き込みが終了して、位相比
較器３のＵＰ、またはＤＯＷＮ信号のロウレベル幅が狭
くなると、同期判定回路９の電圧ＶＣはインバータ１０
のしきい値の電圧ＶT10を超えないため、同期判定回路
９の出力はハイレベルのままで、ＦＥＴＱ１２はオンし
ないので、電流ｉ１は流れない。この時ＦＥＴＱ１４に
は電流ｉ２だけが流れる。
較器３のＵＰ、またはＤＯＷＮ信号のロウレベル幅が狭
くなると、同期判定回路９の電圧ＶＣはインバータ１０
のしきい値の電圧ＶT10を超えないため、同期判定回路
９の出力はハイレベルのままで、ＦＥＴＱ１２はオンし
ないので、電流ｉ１は流れない。この時ＦＥＴＱ１４に
は電流ｉ２だけが流れる。
【０００８】ループフィルタの動作はチャージポンプ回
路の出力をフィルタリングする。これにより、引き込み
前と引き込み後にチャージポンプ電流を切換、引き込み
前は電流ｉ１＋ｉ２により引き込み時間を短くし、引き
込み後は、電流ｉ２により低電流、低ジッタを実現す
る。
路の出力をフィルタリングする。これにより、引き込み
前と引き込み後にチャージポンプ電流を切換、引き込み
前は電流ｉ１＋ｉ２により引き込み時間を短くし、引き
込み後は、電流ｉ２により低電流、低ジッタを実現す
る。
【０００９】このように、従来のＰＬＬ回路は、引き込
み中のときは大電流で動作させ、引き込み後は小電流で
動作させるようにしたので、引き込み後は低ジッタ特性
を保持しながら引き込み時間を短縮することができる。
み中のときは大電流で動作させ、引き込み後は小電流で
動作させるようにしたので、引き込み後は低ジッタ特性
を保持しながら引き込み時間を短縮することができる。
【００１０】
【発明が解決しようとする課題】図１２は、従来のＰＬ
Ｌ回路におけるチャージポンプ回路の電流切換特性図、
図１３は、従来の引き込み特性を示す特性図である。
Ｌ回路におけるチャージポンプ回路の電流切換特性図、
図１３は、従来の引き込み特性を示す特性図である。
【００１１】従来のＰＬＬ回路におけるチャージポンプ
回路は、充放電を行う電流ｉ１の切換をロック判定回路
を用いて行っているので、チャージポンプ回路に流れる
電流ｉ３ーｉ４は、図１２に示すように電流ｉ１＋ｉ２
から電流ｉ２の２段階に切り替わるため、ＰＬＬ回路の
系の変化が大きい。その結果、引き込み終了時に切り替
えると、図１３に示すように、引き込みがー時的にはず
れロック時間が大きくなるという問題があつた。
回路は、充放電を行う電流ｉ１の切換をロック判定回路
を用いて行っているので、チャージポンプ回路に流れる
電流ｉ３ーｉ４は、図１２に示すように電流ｉ１＋ｉ２
から電流ｉ２の２段階に切り替わるため、ＰＬＬ回路の
系の変化が大きい。その結果、引き込み終了時に切り替
えると、図１３に示すように、引き込みがー時的にはず
れロック時間が大きくなるという問題があつた。
【００１２】本発明は、上記課題を解決するためになさ
れたものであり、引き込み途中に周波数がはずれること
なく、高速に引き込み、低ジッタを実現することができ
るＰＬＬ回路を提供することを目的とする。
れたものであり、引き込み途中に周波数がはずれること
なく、高速に引き込み、低ジッタを実現することができ
るＰＬＬ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明のＰＬＬ回路は、
第１の信号及び第２の信号を入力し、第１の信号及び第
２の信号の位相差を検出し、出力信号を出力する第１の
位相比較器と、その第１の位相比較器の出力信号を入力
する第１のチャージポンプ回路と、第１の信号及び第２
の信号を入力し、第１の信号及び第２の信号の位相差を
検出し、位相差がある場合に出力信号を出力し、位相差
がない場合に出力信号を出力しない第２の位相比較器
と、その第２の位相比較器の出力信号を入力する第２の
チャージポンプ回路と、第１のチャージポンプ回路及び
第２のチャージポンプ回路の出力信号を入力とするルー
プフィルタと、そのループフィルタの出力信号を入力
し、第１の信号を出力する電圧制御発振回路と、を有す
ることを特徴とするものである。
第１の信号及び第２の信号を入力し、第１の信号及び第
２の信号の位相差を検出し、出力信号を出力する第１の
位相比較器と、その第１の位相比較器の出力信号を入力
する第１のチャージポンプ回路と、第１の信号及び第２
の信号を入力し、第１の信号及び第２の信号の位相差を
検出し、位相差がある場合に出力信号を出力し、位相差
がない場合に出力信号を出力しない第２の位相比較器
と、その第２の位相比較器の出力信号を入力する第２の
チャージポンプ回路と、第１のチャージポンプ回路及び
第２のチャージポンプ回路の出力信号を入力とするルー
プフィルタと、そのループフィルタの出力信号を入力
し、第１の信号を出力する電圧制御発振回路と、を有す
ることを特徴とするものである。
【００１４】上記第１の位相比較器は、不感帯のない位
相比較器であり、第２の位相比較器は、不感帯のある位
相比較器であってもよい。
相比較器であり、第２の位相比較器は、不感帯のある位
相比較器であってもよい。
【００１５】本発明のＰＬＬ回路は又、不感帯のない第
１の位相比較器と、その第１の位相比較器の出力信号を
入力とする第１のチャージポンプ回路と、不感帯のある
第２の位相比較器と、その第２の位相比較器の出力信号
を入力とする第２のチャージポンプ回路と、第１のチャ
ージポンプ回路及び第２のチャージポンプ回路の出力を
入力とするループフィルタと、ループフィルタの出力を
入力とする電圧制御発振回路とを有し、電圧制御発振回
路の出力信号が、第１の位相比較器及び第２の位相比較
器に入力信号として入力され、入力信号に対する基準信
号が、第１の位相比較器及び第２の位相比較器に入力さ
れる、ことを特徴とするものである。
１の位相比較器と、その第１の位相比較器の出力信号を
入力とする第１のチャージポンプ回路と、不感帯のある
第２の位相比較器と、その第２の位相比較器の出力信号
を入力とする第２のチャージポンプ回路と、第１のチャ
ージポンプ回路及び第２のチャージポンプ回路の出力を
入力とするループフィルタと、ループフィルタの出力を
入力とする電圧制御発振回路とを有し、電圧制御発振回
路の出力信号が、第１の位相比較器及び第２の位相比較
器に入力信号として入力され、入力信号に対する基準信
号が、第１の位相比較器及び第２の位相比較器に入力さ
れる、ことを特徴とするものである。
【００１６】不感帯のない第１の位相比較器は、例え
ば、不感帯のある第２の位相比較器に追加して、インバ
ータを直列に配列したインバータ列部を有するものであ
る。
ば、不感帯のある第２の位相比較器に追加して、インバ
ータを直列に配列したインバータ列部を有するものであ
る。
【００１７】第１のチャージポンプ回路の出力電流値と
第２のチャージポンプ回路の出力電流値が異なることが
好ましい。また、第２のチャージポンプ回路の出力電流
値は、第１のチャージポンプ回路の出力電流値よりも大
きく設定されるのが好ましい。
第２のチャージポンプ回路の出力電流値が異なることが
好ましい。また、第２のチャージポンプ回路の出力電流
値は、第１のチャージポンプ回路の出力電流値よりも大
きく設定されるのが好ましい。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１は第１の実施の形態のＰ
ＬＬ回路の構成を示すブロック図である。図１に示すよ
うに、第１の実施の形態のＰＬＬ回路は、不感帯のない
第１位相比較器１１と、第１位相比較器１１の出力信号
を入力とする第１チャージポンプ回路１３と、不感帯の
ある第２位相比較器１２と、第２位相比較器１２の出力
信号を入力とする第２チャージポンプ回路１４と、第１
チャージポンプ回路１３及び第２チャージポンプ回路１
４の出力を入力とするループフィルタ１５と、ループフ
ィルタ１５の出力を入力とする電圧制御発振回路１６と
を有し、電圧制御発振回路１６の出力は不感帯のない第
１位相比較器１１及び、不感帯のある第２位相比較器１
２に入力信号Ｖとして入力され、また、基準信号Ｒが入
力される。
を参照しながら説明する。図１は第１の実施の形態のＰ
ＬＬ回路の構成を示すブロック図である。図１に示すよ
うに、第１の実施の形態のＰＬＬ回路は、不感帯のない
第１位相比較器１１と、第１位相比較器１１の出力信号
を入力とする第１チャージポンプ回路１３と、不感帯の
ある第２位相比較器１２と、第２位相比較器１２の出力
信号を入力とする第２チャージポンプ回路１４と、第１
チャージポンプ回路１３及び第２チャージポンプ回路１
４の出力を入力とするループフィルタ１５と、ループフ
ィルタ１５の出力を入力とする電圧制御発振回路１６と
を有し、電圧制御発振回路１６の出力は不感帯のない第
１位相比較器１１及び、不感帯のある第２位相比較器１
２に入力信号Ｖとして入力され、また、基準信号Ｒが入
力される。
【００１９】不感帯のない第１位相比較器１１は、入力
信号Ｖ，Ｒの位相差を検出し、出力信号ＵＰ，ＤＯＷＮ
を出力し、第１チャージポンプ回路１３を駆動させる。
第１位相比較器１１は、不感帯がないので、入力信号
Ｖ，Ｒの位相差がなくなった場合でも、出力信号ＵＰ，
ＤＯＷＮを出力し、ＰＬＬ回路のロックはずれを防止す
る。
信号Ｖ，Ｒの位相差を検出し、出力信号ＵＰ，ＤＯＷＮ
を出力し、第１チャージポンプ回路１３を駆動させる。
第１位相比較器１１は、不感帯がないので、入力信号
Ｖ，Ｒの位相差がなくなった場合でも、出力信号ＵＰ，
ＤＯＷＮを出力し、ＰＬＬ回路のロックはずれを防止す
る。
【００２０】不感帯のある第２位相比較器１２は、入力
信号Ｖ，Ｒの位相差を検出し、出力信号ＵＰ，ＤＯＷＮ
を出力し、第２チャージポンプ回路１４を駆動させる。
第２位相比較器１２は不感帯があるので、入力信号Ｖ，
Ｒの位相差がなくなると、出力信号ＵＰ，ＤＯＷＮを出
力しない。
信号Ｖ，Ｒの位相差を検出し、出力信号ＵＰ，ＤＯＷＮ
を出力し、第２チャージポンプ回路１４を駆動させる。
第２位相比較器１２は不感帯があるので、入力信号Ｖ，
Ｒの位相差がなくなると、出力信号ＵＰ，ＤＯＷＮを出
力しない。
【００２１】入力信号Ｖ，Ｒの位相差が大きい時は、第
１チャージポンプ回路１３及び第２チャージポンプ回路
１４の双方が動作し、高速に位相と周波数を近づける。
位相差がそろうにつれ、出力信号は減少し、位相差がな
くなると、徐々に第２チャージポンプ回路１４は停止
し、第１チャージポンプ回路１３のみの動作となる。
１チャージポンプ回路１３及び第２チャージポンプ回路
１４の双方が動作し、高速に位相と周波数を近づける。
位相差がそろうにつれ、出力信号は減少し、位相差がな
くなると、徐々に第２チャージポンプ回路１４は停止
し、第１チャージポンプ回路１３のみの動作となる。
【００２２】図２は、不感帯のない第１位相比較器を示
す回路図である。図２に示すように、不感帯のない第１
位相比較器１１は、６個の２入力ＮＡＮＤゲート５０
と、２個の３入力ＮＡＮＤゲート５１と、１個の４入力
ＮＡＮＤゲート５２とを有し、さらに、ＮＡＮＤゲート
５２とＮＡＮＤゲード５１との間に設けられ、インバー
タを直列に配列したインバータ列部１７を有する。そし
て、入力信号Ｒ、Ｖが入力され、出力信号ＵＰ、ＤＯＷ
Ｎが出力される。
す回路図である。図２に示すように、不感帯のない第１
位相比較器１１は、６個の２入力ＮＡＮＤゲート５０
と、２個の３入力ＮＡＮＤゲート５１と、１個の４入力
ＮＡＮＤゲート５２とを有し、さらに、ＮＡＮＤゲート
５２とＮＡＮＤゲード５１との間に設けられ、インバー
タを直列に配列したインバータ列部１７を有する。そし
て、入力信号Ｒ、Ｖが入力され、出力信号ＵＰ、ＤＯＷ
Ｎが出力される。
【００２３】図３は、上記位相比較器の動作を説明する
ためのタイムチャートである。図３に示すように、不感
帯のない第１位相比較器１１の動作は、従来の位相比較
器の動作に加えインバータ列部１７の遅延分だけ髭を発
生させ、入力信号Ｒ、Ｖがー致してきた場合にも出力信
号ＵＰ、ＤＯＷＮ信号を発生させる。これにより入力信
号Ｒ、Ｖの位相差にかかわらず常に出力信号ＵＰ、ＤＯ
ＷＮを出力し、チャージポンプ回路１３を動作させ、電
圧制御発振回路１６を制御する。
ためのタイムチャートである。図３に示すように、不感
帯のない第１位相比較器１１の動作は、従来の位相比較
器の動作に加えインバータ列部１７の遅延分だけ髭を発
生させ、入力信号Ｒ、Ｖがー致してきた場合にも出力信
号ＵＰ、ＤＯＷＮ信号を発生させる。これにより入力信
号Ｒ、Ｖの位相差にかかわらず常に出力信号ＵＰ、ＤＯ
ＷＮを出力し、チャージポンプ回路１３を動作させ、電
圧制御発振回路１６を制御する。
【００２４】不感帯のある位相比較器１２の動作は、図
１０に示したように、入力信号Ｒ、Ｖがー致するにつれ
徐々に出力信号ＵＰ、またはＤＯＷＮの幅が小さくなり
チャージポンプ回路２を徐々に停止させる。
１０に示したように、入力信号Ｒ、Ｖがー致するにつれ
徐々に出力信号ＵＰ、またはＤＯＷＮの幅が小さくなり
チャージポンプ回路２を徐々に停止させる。
【００２５】ループフィルタ１５の動作はその電圧制御
発振回路１６を制御する信号をフィルタリングしてＤＣ
電圧を出力する。
発振回路１６を制御する信号をフィルタリングしてＤＣ
電圧を出力する。
【００２６】電圧制御発振回路１６の動作はループフィ
ルタ１５の出力に応じた周波数を出力する。
ルタ１５の出力に応じた周波数を出力する。
【００２７】第１の実施の形態のＰＬＬ回路は、不感帯
のない第１位相比較器１１と、不感帯のある第２位相比
較器１２とを有するので、引き込みの過程で不感帯のな
い第１位相比較器１１は位相差を比較し続け、不感帯の
ある第２位相比較器１２は徐々に動作を停止することか
ら、チャージポンプ回路１４の電流も徐々に停止する。
のない第１位相比較器１１と、不感帯のある第２位相比
較器１２とを有するので、引き込みの過程で不感帯のな
い第１位相比較器１１は位相差を比較し続け、不感帯の
ある第２位相比較器１２は徐々に動作を停止することか
ら、チャージポンプ回路１４の電流も徐々に停止する。
【００２８】図４は、本発明のＰＬＬ回路におけるチャ
ージポンプ回路の電流切換特性図、図５は、本発明の引
き込み特性を示す特性図である。図４に示すように、本
発明のＰＬＬ回路では、電流ｉ１＋ｉ２から電流ｉ２へ
の変化が徐々に行われ、引き込み終了までのＰＬＬ回路
の系の変化が小さくなる。従って、図５に示すように、
引き込み途中に周波数がはずれることがない。
ージポンプ回路の電流切換特性図、図５は、本発明の引
き込み特性を示す特性図である。図４に示すように、本
発明のＰＬＬ回路では、電流ｉ１＋ｉ２から電流ｉ２へ
の変化が徐々に行われ、引き込み終了までのＰＬＬ回路
の系の変化が小さくなる。従って、図５に示すように、
引き込み途中に周波数がはずれることがない。
【００２９】図６は、第２の実施の形態のＰＬＬ回路の
構成を示すブロック図である。図６に示すように、第２
の実施の形態のＰＬＬ回路は、不感帯のない第１位相比
較器２１と、第１位相比較器２１の出力信号を入力とす
る小電流チャージポンプ回路２３と、不感帯のある第２
位相比較器２２と、第２位相比較器２２の出力信号を入
力とする大電流チャージポンプ回路２４と、小電流チャ
ージポンプ回路２３及び大電流チャージポンプ回路２４
の出力を入力とするループフィルタ２５と、ループフィ
ルタ２５の出力を入力とする電圧制御発振回路２６とを
有する。電圧制御発振回路２６の出力は不感帯のない第
１位相比較器２１及び、不感帯のある第２位相比較器２
２に入力信号Ｖとして入力され、また、基準信号Ｒが入
力される。
構成を示すブロック図である。図６に示すように、第２
の実施の形態のＰＬＬ回路は、不感帯のない第１位相比
較器２１と、第１位相比較器２１の出力信号を入力とす
る小電流チャージポンプ回路２３と、不感帯のある第２
位相比較器２２と、第２位相比較器２２の出力信号を入
力とする大電流チャージポンプ回路２４と、小電流チャ
ージポンプ回路２３及び大電流チャージポンプ回路２４
の出力を入力とするループフィルタ２５と、ループフィ
ルタ２５の出力を入力とする電圧制御発振回路２６とを
有する。電圧制御発振回路２６の出力は不感帯のない第
１位相比較器２１及び、不感帯のある第２位相比較器２
２に入力信号Ｖとして入力され、また、基準信号Ｒが入
力される。
【００３０】第２の実施の形態のＰＬＬ回路は、不感帯
のある第１位相比較器２２に接続されるチャージポンプ
回路２４の出力電流値をチャージポンプ回路２３の出力
電流値より大きく設定した構成をしているので、入力信
号Ｒ、Ｖの周波数差が大きい時の引き込みをより高速に
行うことができる。
のある第１位相比較器２２に接続されるチャージポンプ
回路２４の出力電流値をチャージポンプ回路２３の出力
電流値より大きく設定した構成をしているので、入力信
号Ｒ、Ｖの周波数差が大きい時の引き込みをより高速に
行うことができる。
【００３１】
【発明の効果】本発明によれば、第１の信号及び第２の
信号を入力し、第１の信号及び第２の信号の位相差を検
出し、出力信号を出力する第１の位相比較器と、第１の
信号及び第２の信号を入力し、第１の信号及び第２の信
号の位相差を検出し、位相差がある場合に出力信号を出
力し、位相差がない場合に出力信号を出力しない第２の
位相比較器と、を有するので、引き込み中の時は大電流
で動作させ、徐々に引き込み電流を減らすことができ、
引き込み途中に周波数がはずれることなく高速に引き込
み、低ジッタを実現できる。
信号を入力し、第１の信号及び第２の信号の位相差を検
出し、出力信号を出力する第１の位相比較器と、第１の
信号及び第２の信号を入力し、第１の信号及び第２の信
号の位相差を検出し、位相差がある場合に出力信号を出
力し、位相差がない場合に出力信号を出力しない第２の
位相比較器と、を有するので、引き込み中の時は大電流
で動作させ、徐々に引き込み電流を減らすことができ、
引き込み途中に周波数がはずれることなく高速に引き込
み、低ジッタを実現できる。
【図１】本発明の第１の実施の形態のＰＬＬ回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】不感帯のない第１位相比較器を示す回路図であ
る。
る。
【図３】本発明のＰＬＬ回路における位相比較器の動作
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図４】本発明のＰＬＬ回路におけるチャージポンプ回
路の電流切換特性図である。
路の電流切換特性図である。
【図５】本発明の引き込み特性を示す特性図である。
【図６】本発明の第２の実施の形態のＰＬＬ回路の構成
を示すブロック図である。
を示すブロック図である。
【図７】一般的なＰＬＬ回路を示すブロック図である。
【図８】従来のＰＬＬ回路におけるチャージポンプ回路
を示す回路図である。
を示す回路図である。
【図９】従来のＰＬＬ回路における位相比較器を示す回
路図である。
路図である。
【図１０】従来のＰＬＬ回路における位相比較器の動作
を説明するためのタイムチャートである。
を説明するためのタイムチャートである。
【図１１】従来のＰＬＬ回路における同期判定回路の動
作を説明するためのタイムチャートである。
作を説明するためのタイムチャートである。
【図１２】従来のＰＬＬ回路におけるチャージポンプ回
路の電流切換特性図である。
路の電流切換特性図である。
【図１３】従来の引き込み特性を示す特性図である。
【符号の説明】 １１：不感帯のない第１位相比較器 １２：不感帯のある第２位相比較器 １３：第１チャージポンプ回路 １４：第２チャージポンプ回路 １５：ループフィルタ １６：電圧制御発振回路 １７：インバータ列部
Claims (6)
- 【請求項１】第１の信号及び第２の信号を入力し、第１
の信号及び第２の信号の位相差を検出し、出力信号を出
力する第１の位相比較器と、 その第１の位相比較器の出力信号を入力する第１のチャ
ージポンプ回路と、 前記第１の信号及び第２の信号を入力し、第１の信号及
び第２の信号の位相差を検出し、位相差がある場合に出
力信号を出力し、位相差がない場合に出力信号を出力し
ない第２の位相比較器と、 その第２の位相比較器の出力信号を入力する第２のチャ
ージポンプ回路と、 前記第１のチャージポンプ回路及び第２のチャージポン
プ回路の出力信号を入力とするループフィルタと、 そのループフィルタの出力信号を入力し、前記第１の信
号を出力する電圧制御発振回路と、 を有することを特徴とするＰＬＬ回路。 - 【請求項２】前記第１の位相比較器は、不感帯のない位
相比較器であり、前記第２の位相比較器は、不感帯のあ
る位相比較器であることを特徴とする請求項１に記載の
ＰＬＬ回路。 - 【請求項３】不感帯のない第１の位相比較器と、その第
１の位相比較器の出力信号を入力とする第１のチャージ
ポンプ回路と、不感帯のある第２の位相比較器と、その
第２の位相比較器の出力信号を入力とする第２のチャー
ジポンプ回路と、前記第１のチャージポンプ回路及び第
２のチャージポンプ回路の出力を入力とするループフィ
ルタと、ループフィルタの出力を入力とする電圧制御発
振回路とを有し、 電圧制御発振回路の出力信号が、前記第１の位相比較器
及び第２の位相比較器に入力信号として入力され、入力
信号に対する基準信号が、前記第１の位相比較器及び第
２の位相比較器に入力される、 ことを特徴とするＰＬＬ回路。 - 【請求項４】前記不感帯のない第１の位相比較器は、不
感帯のある第２の位相比較器に追加して、インバータを
直列に配列したインバータ列部を有することを特徴とす
る請求項２又は３のいずれか１つの項に記載のＰＬＬ回
路。 - 【請求項５】前記第１のチャージポンプ回路の出力電流
値と第２のチャージポンプ回路の出力電流値が異なるこ
とを特徴とする請求項１乃至４のいずれか１つの項に記
載のＰＬＬ回路。 - 【請求項６】前記第２のチャージポンプ回路の出力電流
値は、第１のチャージポンプ回路の出力電流値よりも大
きく設定されることを特徴とする請求項５に記載のＰＬ
Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133590A JPH10327070A (ja) | 1997-05-23 | 1997-05-23 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133590A JPH10327070A (ja) | 1997-05-23 | 1997-05-23 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10327070A true JPH10327070A (ja) | 1998-12-08 |
Family
ID=15108374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9133590A Pending JPH10327070A (ja) | 1997-05-23 | 1997-05-23 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10327070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112543023A (zh) * | 2020-09-28 | 2021-03-23 | 苏州锐迪联电子科技有限公司 | 一种用在pll中的频率检测与跟踪加速电路 |
-
1997
- 1997-05-23 JP JP9133590A patent/JPH10327070A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112543023A (zh) * | 2020-09-28 | 2021-03-23 | 苏州锐迪联电子科技有限公司 | 一种用在pll中的频率检测与跟踪加速电路 |
| CN112543023B (zh) * | 2020-09-28 | 2023-11-24 | 苏州锐迪联电子科技有限公司 | 一种用在pll中的频率检测与跟踪加速电路 |
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