JP2531908B2 - 位相比較回路 - Google Patents
位相比較回路Info
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- JP2531908B2 JP2531908B2 JP4245133A JP24513392A JP2531908B2 JP 2531908 B2 JP2531908 B2 JP 2531908B2 JP 4245133 A JP4245133 A JP 4245133A JP 24513392 A JP24513392 A JP 24513392A JP 2531908 B2 JP2531908 B2 JP 2531908B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、位相比較回路に関し、
特に、ＰＬＬ（フェーズロックループ）に適用して好適
な位相比較回路に関する。
特に、ＰＬＬ（フェーズロックループ）に適用して好適
な位相比較回路に関する。
【０００２】
【従来の技術】図３は、従来の位相比較装置を用いたＰ
ＬＬのブロック図である。図３に示すように、基準信号
Ｒが、ＶＣＯ（電圧制御発振器）２９からの制御信号Ｍ
と共に、位相比較器２８に入力され、位相比較される。
位相比較器２８による位相比較結果は、ローパスフィル
タにより高周波成分を除去され、位相誤差信号としてＶ
ＣＯ２９に入力される。
ＬＬのブロック図である。図３に示すように、基準信号
Ｒが、ＶＣＯ（電圧制御発振器）２９からの制御信号Ｍ
と共に、位相比較器２８に入力され、位相比較される。
位相比較器２８による位相比較結果は、ローパスフィル
タにより高周波成分を除去され、位相誤差信号としてＶ
ＣＯ２９に入力される。
【０００３】以上のような構成において、上記ＶＣＯ２
９は、それからの出力である制御信号Ｍと、基準信号Ｒ
と、の位相誤差が無くなるように、発振周波数を制御さ
れる。これの制御は、両者の位相差を位相比較器２８で
比較し、比較結果をローパスフィルタ３０を介してＶＣ
Ｏ２８に入力することによって、なされる。そして、制
御信号Ｍが基準信号Ｒよりも進んでいる場合は、位相比
較器２８は、ローパスフィルタ３０を通じて、ＶＣＯ２
９の出力制御信号Ｍの位相が遅れるように、位相差分の
制御用誤差電圧を出力する。他方、制御信号Ｍが基準信
号Ｒよりも遅れている場合には、位相比較器２８は、ロ
ーパスフィルタ３０を通じて、ＶＣＯ２９の出力制御信
号Ｍの位相が進むように位相差分の制御用誤差電圧を出
力する。
９は、それからの出力である制御信号Ｍと、基準信号Ｒ
と、の位相誤差が無くなるように、発振周波数を制御さ
れる。これの制御は、両者の位相差を位相比較器２８で
比較し、比較結果をローパスフィルタ３０を介してＶＣ
Ｏ２８に入力することによって、なされる。そして、制
御信号Ｍが基準信号Ｒよりも進んでいる場合は、位相比
較器２８は、ローパスフィルタ３０を通じて、ＶＣＯ２
９の出力制御信号Ｍの位相が遅れるように、位相差分の
制御用誤差電圧を出力する。他方、制御信号Ｍが基準信
号Ｒよりも遅れている場合には、位相比較器２８は、ロ
ーパスフィルタ３０を通じて、ＶＣＯ２９の出力制御信
号Ｍの位相が進むように位相差分の制御用誤差電圧を出
力する。
【０００４】一般に、従来の位相比較装置は以上のよう
に用いられてきた。しかし、制御信号Ｍが基準信号Ｒの
ｍ／ｎ倍の周波数に誤ロックするという問題があった。
に用いられてきた。しかし、制御信号Ｍが基準信号Ｒの
ｍ／ｎ倍の周波数に誤ロックするという問題があった。
【０００５】例えば、制御信号Ｍが基準信号Ｒに対して
５／４倍の周波数に誤ロックする場合の例を、図４のタ
イミングチャートに従って説明する。
５／４倍の周波数に誤ロックする場合の例を、図４のタ
イミングチャートに従って説明する。
【０００６】今、時点ｔ１で出される基準信号Ｒのパル
スを基準に、制御信号Ｍの誤差電圧を求める。これは
（ｃ）に示すようになる。これに対して、時点ｔ２で出
される基準信号Ｒパルスを基準に制御信号Ｍの誤差電圧
を求めると（ｄ）に示すようになる。その結果、周期Ｔ
の間において、制御信号Ｍを遅らせる量と進ませる量が
等しくなる。このため、制御信号Ｍは現状の周波数を保
つことになる。これにより、制御信号Ｍは、基準信号Ｒ
の５／４倍の周波数に誤ロックする。
スを基準に、制御信号Ｍの誤差電圧を求める。これは
（ｃ）に示すようになる。これに対して、時点ｔ２で出
される基準信号Ｒパルスを基準に制御信号Ｍの誤差電圧
を求めると（ｄ）に示すようになる。その結果、周期Ｔ
の間において、制御信号Ｍを遅らせる量と進ませる量が
等しくなる。このため、制御信号Ｍは現状の周波数を保
つことになる。これにより、制御信号Ｍは、基準信号Ｒ
の５／４倍の周波数に誤ロックする。
【０００７】以上のような現象は、位相比較装置が、位
相入力パルス情報を１つしか持たないために起こってい
た。従って、従来は、基準信号のｍ／ｎ倍の周波数に誤
ロックするのを防ぐべく、基準信号Ｒのｍ／ｎ倍の周波
数成分を取り除くようにローパスフィルタ３０の設計を
行なっていた。
相入力パルス情報を１つしか持たないために起こってい
た。従って、従来は、基準信号のｍ／ｎ倍の周波数に誤
ロックするのを防ぐべく、基準信号Ｒのｍ／ｎ倍の周波
数成分を取り除くようにローパスフィルタ３０の設計を
行なっていた。
【０００８】
【発明が解決しようとする課題】従来の位相比較装置は
以上のように構成されていたので、ローパスフィルタ３
０の設計が非常に難しかった。特に、モータ速度の制御
のように、制御信号Ｍが広範囲の周波数帯を通る場合に
は、誤ロックする周波数が数多く存在する。このため、
誤ロックを防止するためには、１個のローパスフィルタ
３０だけでは間に合わず、多数のローパスフィルタ３０
を切り替えたり、ローパスフィルタ３０の定数を切り替
えたりする等の回路設計が必要になる。
以上のように構成されていたので、ローパスフィルタ３
０の設計が非常に難しかった。特に、モータ速度の制御
のように、制御信号Ｍが広範囲の周波数帯を通る場合に
は、誤ロックする周波数が数多く存在する。このため、
誤ロックを防止するためには、１個のローパスフィルタ
３０だけでは間に合わず、多数のローパスフィルタ３０
を切り替えたり、ローパスフィルタ３０の定数を切り替
えたりする等の回路設計が必要になる。
【０００９】本発明は、上記に鑑みてなされたもので、
その目的は、位相入力パルスを少なくとも２個以上記憶
する機能を持たせることにより、ローパスフィルタの設
計値に関わらず、基準信号のｍ／ｎ倍の周波数への誤ロ
ックを防止することにある。
その目的は、位相入力パルスを少なくとも２個以上記憶
する機能を持たせることにより、ローパスフィルタの設
計値に関わらず、基準信号のｍ／ｎ倍の周波数への誤ロ
ックを防止することにある。
【００１０】
【課題を解決するための手段】本発明の位相比較回路
は、基準信号が１ビットデータとして入力される第１の
入力端子と、制御信号が１ビットデータとして入力され
る第２の入力端子と、複数ビットの記憶素子を有する状
態記憶用の記憶回路と、前記第１、第２の入力端子から
の基準信号、前記制御信号及び前記記憶回路からのデー
タがそれぞれ加えられる論理回路であって、加えられた
前記各信号及び各データに基づいて、予め定めた状態遷
移規則に従うように演算をして、前記各記憶素子中のデ
ータを書き換えて新たな状態を前記記憶回路に記憶させ
ると共に制御信号を基準信号に対して位相制御する比較
信号を出力させ、前記状態遷移規則は、遅れ第１、第
２、第３状態と進み第１、第２、第３状態の６つの状態
を有し、前記遅れ第１、第２、第３状態に遷移するとき
には前記比較信号として前記制御信号を基準信号に対し
て遅らせる遅れ信号を出力させ、前記進み第１、第２、
第３状態に遷移するときには前記比較信号として前記制
御信号を基準信号に対して進ませる進み信号を出力さ
せ、前記遅れ第１状態／進み第１状態にあって前記制御
信号が遅れている／進んでいるときには前記進み第１状
態／遅れ第１状態になり、前記遅れ第１状態にあって前
記制御信号が進んでいるときには前記遅れ第２状態とな
り、前記遅れ第２状態にあっては前記制御信号が遅れて
いるときには前記遅れ第３状態となり、前記遅れ第３状
態にあって前記制御信号が進んでいるとき／遅れている
ときには前記遅れ第１状態／前記進み第１状態となり、
前記進み第１状態にあって前記制御信号が遅れていると
きには前記進み第２状態となり、前記進み第２状態にあ
って前記制御信号が進んでいるときには前記進み第３状
態となり、前記進み第３状態にあって前記制御信号が進
んでいるとき／遅れているときには前記遅れ第１状態／
前記進み第１状態となる、ものとして規定されているも
のとして構成される。
は、基準信号が１ビットデータとして入力される第１の
入力端子と、制御信号が１ビットデータとして入力され
る第２の入力端子と、複数ビットの記憶素子を有する状
態記憶用の記憶回路と、前記第１、第２の入力端子から
の基準信号、前記制御信号及び前記記憶回路からのデー
タがそれぞれ加えられる論理回路であって、加えられた
前記各信号及び各データに基づいて、予め定めた状態遷
移規則に従うように演算をして、前記各記憶素子中のデ
ータを書き換えて新たな状態を前記記憶回路に記憶させ
ると共に制御信号を基準信号に対して位相制御する比較
信号を出力させ、前記状態遷移規則は、遅れ第１、第
２、第３状態と進み第１、第２、第３状態の６つの状態
を有し、前記遅れ第１、第２、第３状態に遷移するとき
には前記比較信号として前記制御信号を基準信号に対し
て遅らせる遅れ信号を出力させ、前記進み第１、第２、
第３状態に遷移するときには前記比較信号として前記制
御信号を基準信号に対して進ませる進み信号を出力さ
せ、前記遅れ第１状態／進み第１状態にあって前記制御
信号が遅れている／進んでいるときには前記進み第１状
態／遅れ第１状態になり、前記遅れ第１状態にあって前
記制御信号が進んでいるときには前記遅れ第２状態とな
り、前記遅れ第２状態にあっては前記制御信号が遅れて
いるときには前記遅れ第３状態となり、前記遅れ第３状
態にあって前記制御信号が進んでいるとき／遅れている
ときには前記遅れ第１状態／前記進み第１状態となり、
前記進み第１状態にあって前記制御信号が遅れていると
きには前記進み第２状態となり、前記進み第２状態にあ
って前記制御信号が進んでいるときには前記進み第３状
態となり、前記進み第３状態にあって前記制御信号が進
んでいるとき／遅れているときには前記遅れ第１状態／
前記進み第１状態となる、ものとして規定されているも
のとして構成される。
【００１１】
【作用】記憶回路は複数ビットの記憶素子を備え、それ
らの複数ビットによりある状態を記憶している。第１、
第２の入力端子に基準信号及び制御信号が入力される
と、それらの入力された信号と記憶回路中の記憶データ
に基づいて、論理回路が、予め定めた状態遷移規則に従
うように、演算を行って、新たな状態を記憶回路に記憶
させると共に制御信号の位相を基準信号のそれに対して
制御する比較信号を出力させる。この比較信号はローパ
スフィルタを通すことなく制御信号の位相制御に用いら
れる。つまり、ローパスフィルタは必要ない。而して、
上記の状態遷移規則においては、例えば、制御信号が基
準信号に対して進んでいるとの判断が続いて進み気味で
あると判断された場合には、ある時刻においてそれと反
対の遅れているという判断が途中で出た場合において
も、その判断を無視して、遅らせる制御がなされ、これ
により、より適正に制御信号が遅らせられる。また、制
御信号が遅れ気味と判断された場合には、上記と同様
に、より摘正に制御信号を進ませる制御が行われる。
らの複数ビットによりある状態を記憶している。第１、
第２の入力端子に基準信号及び制御信号が入力される
と、それらの入力された信号と記憶回路中の記憶データ
に基づいて、論理回路が、予め定めた状態遷移規則に従
うように、演算を行って、新たな状態を記憶回路に記憶
させると共に制御信号の位相を基準信号のそれに対して
制御する比較信号を出力させる。この比較信号はローパ
スフィルタを通すことなく制御信号の位相制御に用いら
れる。つまり、ローパスフィルタは必要ない。而して、
上記の状態遷移規則においては、例えば、制御信号が基
準信号に対して進んでいるとの判断が続いて進み気味で
あると判断された場合には、ある時刻においてそれと反
対の遅れているという判断が途中で出た場合において
も、その判断を無視して、遅らせる制御がなされ、これ
により、より適正に制御信号が遅らせられる。また、制
御信号が遅れ気味と判断された場合には、上記と同様
に、より摘正に制御信号を進ませる制御が行われる。
【００１２】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。本発明の実施例は次のように動作するものと
して構成されている。即ち、図１において、ある時刻に
ついてみた場合、フリップフロップ（ＦＦ）２，３，４
はそれぞれあるデータを蓄えており、この３ビットデー
タによりある状態の情報が保持されている。そして、あ
る時刻についてみた場合、端子２３，２４に制御信号
Ｍ、基準信号Ｒが入力している。これらの信号Ｍ，Ｒは
あるときはＨレベルで、あるときはＬレベルである。制
御信号Ｍが基準信号Ｒに対して遅れているときはＭ＝Ｌ
レベル、Ｒ＝Ｈレベルとなる時刻がある。逆に、ＭがＲ
に対して進んでいるときにはＭ＝Ｈレベル、Ｒ＝Ｌレベ
ルとなる時刻がある。ＭがＲに遅れも進みもないときに
は、ＭもＲも共にＨレベルとなる時刻がある。そして、
そのようなＲとＭの様々な態様の入力があるが、そのよ
うな入力と、その入力時刻におけるＦＦ２，３，４中の
データの状態によって、ある状態遷移規則に従って、比
較信号ＣＰが、Ｍを進ませる信号（Ｃ１，Ｃ２，Ｃ３）
と遅らせる信号（Ｄ１，Ｄ２，Ｄ３）のいずれかを出力
する。その状態遷移規則は図２及び表１に示される。例
えば、ＦＦ２，３，４が００１であるときに、Ｒ（Ｍが
Ｒより遅れている）、Ｍ（ＭがＲより進んでいる）、Ｒ
Ｍ（ＭとＲとが同相）のいずれが入力されるかによっ
て、次の状態とそのときにＣＰとして出す信号がＭを進
める、遅らせる、そのままとする、のいずれであるかは
図２及び表１に示される。
説明する。本発明の実施例は次のように動作するものと
して構成されている。即ち、図１において、ある時刻に
ついてみた場合、フリップフロップ（ＦＦ）２，３，４
はそれぞれあるデータを蓄えており、この３ビットデー
タによりある状態の情報が保持されている。そして、あ
る時刻についてみた場合、端子２３，２４に制御信号
Ｍ、基準信号Ｒが入力している。これらの信号Ｍ，Ｒは
あるときはＨレベルで、あるときはＬレベルである。制
御信号Ｍが基準信号Ｒに対して遅れているときはＭ＝Ｌ
レベル、Ｒ＝Ｈレベルとなる時刻がある。逆に、ＭがＲ
に対して進んでいるときにはＭ＝Ｈレベル、Ｒ＝Ｌレベ
ルとなる時刻がある。ＭがＲに遅れも進みもないときに
は、ＭもＲも共にＨレベルとなる時刻がある。そして、
そのようなＲとＭの様々な態様の入力があるが、そのよ
うな入力と、その入力時刻におけるＦＦ２，３，４中の
データの状態によって、ある状態遷移規則に従って、比
較信号ＣＰが、Ｍを進ませる信号（Ｃ１，Ｃ２，Ｃ３）
と遅らせる信号（Ｄ１，Ｄ２，Ｄ３）のいずれかを出力
する。その状態遷移規則は図２及び表１に示される。例
えば、ＦＦ２，３，４が００１であるときに、Ｒ（Ｍが
Ｒより遅れている）、Ｍ（ＭがＲより進んでいる）、Ｒ
Ｍ（ＭとＲとが同相）のいずれが入力されるかによっ
て、次の状態とそのときにＣＰとして出す信号がＭを進
める、遅らせる、そのままとする、のいずれであるかは
図２及び表１に示される。
【００１３】図１は本発明の一実施例に係る位相比較回
路の回路構成図である。同図において、第１の入力端子
１にはクロック信号ＣＬＫが入力される。入力されたク
ロック信号ＣＬＫは、Ｄ型フリップフロップ２，３，４
のクロック入力端子に供給される。第２の入力端子２３
には、制御信号Ｍが入力される。第３の入力端子２４に
は、基準信号Ｒが入力される。第２の入力端子２３に
は、インバータ回路２５が接続されている。第３の入力
端子２４には、インバータ回路２６が接続されている。
そして、出力端子２７からは、位相比較の結果得られた
誤差信号である比較信号ＣＰが出力される。
路の回路構成図である。同図において、第１の入力端子
１にはクロック信号ＣＬＫが入力される。入力されたク
ロック信号ＣＬＫは、Ｄ型フリップフロップ２，３，４
のクロック入力端子に供給される。第２の入力端子２３
には、制御信号Ｍが入力される。第３の入力端子２４に
は、基準信号Ｒが入力される。第２の入力端子２３に
は、インバータ回路２５が接続されている。第３の入力
端子２４には、インバータ回路２６が接続されている。
そして、出力端子２７からは、位相比較の結果得られた
誤差信号である比較信号ＣＰが出力される。
【００１４】さて、Ｄ型フリップフロップ２，３，４の
各Ｄ入力端子には、それぞれ、オア回路５，１０，１８
の出力が接続されている。一方、Ｄ型フリップフロップ
２，３，４の各出力端子Ｑには、インバータ回路９，１
４，２２が接続されている。オア回路５には、アンド回
路６，７，８の出力が加えられている。アンド回路６に
は、Ｄ型フリップフロップ２のＱ出力とインバータ回路
１４，２５，２６の各出力が加えられている。アンド回
路７には、Ｄ型フリップフロップ３，４の各Ｑ出力と、
第２の入力端子２３からの制御信号Ｍと、インバータ回
路２６の出力とが加えられている。アンド回路８には、
Ｄ型フリップフロップ３のＱ出力と、インバータ回路
９，２２，２５の各出力と、第３の入力端子２４からの
基準信号Ｒとが加えられている。オア回路１０には、ア
ンド回路１１，１２，１３の出力が加えられている。ア
ンド回路１１には、インバータ回路９，２２，２６の各
出力と、第２の入力端子２３からの制御信号Ｍとが加え
られている。アンド回路１２には、インバータ回路９，
２５の各出力と、Ｄ型フリップフロップ４のＱ出力と、
第３の入力端子２４からの基準信号Ｒとが加えられてい
る。アンド回路１３には、インバータ回路９，２５，２
６の各出力と、Ｄ型フリップフロップ３のＱ出力とが加
えられている。また、オア回路１８には、アンド回路１
５，１６，１７，１８，１９，２０，２１の出力が加え
られている。アンド回路１５には、Ｄ型フリップフロッ
プ２のＱ出力と、インバータ回路２５，２６の各出力と
が加えられている。アンド回路１６には、Ｄ型フリップ
フロップ２，３の各Ｑ出力と、インバータ回路２５の出
力とが加えられている。アンド回路１７には、インバー
タ回路９，１４，２２，２５の各出力と、第３の入力端
子２４からの基準信号とが加えられている。アンド回路
１９には、インバータ回路９の出力と、Ｄ型フリップフ
ロップ３，４の各Ｑ出力とが加えられている。アンド回
路２０には、Ｄ型フリップフロップ４のＱ出力と、第３
の入力端子２４からの基準信号Ｒとが加えられている。
アンド回路２１には、Ｄ型フリップフロップ４のＱ出力
と、インバータ回路２５の出力とが加えられている。
各Ｄ入力端子には、それぞれ、オア回路５，１０，１８
の出力が接続されている。一方、Ｄ型フリップフロップ
２，３，４の各出力端子Ｑには、インバータ回路９，１
４，２２が接続されている。オア回路５には、アンド回
路６，７，８の出力が加えられている。アンド回路６に
は、Ｄ型フリップフロップ２のＱ出力とインバータ回路
１４，２５，２６の各出力が加えられている。アンド回
路７には、Ｄ型フリップフロップ３，４の各Ｑ出力と、
第２の入力端子２３からの制御信号Ｍと、インバータ回
路２６の出力とが加えられている。アンド回路８には、
Ｄ型フリップフロップ３のＱ出力と、インバータ回路
９，２２，２５の各出力と、第３の入力端子２４からの
基準信号Ｒとが加えられている。オア回路１０には、ア
ンド回路１１，１２，１３の出力が加えられている。ア
ンド回路１１には、インバータ回路９，２２，２６の各
出力と、第２の入力端子２３からの制御信号Ｍとが加え
られている。アンド回路１２には、インバータ回路９，
２５の各出力と、Ｄ型フリップフロップ４のＱ出力と、
第３の入力端子２４からの基準信号Ｒとが加えられてい
る。アンド回路１３には、インバータ回路９，２５，２
６の各出力と、Ｄ型フリップフロップ３のＱ出力とが加
えられている。また、オア回路１８には、アンド回路１
５，１６，１７，１８，１９，２０，２１の出力が加え
られている。アンド回路１５には、Ｄ型フリップフロッ
プ２のＱ出力と、インバータ回路２５，２６の各出力と
が加えられている。アンド回路１６には、Ｄ型フリップ
フロップ２，３の各Ｑ出力と、インバータ回路２５の出
力とが加えられている。アンド回路１７には、インバー
タ回路９，１４，２２，２５の各出力と、第３の入力端
子２４からの基準信号とが加えられている。アンド回路
１９には、インバータ回路９の出力と、Ｄ型フリップフ
ロップ３，４の各Ｑ出力とが加えられている。アンド回
路２０には、Ｄ型フリップフロップ４のＱ出力と、第３
の入力端子２４からの基準信号Ｒとが加えられている。
アンド回路２１には、Ｄ型フリップフロップ４のＱ出力
と、インバータ回路２５の出力とが加えられている。
【００１５】以上のような構成において、次にその動作
を図２の状態遷移図と表１の状態遷移説明表に従って説
明する。ここで、Ｒは、基準信号Ｒが第３の入力端子２
４に入力されたことを表わす。制御信号Ｍは、制御信号
Ｍが第２の入力端子２３に入力されたことを表わす。Ｒ
Ｍは、基準信号Ｒと制御信号Ｍとが、同時に、第３の入
力端子２４と第２の入力端子２３に入力されたことを表
わす。そして、Ｃ１〜Ｃ３は、出力端子２７からの出力
が、位相を進ませるような出力をしている状態を示す。
Ｄ１〜Ｄ３は、出力端子２７からの出力が、位相を遅ら
せるような出力をしている状態を示す。また、表１のデ
ータ部分の１行目において、例えば、遷移前のＡ，Ｂ，
Ｃが０，０，０とは図１のフリップフロップ２，３，４
中のデータが０，０，０であることを示し、入力のＭ，
Ｒが０，０とは入力された制御信号Ｍ、基準信号Ｒが
０，０であることを示し、遷移後のＱＡ，ＱＢ，ＱＣが
０，０，０とは、上記状態において上記入力があったと
きにフリップフロップ２，３，４中のデータが０，０，
０となることを示している。つまり、Ａ，Ｂ，Ｃの遷移
前の状態とそのときに入力するＭ，Ｒの値とによってＱ
Ａ，ＱＢ，ＱＣが決まることを示している。そして、ど
のように決まるかは、その表１に示す通りであるが、そ
れは図２にも示される。つまり、今、０００の状態のに
あるとする。このとき、Ｒが入力されれば（ＭよりＲが
進んでいる）、００１の状態となり且つＣ１を出力し、
Ｍが入力されれば（ＭがＲよりも進んでいる）、０１０
の状態となり且つＤ２を出力し、ＲＭが入力されれば
（ＭとＲが同相）、０００の状態となり且つＤ１を出力
する。
を図２の状態遷移図と表１の状態遷移説明表に従って説
明する。ここで、Ｒは、基準信号Ｒが第３の入力端子２
４に入力されたことを表わす。制御信号Ｍは、制御信号
Ｍが第２の入力端子２３に入力されたことを表わす。Ｒ
Ｍは、基準信号Ｒと制御信号Ｍとが、同時に、第３の入
力端子２４と第２の入力端子２３に入力されたことを表
わす。そして、Ｃ１〜Ｃ３は、出力端子２７からの出力
が、位相を進ませるような出力をしている状態を示す。
Ｄ１〜Ｄ３は、出力端子２７からの出力が、位相を遅ら
せるような出力をしている状態を示す。また、表１のデ
ータ部分の１行目において、例えば、遷移前のＡ，Ｂ，
Ｃが０，０，０とは図１のフリップフロップ２，３，４
中のデータが０，０，０であることを示し、入力のＭ，
Ｒが０，０とは入力された制御信号Ｍ、基準信号Ｒが
０，０であることを示し、遷移後のＱＡ，ＱＢ，ＱＣが
０，０，０とは、上記状態において上記入力があったと
きにフリップフロップ２，３，４中のデータが０，０，
０となることを示している。つまり、Ａ，Ｂ，Ｃの遷移
前の状態とそのときに入力するＭ，Ｒの値とによってＱ
Ａ，ＱＢ，ＱＣが決まることを示している。そして、ど
のように決まるかは、その表１に示す通りであるが、そ
れは図２にも示される。つまり、今、０００の状態のに
あるとする。このとき、Ｒが入力されれば（ＭよりＲが
進んでいる）、００１の状態となり且つＣ１を出力し、
Ｍが入力されれば（ＭがＲよりも進んでいる）、０１０
の状態となり且つＤ２を出力し、ＲＭが入力されれば
（ＭとＲが同相）、０００の状態となり且つＤ１を出力
する。
【００１６】
【表１】 さて、図１の回路構成は、前述したところからもわかる
ように、シーケンサを構成している。制御信号Ｍが基準
信号Ｒに対して早いかあるいは遅いかの速度情報を、Ｄ
型フリップフロップ２，３，４がそれぞれ格納して持っ
ている。そして、制御信号Ｍあるいは基準信号Ｒが入力
された場合、Ｄ型フリップフロップ２，３，４の速度情
報を参照しながら状態遷移を行なっていく。従って、位
相を遅らせるような方向の入力パルスが入力されても、
Ｄ型フリップフロップ２，３，４が持っている情報によ
って比較情報が決められる。例えば、制御信号Ｍが基準
信号Ｒに対して遅いという情報をＤ型フリップフロップ
２，３，４が持っていれば、位相を遅らせる方向の入力
パルスが入力されても、出力端子２７からは位相を進め
るような比較情報ＣＰが出力される。例えば、０１０の
状態にあるときに、Ｒが入力されても、Ｃは出ず、Ｄ３
を出力し、１００の状態となる。
ように、シーケンサを構成している。制御信号Ｍが基準
信号Ｒに対して早いかあるいは遅いかの速度情報を、Ｄ
型フリップフロップ２，３，４がそれぞれ格納して持っ
ている。そして、制御信号Ｍあるいは基準信号Ｒが入力
された場合、Ｄ型フリップフロップ２，３，４の速度情
報を参照しながら状態遷移を行なっていく。従って、位
相を遅らせるような方向の入力パルスが入力されても、
Ｄ型フリップフロップ２，３，４が持っている情報によ
って比較情報が決められる。例えば、制御信号Ｍが基準
信号Ｒに対して遅いという情報をＤ型フリップフロップ
２，３，４が持っていれば、位相を遅らせる方向の入力
パルスが入力されても、出力端子２７からは位相を進め
るような比較情報ＣＰが出力される。例えば、０１０の
状態にあるときに、Ｒが入力されても、Ｃは出ず、Ｄ３
を出力し、１００の状態となる。
【００１７】さて、上記の動作を状態遷移を関連付けて
より詳しく説明する。今、Ｄ型フリップフロップ２，
３，４の遷移前の状態をそれぞれＡ，Ｂ，Ｃで表わし、
遷移後の状態をそれぞれＱＡ，ＱＢ，ＱＣで表わす。
今、出力端子２７から出力される比較信号ＣＰの状態が
Ｄ１とする。そして、今、Ａ＝０、Ｂ＝０、Ｃ＝０の状
態とする。図４のタイミングチャート（ａ）のｔ３で、
基準信号Ｒ１が第３の入力端子２４に入力されたとす
る。この場合、シーケンサは以下のように遷移する。 つまり、先ず、状態は、Ｄ１からＣ１に変わる。その結
果、ＰＬＬにおいては位相を進ませるような制御がなさ
れる。次に、制御信号Ｍが入力されると、状態はＤ１に
遷移する。これにより、ＰＬＬにおいては、位相を遅ら
せるような制御がなされる。次に、基準信号Ｒが入力さ
れると状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。次に、
制御信号Ｍが入力されると、状態はＤ１に遷移する。こ
れにより、ＰＬＬにおいては、位相を遅らせるような制
御がなされる。次に、基準信号Ｒと制御信号Ｍとが同時
に入力されると、状態はＤ１を保つ。ＰＬＬにおいて
は、引き続き位相を遅らせるような制御がなされる。次
に制御Ｍが入力されると、状態はＤ２に遷移する。更
に、基準信号Ｒが入力されると、状態はＤ３に遷移す
る。次に、制御信号Ｍが入力されると、状態はＤ１に遷
移する。これにより、ＰＬＬにおいては、更に引き続い
て位相を遅らせるような制御がなされる。次に、基準信
号Ｒが入力されると、状態はＣ１に遷移する。これによ
り、ＰＬＬにおいては、位相を進ませるような制御がな
される。次に、制御信号Ｍが入力されると、状態はＤ１
に遷移する。これによりＰＬＬにおいては位相を遅らせ
るような制御がなされる。次に、基準信号Ｒが入力され
ると、状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。
より詳しく説明する。今、Ｄ型フリップフロップ２，
３，４の遷移前の状態をそれぞれＡ，Ｂ，Ｃで表わし、
遷移後の状態をそれぞれＱＡ，ＱＢ，ＱＣで表わす。
今、出力端子２７から出力される比較信号ＣＰの状態が
Ｄ１とする。そして、今、Ａ＝０、Ｂ＝０、Ｃ＝０の状
態とする。図４のタイミングチャート（ａ）のｔ３で、
基準信号Ｒ１が第３の入力端子２４に入力されたとす
る。この場合、シーケンサは以下のように遷移する。 つまり、先ず、状態は、Ｄ１からＣ１に変わる。その結
果、ＰＬＬにおいては位相を進ませるような制御がなさ
れる。次に、制御信号Ｍが入力されると、状態はＤ１に
遷移する。これにより、ＰＬＬにおいては、位相を遅ら
せるような制御がなされる。次に、基準信号Ｒが入力さ
れると状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。次に、
制御信号Ｍが入力されると、状態はＤ１に遷移する。こ
れにより、ＰＬＬにおいては、位相を遅らせるような制
御がなされる。次に、基準信号Ｒと制御信号Ｍとが同時
に入力されると、状態はＤ１を保つ。ＰＬＬにおいて
は、引き続き位相を遅らせるような制御がなされる。次
に制御Ｍが入力されると、状態はＤ２に遷移する。更
に、基準信号Ｒが入力されると、状態はＤ３に遷移す
る。次に、制御信号Ｍが入力されると、状態はＤ１に遷
移する。これにより、ＰＬＬにおいては、更に引き続い
て位相を遅らせるような制御がなされる。次に、基準信
号Ｒが入力されると、状態はＣ１に遷移する。これによ
り、ＰＬＬにおいては、位相を進ませるような制御がな
される。次に、制御信号Ｍが入力されると、状態はＤ１
に遷移する。これによりＰＬＬにおいては位相を遅らせ
るような制御がなされる。次に、基準信号Ｒが入力され
ると、状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。
【００１８】つまり、以上のような位相比較の結果によ
ってＰＬＬを動作させた場合には、例えば、５／４倍の
周波数に誤ロックしようとするときには、０００（Ｄ
１）、０１０（Ｄ２）、１００（Ｄ３）の遅らせる状態
にあることが多くなって遅らされるためその誤ロックは
防止され、また４／５倍の周波数に誤ロックしようとす
るときには、００１（Ｃ１）、０１１（Ｃ２）１０１
（Ｃ３）の進ませる状態にあることが多くなって進ませ
られるためその誤ロックは防止される。
ってＰＬＬを動作させた場合には、例えば、５／４倍の
周波数に誤ロックしようとするときには、０００（Ｄ
１）、０１０（Ｄ２）、１００（Ｄ３）の遅らせる状態
にあることが多くなって遅らされるためその誤ロックは
防止され、また４／５倍の周波数に誤ロックしようとす
るときには、００１（Ｃ１）、０１１（Ｃ２）１０１
（Ｃ３）の進ませる状態にあることが多くなって進ませ
られるためその誤ロックは防止される。
【００１９】その結果、基準信号Ｒのｍ／ｎ倍の周波数
への誤ロックを防止することが可能である。これによ
り、基準信号Ｒに対して制御信号Ｍを、正確に位相ロッ
クすることができる。
への誤ロックを防止することが可能である。これによ
り、基準信号Ｒに対して制御信号Ｍを、正確に位相ロッ
クすることができる。
【００２０】
【発明の効果】以上述べたように、本発明によれば、基
準信号のｍ／ｎ倍の周波数に誤ロックしないようにする
ために基準信号のｍ／ｎ倍の周波数成分を除去するよう
なローパスフィルタの設計が不要になる。これにより、
ローパスフィルタの設計が非常に簡単になる。また、モ
ータ速度制御の場合のように、誤ロックする可能性の高
い周波数領域が多数存在するような場合においても、誤
ロック防止のためにフィルタを切り替えたりする等の制
御が不要になる。これにより、回路構成が簡略化され、
コスト、信頼性の両面からも非常に優れた位相比較回路
を得ることができる。さらに、本発明によれば、ある状
態を複数ビットデータで記憶回路に記憶しておき、この
状態を示すデータと制御信号及び基準信号とに基づいて
論理回路で演算を行い、基本的には、制御信号が基準信
号に対して進んでいる／遅れているときには制御信号を
遅らせる／進ませるような制御が行われるようにしてい
るが、進んでいる／遅れているという判断が続くときに
は進み傾向／遅れ傾向にあると判断して、途中で遅れて
いる／進んでいるという判断が出た場合にあってもそれ
を無視し、遅らせる／進ませる制御を継続させるように
したので、より詳しくは、制御信号が基準信号に対して
進んでいる／遅れているときには制御信号を遅らせる／
進ませる制御を行うと共にその状態を記憶回路に記憶さ
せるが、このことは２回進んでいる／遅れていると判断
された状態が続くことを意味し、これに着目し、次に今
までとは逆に遅れている／進んでいると判断されてもそ
の判断を無視して遅らせる／進ませる制御を行わせ、こ
の後に再び遅れている／進んでいるとの判断がなされた
ときにのみその判断をとり上げて進ませる／遅らせると
いう制御を行うようにしたので、基準信号のｍ／ｎ倍及
びｎ／ｍ倍（ｍ＞ｎ）のいずれの周波数にも誤ロックす
ることを確実に防止することができる。
準信号のｍ／ｎ倍の周波数に誤ロックしないようにする
ために基準信号のｍ／ｎ倍の周波数成分を除去するよう
なローパスフィルタの設計が不要になる。これにより、
ローパスフィルタの設計が非常に簡単になる。また、モ
ータ速度制御の場合のように、誤ロックする可能性の高
い周波数領域が多数存在するような場合においても、誤
ロック防止のためにフィルタを切り替えたりする等の制
御が不要になる。これにより、回路構成が簡略化され、
コスト、信頼性の両面からも非常に優れた位相比較回路
を得ることができる。さらに、本発明によれば、ある状
態を複数ビットデータで記憶回路に記憶しておき、この
状態を示すデータと制御信号及び基準信号とに基づいて
論理回路で演算を行い、基本的には、制御信号が基準信
号に対して進んでいる／遅れているときには制御信号を
遅らせる／進ませるような制御が行われるようにしてい
るが、進んでいる／遅れているという判断が続くときに
は進み傾向／遅れ傾向にあると判断して、途中で遅れて
いる／進んでいるという判断が出た場合にあってもそれ
を無視し、遅らせる／進ませる制御を継続させるように
したので、より詳しくは、制御信号が基準信号に対して
進んでいる／遅れているときには制御信号を遅らせる／
進ませる制御を行うと共にその状態を記憶回路に記憶さ
せるが、このことは２回進んでいる／遅れていると判断
された状態が続くことを意味し、これに着目し、次に今
までとは逆に遅れている／進んでいると判断されてもそ
の判断を無視して遅らせる／進ませる制御を行わせ、こ
の後に再び遅れている／進んでいるとの判断がなされた
ときにのみその判断をとり上げて進ませる／遅らせると
いう制御を行うようにしたので、基準信号のｍ／ｎ倍及
びｎ／ｍ倍（ｍ＞ｎ）のいずれの周波数にも誤ロックす
ることを確実に防止することができる。
【図１】本発明の一実施例に係る位相比較回路のブロッ
ク図である。
ク図である。
【図２】図１の構成の動作を説明するための状態遷移図
である。
である。
【図３】従来の位相比較装置のブロック図である。
【図４】位相比較動作を説明するためのタイミングチャ
ートである。
ートである。
１ 第１の入力端子 ２ Ｄ型フリップフロップ ３ Ｄ型フリップフロップ ４ Ｄ型フリップフロップ ２３ 第２の入力端子 ２４ 第３の入力端子 ２７ 出力端子 ２８ 位相比較器 ２９ ＶＣＯ ３０ ローパスフィルタ
Claims (1)
- 【請求項１】基準信号が１ビットデータとして入力され
る第１の入力端子と、 制御信号が１ビットデータとして入力される第２の入力
端子と、 複数ビットの記憶素子を有する状態記憶用の記憶回路
と、 前記第１、第２の入力端子からの基準信号、前記制御信
号及び前記記憶回路からのデータがそれぞれ加えられる
論理回路であって、加えられた前記各信号及び各データ
に基づいて、予め定めた状態遷移規則に従うように演算
をして、前記各記憶素子中のデータを書き換えて新たな
状態を前記記憶回路に記憶させると共に制御信号を基準
信号に対して位相制御する比較信号を出力させ、前記状
態遷移規則は、遅れ第１、第２、第３状態と進み第１、
第２、第３状態の６つの状態を有し、前記遅れ第１、第
２、第３状態に遷移するときには前記比較信号として前
記制御信号を基準信号に対して遅らせる遅れ信号を出力
させ、前記進み第１、第２、第３状態に遷移するときに
は前記比較信号として前記制御信号を基準信号に対して
進ませる進み信号を出力させ、 前記遅れ第１状態／進み第１状態にあって前記制御信号
が遅れている／進んでいるときには前記進み第１状態／
遅れ第１状態になり、 前記遅れ第１状態にあって前記制御信号が進んでいると
きには前記遅れ第２状態となり、前記遅れ第２状態にあ
っては前記制御信号が遅れているときには前記遅れ第３
状態となり、前記遅れ第３状態にあって前記制御信号が
進んでいるとき／遅れているときには前記遅れ第１状態
／前記進み第１状態となり、 前記進み第１状態にあって前記制御信号が遅れていると
きには前記進み第２状態となり、前記進み第２状態にあ
って前記制御信号が進んでいるときには前記進み第３状
態となり、前記進み第３状態にあって前記制御信号が進
んでいるとき／遅れているときには前記遅れ第１状態／
前記進み第１状態となる、ものとして規定されている、
論理回路と、 を備える位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245133A JP2531908B2 (ja) | 1992-09-14 | 1992-09-14 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245133A JP2531908B2 (ja) | 1992-09-14 | 1992-09-14 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697819A JPH0697819A (ja) | 1994-04-08 |
| JP2531908B2 true JP2531908B2 (ja) | 1996-09-04 |
Family
ID=17129126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245133A Expired - Lifetime JP2531908B2 (ja) | 1992-09-14 | 1992-09-14 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531908B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280578A (ja) * | 1985-06-05 | 1986-12-11 | Mitsubishi Electric Corp | デイジタル位相比較器 |
| JPH03270511A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 位相比較回路 |
-
1992
- 1992-09-14 JP JP4245133A patent/JP2531908B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697819A (ja) | 1994-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 13 |
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