JPH03270511A

JPH03270511A - 位相比較回路

Info

Publication number: JPH03270511A
Application number: JP2071301A
Authority: JP
Inventors: Shinichi Fukumoto; 福元　新一
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1991-12-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕伝送処理機能を有する装置において、送信局と受信局の
同期をとるための同期検出回路に関し、出力信号が受信
データクロックに乗っているノイズに影響を受けないＰ
ＬＬ回路の提供を目的とし、内部クロックと基準クロックを位相比較し、その位相差
により前記内部クロックの周波数アップ及びダウン制御
を行う位相比較回路において、前記基準クロックと前記
内部クロックを入力とし、前記双方のクロックの位相差
を検出する位相差検出回路と、前記位相差が前記基準ク
ロックの半周期以上になることで、前記内部クロックの
周波数アップ及びダウンの制御を反転する制御信号幅検
出回路と、前記位相差検出回路の出力と前記制御信号幅
検出回路の出力を受けて、前記内部クロックの周波数ア
ップ又はダウンを行なう制御信号選択回路から成る構成
とする。

［産業上の利用分野］本発明は伝送処理機能を有する装置において、送信局と
受信局の同期をとるための同期検出回路に関する。

一般に、送信局より送られてくるクロック情報を受信ク
ロックとし受信局内の各種装置に分配する網同期装置で
は、位相同期回路（以下ＰＬＬ　。

Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐと称する）により
受信局に置かれた高安定な発振器からの信号を、送信局
から伝送される基準クロックに同期させる必要がある。

〔従来の技術〕

第５図はＰＬＬを使用した同期検出回路のブロック構成
国を示している。復調器５５は、送信局側から送られて
くる信号を復調し、受信データとして復号化回路５６と
ＰＬＬ回路に送る。ＰＬＬ回路は、位相比較回路５１及
びループフィルタ５２と電圧制御周波数可変発振器５３
（以下ＶＣＯ；　Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅ
ｄ　０ｓｃｉｌｌａｔｏｒ　と称する）と分周回路５４
で構成され、受信データのクロックＣＫＩに対し内部ク
ロックＣＫ２を位相同期させるように動作する。ＶＣ○
５３からの出力信号は分周回路５４で分周される。位相
比較回路５１はこの分周回路５４からの内部クロックＣ
Ｋ２と受信データのクロックＣＫＩの位相を比較し、内
部クロックＣＫ２が受信データのクロックＣＫＩよりも
位相が進んでいるか遅れているかを表す位相差信号をル
ープフィルタ５２へ出力する。このループフィルタ５２
は低域通過フィルタであり、位相比較回路５１で生じる
高周波成分を除去する働きを持つだけでなく、ＰＬＬの
同期特性や応答特性も決定する。■Ｃ○５３はループフ
ィルタ５２からの出力信号を制御電圧とし、この出力信
号の大小により出力周波数が上下する。このＶＣ０５３
からの出力信号は、再び分周回路５４を介し分周され位
相比較回路５１に入る。また、復号化回路５６はＶＣＯ
５３から出力される内部クロックにより、復調器５５か
ら受は取った受信データをサンプリングするものである
。

第６図は位相比較器の回路構成図である。位相比較器は
伝達されてきた受信データのクロックＣＫ１と、ｖＣ○
５３から分周回路５４を介して戻ってきたクロック信号
ＣＫ２を人力信号としている。そして、受信データのク
ロックＣＫＩと内部クロックＣＫ２はそれぞれノットゲ
ート６１ａ。

６１ｂに入り、アンドゲート６２ａ〜６２ｉを介するこ
とで、周波数アップ出力端子Ｕと周波数ダウン出力端子
りに結果を出力する。

第７図は位相比較器のタイムチャートを示しており、受
信データクロックＣＫＩとｖＣ○５３からの内部クロッ
クＣＫ２の位相差が比較される。

図中、内部クロックＣＫ２が受信データクロックＣＫＩ
よりも先に立ち上がる時（■、■、■。

■）には、周波数ダウン出力端子りにその位相差分の信
号（■′、■′、■′、■′）が出力される。これによ
り、■Ｃ○５３は人出力信号の位相差が次第に接近する
ため制御電圧は減少する。この制御電圧の低下は■ＣＯ
出力周波数を下げる働きをするため、内部クロックＣＫ
２の周波数が受信データクロックＣＫＩの周波数に接近
し一致する。即ち、周波数ダウン出力端子りは、クロ、
すＣＫ２の立ち上がりの後にクロックＣＫＩの立ち上が
りが来る時に、その位相差分を周波数ダウンとして出力
するものである。

一方、受信データクロックＣＫＩが内部クロックＣＫ２
よりも先に立ち上がる時（■、■、■。

■）には、周波数アップ出力端子Ｕにその位相差分の信
号（■′、■′、■′、■′）が出力される。これによ
り、出力周波数が低い場合には上記と逆の動作が生ずる
ため、受信データクロックＣＫ１の周波数が制御系の安
定点となり常に受信データクロックＣＫＩの周波数と内
部クロックＣＫ２の周波数が一致するような制御が行わ
れる。

〔発明が解決しようとする課題〕

第８図は受信データクロックＣＫＩにノイズがのってい
る場合の制御動作を示すタイムチャートである。第８図
（ａ）は■Ｃ○５３から出されるクロックＣＫ２の周波
数が受信データクロックＣＫ１より進んでいる場合であ
る。図中、受信データクロックＣＫ１の立ち上がり■と
内部クロックＣＫ２の立ち上がり［相］の位相差分が周
波数ダウンとして出力されるべきなのに、受信データク
ロックＣＫＩにノイズが乗っているため、ノイズ■と内
部クロックＣＫ２の立ち上がり［相］との位相差分が周
波数アップとして出力される。そして、位相比較器は内
部クロックＣＫ２の立ち上がりが受信データクロックＣ
ＫＩの立ち上がりの後に来るものと認識し、これ以降周
波数を上げる出力アップ端子Ｕに信号を出すことになる
。

また、第８図（ｂ）はＶＣＯ５３から出される内部クロ
ックＣＫ２の周波数が受体データクロックＣＫＩより遅
れている場合である。この時、受信データクロックＣＫ
Ｉの立ち上がり＠と内部クロックＣＫ２の立ち上がり■
の位相差分が周波数アップとして出力されるべきなのに
、受信データクロックＣＫＩにノイズ［株］が乗ってい
るため、ノイズ［株］と内部クロックＣＫ２の立ち上が
り■との位相差分■が周波数アップとして出力される。

この時、周波数を上げる制御に変わりはないが、このノ
イズの部分だけその位相差を誤った値■で出力すること
になる。

以上述べたように、ＰＬＬ回路は常に内部クロックＣＫ
２を微調整しながら送信側と受信側の同期を保つもので
あるため、伝送路の切り替わりや受信データのクロック
にノイズがのる事等により、受信データの位相が大きく
ズした場合（特に第８図（ａ）に示す如くクロック周波
数ダウン時）には、その位相のズレに追従できずデータ
信号に誤りを生しるという問題があった。

本発明は、出力信号が受信データクロックに乗っている
ノイズに影響を受けないＰＬＬ回路の提供を目的とする
。

〔課題を解決するための手段〕

第１図は本発明の原理説明図であり、位相比較器を示し
ている。図中、１１は位相差検出回路であり、受信デー
タのクロックＣＫＩとＶｃｅからのクロックＣＫ２の位
相差を検出するものである。

１２は制御信号幅検出回路であり、■Ｃ○からのクロッ
ク信号ＣＫ２より周波数が大きいクロック信号ＣＫ３と
、位相差検出回路１１の出力信号を人力とする。制御信
号幅検出回路１２は位相差検出回路１１で検出した位相
差が周波数アップのものか周波数ダウンのものかを、位
相差信号に対してクロックＣＫ３がｎ回カウントできた
かで判断する。１３は制御信号選択回路であり、位相差
検出回路１１の出力信号を制御信号幅検出回路１２の制
御の下で出力を行なう。

〔作　用〕

本発明の位相差検出回路１１では、常に内部クロックＣ
Ｋ２に対する受信データクロックＣＫＩの位相差を見て
いる。この位相差が基準クロックとなる受信データクロ
ックＣＫＩの半周期以上になると、その位相差でもって
周波数のアップ・ダウン制御を行うことは疑わしくなる
。従って、上記位相差が受信データクロックＣＫＩの半
周期分以上ずれていないかを判断するために、Ｖｃｅか
らのクロックＣＫ２より周波数の高いクロックＣＫ３が
ｎ回カウント（このｎ回カウントは、はぼ受信データク
ロックＣＫＩの半周期に相当する）した時のみ、今まで
の周波数制御を反転するようにしている。つまり、今ま
で周波数アップ方向の制御であれば、クロックＣＫ３が
ｎ回カウントした場合には周波数ダウン方向に制御変更
し、今まで周波数ダウン方向の制御であれば、クロック
ＣＫ３がｎ回カウントした場合には周波数アップ方向に
制御変更するものである。そして、制御信号選択回路１
３は、制御信号幅検出回路１２の制御の下で位相差検出
回路１１からの位相差信号を出力する。

従って、位相差が受信データクロックＣＫＩの半周期以
上になっても、内部クロックＣＫ２の周波数のアップ・
ダウン制御を上手く制御することができ、クロック周波
数のアップ又はダウン制御の間違いは少なくなる。

〔実　施　例〕

第２図は本発明の一実施例であり、位相比較器を示して
いる。図中、第１図と同じものには同一の符号が附しで
ある。

位相差検出回路１１はナンドグー）１１ａないし１１ｇ
及びアントゲ−１−１１ｈで構成されており、ＶＣＯか
らのクロックＣＫ２に対する受信データクロックＣＫＩ
の位相差を出力するものである。

制御信号幅検出回路１２はＥＯＲゲート１２ａ。

アントゲ−）　１２　ｂ、ノットゲート１２ｃ及びカウ
ンタ１２ｄ、２分周回路１２ｅで構成されている。ＥＯ
Ｒゲート１２ａは上記位相差検出回路１１の出力を入力
としている。カウンタ１２ｄはＥ○Ｒゲーグー１２ａの
出力信号ＣＬＲとアンドゲート１２ｂの出力信号ＣＬＫ
を人力とするものである。カウンタ１２ｄは位相差検出
回路で出力された位相差を、ＶＣＯからのクロックＣＫ
３を用い受信データのクロックＣＫＩとＶＣＯからのク
ロックＣＫ２の位相差が、進んでいるか遅れているかの
切り換えを行なうものであり、人力信号ＣＬＫがｎ（ｎ
；自然数）クロックカウントする間、入力信号ＣＬＲが
一定値であれば出力をパハイ”とするものである。そし
て、このカウンタ１２ｄの出力は２分周回路１２ｅの入
力となっている。

２分周回路１２ｅは、ＣＫ２がＣＫＩに対して進んでい
るか遅れているかを認識するものであり、カウンタ１２
ｄがｎクロックをカウントした場合に周波数アップかダ
ウンかの制御を反転させるものである。

制御信号選択回路１３はアンドゲート１３ａ。

１３ｂとノットゲート１３ｃで構成されており、位相差
検出回路１１の出力する位相差だけ制御信号幅検出回路
１２の認識の方向（周波数アップ又は周波数ダウン）に
制御するものである。即ち、周波数アップの際には周波
数アップ出力端Ｕに信号を出し、周波数ダウンの際には
周波数ダウン出力端りに信号を出す。

第３図は本発明の位相比較器の制御動作タイムチャート
である。図中、（イ）は受信データクロックＣＫ１、（
ロ）はＶＣＯからの内部クロックＣＫ２、（ハ）は位相
差検出回路の出力信号であり、上記受信データクロック
ＣＫＩと内部クロックＣＫ２の位相差を示している。に
）はＥＯＲゲートの出力信号ＣＬＲ１（ホ）は内部クロ
ックＣＫ２よりも周波数が高いクロックＣＫ３である。

（へ）は２分周回路１２ｅの周波数制御の反転指示信号
である。（ト）は２分周回路の出力信号、（チ）は制御
信号選択回路１３の周波数アップの出力信号、（す）は
制御信号選択回路１３の周波ダウンの出力信号である。

受信データクロックＣＫＩと内部クロックＣＫ２は周波
数が異なるため、タイムチャー１−Ａ部分では受信デー
タクロックＣＫＩ　　（イ）が内部クロックＣＫ２　（
ロ）より進んで見え、タイムチャー１３部分では遅れて
見える。信号（ハ）は内部クロックＣＫ２に対する受信
データクロックＣＫＩの位相差を表示しており、内部ク
ロックＣＫ２の立ち上がりの後に受信データクロックＣ
ＫＩの立ち上がりが来た時に出力を°゛ハイ゛′もので
ある。信号（ホ）はＶＣＯからの内部クロックＣＫ２に
対して２ｎ倍のサンプリング周期を持つクロックＣＫ３
である。信号に）は、信号（ト）が“ロー”の場合に信
号（ハ）の“ハイパをクロックＣＫ３信号（ホ）ｎカウ
ントした時、及び信号（ト）が“ハイ”の場合に信号（
ハ）の°口”をクロックＣＫ３億号（ホ）ｎカウントし
た時に出力を反転するものである。信号（へ）は、ＣＫ
３がｎカウントする開催相差信号（ハ）が−定論理値（
“ハイ”又は論理°“ロー”）であればハイ”を出力す
る。そして、信号（へ）の立ち上がりでもって、信号（
ト）は状態を反転する。

信号（ト）は周波数アップ信号（チ）と周波数ダウン信
号（す）の出力を制御する制御信号であり、信号（ト）
は“ハイ”で周波数アップ信号（チ）を出力し、°“ロ
ー“で周波数ダウン信号（ワ）を出力するものである。

以下、制御動作のタイムチャートを説明する。

まず、タイムチャートＡ部分では内部クロックＣＫ２（
ロ）が受信データクロックＣＫＩ（イ）よりも進んでい
るため、位相差検出回路１１から出力される位相差信号
（ハ）の゛ハイ”は徐々に小さくなる。そして、制御信
号幅検出回路１２のＥ○Ｒゲート１２ａから出力される
信号に）は、一方の人力信号（ト）が“ロー”であるた
め、信号（ハ）には信号（へ）がそのまま出力される。

カウンタ１２ｄはクロックＣＫ３の８回カウントする間
、入力信号に）の“ハイ”が続けば（即ち、内部クロッ
クＣＫ２が受信データクロンクＣＫ１より遅れているＢ
部分に入った時）、信号（へ）に瞬時に“′ハイ”にす
る。この信号（へ）の“ハイ”と共に、信号（ト）は制
御を“ローから　ハイ”に反転する。これにより、今ま
で周波数ダウン信号（す）として位相差分を出力してい
た位相差信号を、今度は周波数アップ信号（チ）として
位相差分を出力制御する。

第４図は受信データクロックＣＫＩにノイズがのってい
る場合の制御動作を示すタイムチャートである。図中、
第４図と同じものには同一の符号が附しである。第４図
（ａ）においてＣＫＩにノイズ■がのっていたとしても
、位相差検出回路１１の出力信号（ハ）は常に内部クロ
ックＣＫ２の立ち上がり後に受信データクロックＣＫＩ
の立ち上がりがある場合にのみ“ハイ”となる。従って
、ノイズ■が受信データクロックＣＫＩにのっている場
合であっても、ノイズの立ち上がりがＣＫ２の次の立ち
上がり■より早い時には、周波数のアップ・ダウン制御
には影響しない。一方、第４図（ｂ）の如く受信データ
クロックＣＫＩにのっているノイズ■が内部クロックＣ
Ｋ２の次の立ち上がり■より遅い場合には、この部分だ
けはノイズとの位相差が位相差検出回路の出力信号とし
て出力されるという誤動作をしてしまう。しかし、これ
は−時的なものであり周波数制御に与える影響は少ない
。また、上記クロック以降では内部クロックＣＫ２に対
する受信データクロックＣＫＩの位相差が位相差検出回
路として出力されることになる。

〔発明の効果〕

以上説明した様に、本発明によればＰＬＬ回路において
受信データクロックＣＫＩにノイズ等がのっていても、
周波数のアップ・ダウン制御は上手に制御することが可
能となる。

従って、クロック以降等でのデータサンプリングエラー
が発生することがなくなり、信頼性の高い網同期装置を
提供することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例図、第３図は本発明の制御動作タイムチャート、第４図は受
信データクロンクＣＫＩにノイズがのっている場合の制
御動作を示すタイムチャート、（ａ）クロック周波数ダ
ウン時（その１）（１））クロック周波数ダウン時（そ
の２）第５図はＰＬＬを使用した同期検出回路のブロッ
ク構成国、第６図は位相比較器の回路構成図、第７図は従来の位相比較器の制御動作タイムチャート、第８図は受信データクロックＣＫＩにノイズがのってい
る場合の制御動作を示すタイムチャート、（ａ）クロッ
ク周波数ダウン時（ｂ）クロック周波数アップ時である。第１図において主要部の符号は以下のとおりである。１１　・・・　位相差検出回路１２　・・・　制御信号幅検出回路３ＣＫＩに２に３制御信号選択回路・　受信データのクロック・　ＶＣ○からのクロック・　■ＣＯからのクロックに２より周波散大）（Ｃである。

Claims

【特許請求の範囲】１　内部クロック（ＣＫ２）と基準クロック（ＣＫ１）
を位相比較し、その位相差により前記内部クロック（Ｃ
Ｋ２）の周波数アップ及びダウン制御を行う位相比較回
路において、前記基準クロック（ＣＫ１）と前記内部ク
ロック（ＣＫ２）を入力とし、前記双方のクロック（Ｃ
Ｋ１、ＣＫ２）の位相差を検出する位相差検出回路（１
１）と、前記位相差が前記基準クロック（ＣＫ１）の半
周期以上になることで、前記内部クロック（ＣＫ２）の
周波数アップ及びダウンの制御を反転する制御信号幅検
出回路（１２）と、前記位相差検出回路（１１）の出力
と前記制御信号幅検出回路（１２）の出力を受けて、前
記内部クロック（ＣＫ２）の周波数アップ又はダウンを
行なう制御信号選択回路（１３）から成ることを特徴と
する位相比較回路。２　前記制御信号幅検出回路（１２）は前記位相差検出
回路（１１）の出力に対して、前記内部クロック（ＣＫ
２）よりも周波数の大きいクロック（ＣＫ３）が、前記
基準クロック（ＣＫ１）の半周期に等価なｎ回のカウン
ト（ｎ：自然数）で、前記内部クロック（ＣＫ２）の周
波数アップ及びダウンの制御を反転するものとしたこと
を特徴とする請求項１記載の位相比較回路。