JPH0650881B2 - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
- Publication number
- JPH0650881B2 JPH0650881B2 JP62170614A JP17061487A JPH0650881B2 JP H0650881 B2 JPH0650881 B2 JP H0650881B2 JP 62170614 A JP62170614 A JP 62170614A JP 17061487 A JP17061487 A JP 17061487A JP H0650881 B2 JPH0650881 B2 JP H0650881B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- circuit
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、周波数fO/2，ｆＯによる位相連続ＦＳＫ信号
を用い、ペアケーブルによるデータ伝送を行う際に、受
信信号がペアケーブルの低域通過特性により歪んだ場合
においても、ジッタの少い受信クロックの発生を可能と
するタイミング抽出回路に関する。
を用い、ペアケーブルによるデータ伝送を行う際に、受
信信号がペアケーブルの低域通過特性により歪んだ場合
においても、ジッタの少い受信クロックの発生を可能と
するタイミング抽出回路に関する。
（従来の技術） 従来用いられている、周波数fO/2，ｆＯによる位相連続
ＦＳＫ信号からのタイミング抽出に用いられ、位相同期
発振器からなるタイミング抽出回路の例を第４図に示
す。同図に於て２は位相比較器、３はデジタルループフ
ィルタ、４はデジタル電圧制御発信器、５は分周回路、
６，17はＥＸＯＲ（排他的論理和）回路、７はワード同
期回路である。入力２値信号100 はデジタル位相比較器
２において、分周回路５から出力された周波数２ｆＯの
クロックと比較される。位相比較器２は２ｆＯクロック
の変化点の位相が入力２値信号の変化点の位相に対して
進んでいるか又は遅れているかを判別する。この位相比
較器２における判別結果を表す信号102 はデジタルルー
プフィルタ３に入力されて平均化される。ループフィル
タ３の出力の平均化信号103 によりデジタル電圧制御発
振器４の発振周波数が制御される。デジタル電圧制御発
振器４の出力クロック104 は分周回路５に入力され、分
周回路５からは２ｆＯクロック及びｆＯクロックが出力
される。この２ｆＯクロックは位相比較器２の基準クロ
ックとして使用される。
ＦＳＫ信号からのタイミング抽出に用いられ、位相同期
発振器からなるタイミング抽出回路の例を第４図に示
す。同図に於て２は位相比較器、３はデジタルループフ
ィルタ、４はデジタル電圧制御発信器、５は分周回路、
６，17はＥＸＯＲ（排他的論理和）回路、７はワード同
期回路である。入力２値信号100 はデジタル位相比較器
２において、分周回路５から出力された周波数２ｆＯの
クロックと比較される。位相比較器２は２ｆＯクロック
の変化点の位相が入力２値信号の変化点の位相に対して
進んでいるか又は遅れているかを判別する。この位相比
較器２における判別結果を表す信号102 はデジタルルー
プフィルタ３に入力されて平均化される。ループフィル
タ３の出力の平均化信号103 によりデジタル電圧制御発
振器４の発振周波数が制御される。デジタル電圧制御発
振器４の出力クロック104 は分周回路５に入力され、分
周回路５からは２ｆＯクロック及びｆＯクロックが出力
される。この２ｆＯクロックは位相比較器２の基準クロ
ックとして使用される。
第４図の位相同期発振回路は上述の動作説明からも明ら
かな様に、２ｆＯクロックの変化点が入力２値信号100
の変化点に一致する様に制御されるから、ｆＯクロック
が位相０゜に収束するか、 180゜に収束するかは、分周
回路５の初期状態により決まり、不確定である。この不
確定性を除くために、ワード同期回路７が使用されてい
る。ワード同期回路７の入力側に設けてあるＥＸＯＲ回
路17には、出力ｆＯクロック101 及び入力２値信号100
が入力される。出力ｆＯクロック101 の立上り位相と入
力２値信号100 のワードの区切り（すなわち位相連続Ｆ
ＳＫ信号が常に変化点をもつ位相）とが一致した場合に
は、ｆＯクロック101 の隣接する立上り変化点の間でＥ
ＸＯＲ回路17の出力は２個所の２ｆＯクロックの立上り
点でみて変化する場合としない場合があるが、ｆＯクロ
ックの立上り位相がワードの区切りに対して 180゜位相
がずれている場合は変化しない。この性質を用いてＥＸ
ＯＲ回路17の出力を一定時間２ｆＯクロックの立上り位
相で監視し、ｆＯクロックの隣接する立上り変化点の間
でデータの変化がない場合にはワード同期回路の出力を
反転させ出力ｆＯクロックの位相を反転させることによ
りｆＯクロックの立上り変化点をワードの区切りに一致
させ、ワード同期のとれたｆＯクロックの抽出が可能と
なる。
かな様に、２ｆＯクロックの変化点が入力２値信号100
の変化点に一致する様に制御されるから、ｆＯクロック
が位相０゜に収束するか、 180゜に収束するかは、分周
回路５の初期状態により決まり、不確定である。この不
確定性を除くために、ワード同期回路７が使用されてい
る。ワード同期回路７の入力側に設けてあるＥＸＯＲ回
路17には、出力ｆＯクロック101 及び入力２値信号100
が入力される。出力ｆＯクロック101 の立上り位相と入
力２値信号100 のワードの区切り（すなわち位相連続Ｆ
ＳＫ信号が常に変化点をもつ位相）とが一致した場合に
は、ｆＯクロック101 の隣接する立上り変化点の間でＥ
ＸＯＲ回路17の出力は２個所の２ｆＯクロックの立上り
点でみて変化する場合としない場合があるが、ｆＯクロ
ックの立上り位相がワードの区切りに対して 180゜位相
がずれている場合は変化しない。この性質を用いてＥＸ
ＯＲ回路17の出力を一定時間２ｆＯクロックの立上り位
相で監視し、ｆＯクロックの隣接する立上り変化点の間
でデータの変化がない場合にはワード同期回路の出力を
反転させ出力ｆＯクロックの位相を反転させることによ
りｆＯクロックの立上り変化点をワードの区切りに一致
させ、ワード同期のとれたｆＯクロックの抽出が可能と
なる。
（発明が解決しようとする問題点） 上述した従来のタイミング抽出回路は、受信位相連続Ｆ
ＳＫ信号の１周期に対して、位相０゜及び 180゜の点で
入力信号変化点に対して２ｆＯクロックの立上りを同期
させる動作を行っている。位相 180゜の入力信号変化点
が、位相０゜の隣接する変化点の中央にある場合には良
好な特性を示すが、伝送に使用しているペアケーブルの
長さが長い場合にはｆＯクロックとfO/2クロックのペア
ケーブル上での伝送遅延量が異なることに起因して位相
180゜の入力信号変化点が位相０゜の隣接する変化点の
中央からずれ、そのために抽出したクロックのジッタが
増大するという欠点がある。また、相関検波方式により
受信信号の検出を行う場合、 180゜の位相に於ける変化
点のずれに追従するｆＯクロックが必要となるが、従来
の回路では出力されないという欠点もある。
ＳＫ信号の１周期に対して、位相０゜及び 180゜の点で
入力信号変化点に対して２ｆＯクロックの立上りを同期
させる動作を行っている。位相 180゜の入力信号変化点
が、位相０゜の隣接する変化点の中央にある場合には良
好な特性を示すが、伝送に使用しているペアケーブルの
長さが長い場合にはｆＯクロックとfO/2クロックのペア
ケーブル上での伝送遅延量が異なることに起因して位相
180゜の入力信号変化点が位相０゜の隣接する変化点の
中央からずれ、そのために抽出したクロックのジッタが
増大するという欠点がある。また、相関検波方式により
受信信号の検出を行う場合、 180゜の位相に於ける変化
点のずれに追従するｆＯクロックが必要となるが、従来
の回路では出力されないという欠点もある。
（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供するタイミ
ング抽出回路は、デジタル式の位相同期発振器Ａとデジ
タル式の位相同期発振器Ｂとレベルコンパレータとから
なり、ｆＯの周波数の部分とfO/2の周波数の部分との位
相が連続であってボーレートがｆＯである位相連続ＦＳ
Ｋ信号を受信して、この位相連続ＦＳＫ信号を前記レベ
ルコンパレータにより２値化して２値信号を生成し、こ
の２値信号を前記位相同期発振器Ａ及びＢの入力信号と
し；前記位相同期発振器Ａは位相比較器Ａ，ループフィ
ルタＡ，電圧制御発振器Ａ，分周回路Ａ及びワード同期
回路からなり；前記位相比較器Ａは前記２値信号と基準
入力Ｂとの位相を比較し，初期状態において前記基準入
力Ｂとして前記分周回路Ａの出力の２ｆＯクロックを用
いることにより，前記２値信号の変化点に対して前記２
ｆＯクロックを同期させ；前記分周回路Ａは前記２ｆＯ
クロックを更に１／２分周することによりｆＯクロック
を同時に出力し；前記ワード同期回路Ａは，前記ｆＯク
ロックの立上り点の前後（１／２）・ｆＯの時間内に前
記入力信号の立上り変化点または立下り変化点が常に存
在するという条件を満すか否かを判別し，その条件を満
す場合は前記ｆＯクロックは正しい位相であるとの判定
をして当該ｆＯクロックをそのまま出力し，前記条件が
満されない場合は前記ｆＯクロックは 180゜反転した位
相状態にあるとの判定をして前記ｆＯクロックの反転ク
ロックを出力し，前記判定が行われた時点で前記位相比
較器Ａの前記基準入力Ａのクロックを２ｆＯクロックか
らｆＯクロックへ切り替えて前記位相同期発振器Ａを２
ｆＯクロック引き込みモードからｆＯクロック引き込み
モードへ切り替えるセレクタがその位相同期発振器Ａに
備えてあり、前記位相同期発振器Ｂは位相比較切Ｂ，ル
ープフィルタＢ，電圧制御発振器Ｂ，分周回路Ｂ及び位
相判定回路からなり；前記位相比較回路Ｂは前記２値信
号と基準入力Ｂとの位相を比較し，当該基準入力Ｂとし
て前記分周回路Ｂの出力のｆＯクロックを使用し，前記
２値信号に対してそのｆＯクロックを同期させ，同期確
立状態においては前記分周回路Ｂの出力の前記ｆＯクロ
ックと前記ワード同期回路の出力のｆＯクロックとの位
相を比較し，これら両ｆＯクロックの位相が一致してい
るときには前記分周回路Ｂの出力の前記ｆＯクロックを
反転させて得た反転ｆＯクロックを前記基準入力Ｂとし
て入力し，この反転ｆＯクロックに再引き込みすること
を特徴とする。
ング抽出回路は、デジタル式の位相同期発振器Ａとデジ
タル式の位相同期発振器Ｂとレベルコンパレータとから
なり、ｆＯの周波数の部分とfO/2の周波数の部分との位
相が連続であってボーレートがｆＯである位相連続ＦＳ
Ｋ信号を受信して、この位相連続ＦＳＫ信号を前記レベ
ルコンパレータにより２値化して２値信号を生成し、こ
の２値信号を前記位相同期発振器Ａ及びＢの入力信号と
し；前記位相同期発振器Ａは位相比較器Ａ，ループフィ
ルタＡ，電圧制御発振器Ａ，分周回路Ａ及びワード同期
回路からなり；前記位相比較器Ａは前記２値信号と基準
入力Ｂとの位相を比較し，初期状態において前記基準入
力Ｂとして前記分周回路Ａの出力の２ｆＯクロックを用
いることにより，前記２値信号の変化点に対して前記２
ｆＯクロックを同期させ；前記分周回路Ａは前記２ｆＯ
クロックを更に１／２分周することによりｆＯクロック
を同時に出力し；前記ワード同期回路Ａは，前記ｆＯク
ロックの立上り点の前後（１／２）・ｆＯの時間内に前
記入力信号の立上り変化点または立下り変化点が常に存
在するという条件を満すか否かを判別し，その条件を満
す場合は前記ｆＯクロックは正しい位相であるとの判定
をして当該ｆＯクロックをそのまま出力し，前記条件が
満されない場合は前記ｆＯクロックは 180゜反転した位
相状態にあるとの判定をして前記ｆＯクロックの反転ク
ロックを出力し，前記判定が行われた時点で前記位相比
較器Ａの前記基準入力Ａのクロックを２ｆＯクロックか
らｆＯクロックへ切り替えて前記位相同期発振器Ａを２
ｆＯクロック引き込みモードからｆＯクロック引き込み
モードへ切り替えるセレクタがその位相同期発振器Ａに
備えてあり、前記位相同期発振器Ｂは位相比較切Ｂ，ル
ープフィルタＢ，電圧制御発振器Ｂ，分周回路Ｂ及び位
相判定回路からなり；前記位相比較回路Ｂは前記２値信
号と基準入力Ｂとの位相を比較し，当該基準入力Ｂとし
て前記分周回路Ｂの出力のｆＯクロックを使用し，前記
２値信号に対してそのｆＯクロックを同期させ，同期確
立状態においては前記分周回路Ｂの出力の前記ｆＯクロ
ックと前記ワード同期回路の出力のｆＯクロックとの位
相を比較し，これら両ｆＯクロックの位相が一致してい
るときには前記分周回路Ｂの出力の前記ｆＯクロックを
反転させて得た反転ｆＯクロックを前記基準入力Ｂとし
て入力し，この反転ｆＯクロックに再引き込みすること
を特徴とする。
（実施例） 次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例を示すブロック図、第２図および第
３図はその実施例の作動説明のためにその実施例に関連
する信号のタイミングを示す図である。第１図に示す様
に本発明によるタイミング抽出回路はデジタル位相同期
発振器Ａ（ＤＰＬＬ（Ａ））とデジタル位相同期発振器
Ｂ（ＤＰＬＬ（Ｂ））とからなっている。この実施例に
は第４図の従来の回路と同じく、受信フィルタを通った
後のバイフェーズ２値化受信信号（以後、２値信号と略
記する）100 が入力される。この２値信号100 が入力さ
れると、ＤＰＬＬ（Ａ）内の２ｆOA基準クロックに対し
て２値信号100 の位相が進んでいるか又は遅れているか
を位相比較器２が判定する。デジタルループフィルタ３
は、その位相比較器２の判定結果に応じてデジタル電圧
制御発振器４の発振周波数を制御する。この電圧制御発
振器４の発振周波数によりＤＰＬＬ（Ａ）内の基準クロ
ックの周波数が決まる。分周回路５は電圧制御発振器４
の出力104 の周波数を分周してｆOAクロック及び２ｆOA
クロックを生成する。ｆOAクロック及び２ｆOAクロック
は２値信号 100に同期している。ＥＸＯＲ回路およびワ
ード同期回路７は２値信号100 の立上りと同期してｆＯ
が立上るように制御を行う。そして、ｆＯが２値信号10
0 に同期して立上ると、ワード同期回路７の出力107bに
よってセレクタ８を制御して、位相比較器２で位相比較
するための基準クロックを２ｆOAからｆOAに切り替え
る。即ち、この実施例ではＤＰＬＬ（Ａ）において２ｆ
OAにまず引き込んだ後に、このＤＰＬＬ（Ａ）の発振器
周波数をｆOAに切り替えることによって、従来の方式に
よるジッタ量の増加を防いでいる。
は本発明の一実施例を示すブロック図、第２図および第
３図はその実施例の作動説明のためにその実施例に関連
する信号のタイミングを示す図である。第１図に示す様
に本発明によるタイミング抽出回路はデジタル位相同期
発振器Ａ（ＤＰＬＬ（Ａ））とデジタル位相同期発振器
Ｂ（ＤＰＬＬ（Ｂ））とからなっている。この実施例に
は第４図の従来の回路と同じく、受信フィルタを通った
後のバイフェーズ２値化受信信号（以後、２値信号と略
記する）100 が入力される。この２値信号100 が入力さ
れると、ＤＰＬＬ（Ａ）内の２ｆOA基準クロックに対し
て２値信号100 の位相が進んでいるか又は遅れているか
を位相比較器２が判定する。デジタルループフィルタ３
は、その位相比較器２の判定結果に応じてデジタル電圧
制御発振器４の発振周波数を制御する。この電圧制御発
振器４の発振周波数によりＤＰＬＬ（Ａ）内の基準クロ
ックの周波数が決まる。分周回路５は電圧制御発振器４
の出力104 の周波数を分周してｆOAクロック及び２ｆOA
クロックを生成する。ｆOAクロック及び２ｆOAクロック
は２値信号 100に同期している。ＥＸＯＲ回路およびワ
ード同期回路７は２値信号100 の立上りと同期してｆＯ
が立上るように制御を行う。そして、ｆＯが２値信号10
0 に同期して立上ると、ワード同期回路７の出力107bに
よってセレクタ８を制御して、位相比較器２で位相比較
するための基準クロックを２ｆOAからｆOAに切り替え
る。即ち、この実施例ではＤＰＬＬ（Ａ）において２ｆ
OAにまず引き込んだ後に、このＤＰＬＬ（Ａ）の発振器
周波数をｆOAに切り替えることによって、従来の方式に
よるジッタ量の増加を防いでいる。
その抽出したｆOAクロックの位相が分周回路15の出力ｆ
OBの反転クロック▲▼と同じであれば、ＥＸＯＲ
回路16の出力は低電位レベル“Ｌ”となりカウンタ９の
出力は“Ｌ”となり、位相比較器12の基準クロックｆOB
はｆOAと同じになる。ここで、フリップフロップ10の出
力は初期設定時にリセットして高電位レベル“Ｈ”にし
てある。また分周回路15の出力ｆOBの反転クロック▲
▼とｆOAが逆位相（周波数は同じ）であるときは、
ＥＸＯＲ回路16の出力は“Ｈ”となり、一定時間の後に
フリップフロップ10の出力が“Ｌ”になり、ＥＸＯＲ回
路11の出力は反転し逆位相となり、ｆOAと等しくなる。
するとＥＸＯＲ回路16の出力は“Ｌ”になり固定する。
かくして、ｆOBはｆOAと同位相に安定する。このよう
に、ＤＰＬＬ（Ｂ）の方は、バイフェーズ受信信号のゼ
ロクロス点に対してｆＯクロックの立上り変化点を引き
込む動作を行う。これは第３図（ａ）に示した様に受信
信号のゼロクロス点が中央に存在する場合には、２値信
号100 の変化点も同様に中央にあるが、ケーブルが長く
受信信号波形が歪んでいる場合には第３図（ｂ）に示し
た様に、マイパターンの中央の変化点が前にずれる。Ｄ
ＰＬＬ（Ｂ）において、位相比較器12で使用している基
準ｆＯクロックは、受信信号の中央より引き込ませるこ
とになるから、第３図（ａ）の場合には中央の変化点に
引き込まれる。他方、第３図（ｂ）の場合には、最初は
同図（ａ）と同様に基準クロックｆOBの立上りはＣの位
置にくるが、そこからＤＰＬＬ（Ｂ）が作動し、結局
Ｃ′に引き込まれる。
OBの反転クロック▲▼と同じであれば、ＥＸＯＲ
回路16の出力は低電位レベル“Ｌ”となりカウンタ９の
出力は“Ｌ”となり、位相比較器12の基準クロックｆOB
はｆOAと同じになる。ここで、フリップフロップ10の出
力は初期設定時にリセットして高電位レベル“Ｈ”にし
てある。また分周回路15の出力ｆOBの反転クロック▲
▼とｆOAが逆位相（周波数は同じ）であるときは、
ＥＸＯＲ回路16の出力は“Ｈ”となり、一定時間の後に
フリップフロップ10の出力が“Ｌ”になり、ＥＸＯＲ回
路11の出力は反転し逆位相となり、ｆOAと等しくなる。
するとＥＸＯＲ回路16の出力は“Ｌ”になり固定する。
かくして、ｆOBはｆOAと同位相に安定する。このよう
に、ＤＰＬＬ（Ｂ）の方は、バイフェーズ受信信号のゼ
ロクロス点に対してｆＯクロックの立上り変化点を引き
込む動作を行う。これは第３図（ａ）に示した様に受信
信号のゼロクロス点が中央に存在する場合には、２値信
号100 の変化点も同様に中央にあるが、ケーブルが長く
受信信号波形が歪んでいる場合には第３図（ｂ）に示し
た様に、マイパターンの中央の変化点が前にずれる。Ｄ
ＰＬＬ（Ｂ）において、位相比較器12で使用している基
準ｆＯクロックは、受信信号の中央より引き込ませるこ
とになるから、第３図（ａ）の場合には中央の変化点に
引き込まれる。他方、第３図（ｂ）の場合には、最初は
同図（ａ）と同様に基準クロックｆOBの立上りはＣの位
置にくるが、そこからＤＰＬＬ（Ｂ）が作動し、結局
Ｃ′に引き込まれる。
このように、本実施例においては、受信信号がひずんだ
場合においても、中央の変化点の位置を正しく認識する
ことができる。
場合においても、中央の変化点の位置を正しく認識する
ことができる。
（発明の効果） 以上の説明から明らかな様に、本発明のタイミング抽出
回路では位相同期発振器（Ａ）と位相同期発振器（Ｂ）
とを用い、位相同期発振器（Ａ）は初期状態で２ｆＯク
ロックを入力２値信号の変化点に同期させた後、ワード
同期をとり、その後、位相比較器の基準クロックを切り
替えることによりｆＯクロックを入力２値信号の変化点
に同期させ、更に位相同期発振器（Ｂ）でｆＯクロック
を入力２値信号変化点に同期させ、その結果が入力２値
信号の中央の変化点に一致していなかった場合にはその
ｆＯクロックを反転させて改めて引き込み動作を行わせ
る。このように作動する本発明の回路は、入力信号波形
の歪により中央のゼロクロス点がずれた場合にもジッタ
の少いクロックを抽出でき、しかも中央のゼロクロス点
に同期したクロックを出力できる。本発明にはこのよう
な効果がある。
回路では位相同期発振器（Ａ）と位相同期発振器（Ｂ）
とを用い、位相同期発振器（Ａ）は初期状態で２ｆＯク
ロックを入力２値信号の変化点に同期させた後、ワード
同期をとり、その後、位相比較器の基準クロックを切り
替えることによりｆＯクロックを入力２値信号の変化点
に同期させ、更に位相同期発振器（Ｂ）でｆＯクロック
を入力２値信号変化点に同期させ、その結果が入力２値
信号の中央の変化点に一致していなかった場合にはその
ｆＯクロックを反転させて改めて引き込み動作を行わせ
る。このように作動する本発明の回路は、入力信号波形
の歪により中央のゼロクロス点がずれた場合にもジッタ
の少いクロックを抽出でき、しかも中央のゼロクロス点
に同期したクロックを出力できる。本発明にはこのよう
な効果がある。
第１図は本発明の一実施例を示すブロック回路図、第２
図および第３図はその実施例の動作を説明する信号タイ
ミング図、第４図は従来のタイミング抽出回路を示すブ
ロック回路図である。 ２，12……位相比較器、３，13……ループフィルタ、
４，14……電圧制御発振器、５，15……分周回路、６，
11，16……ＥＸＯＲ回路、７……ワード同期回路、８…
…セレクタ、９……カウンタ、10……フリップフロップ
回路。
図および第３図はその実施例の動作を説明する信号タイ
ミング図、第４図は従来のタイミング抽出回路を示すブ
ロック回路図である。 ２，12……位相比較器、３，13……ループフィルタ、
４，14……電圧制御発振器、５，15……分周回路、６，
11，16……ＥＸＯＲ回路、７……ワード同期回路、８…
…セレクタ、９……カウンタ、10……フリップフロップ
回路。
Claims (1)
- 【請求項１】デジタル式の位相同期発振器Ａとデジタル
式の位相同期発振器Ｂとレベルコンパレータとからな
り、ｆＯの周波数の部分とfO/2の周波数の部分との位相
が連続であってボーレートがｆＯである位相連続ＦＳＫ
信号を受信して、この位相連続ＦＳＫ信号を前記レベル
コンパレータにより２値化して２値信号を生成し、この
２値信号を前記位相同期発振器Ａ及びＢの入力信号と
し； 前記位相同期発振器Ａは位相比較器Ａ，ループフィルタ
Ａ，電圧制御発振器Ａ，分周回路Ａ及びワード同期回路
からなり； 前記位相比較器Ａは前記２値信号と基準入力Ｂとの位相
を比較し，初期状態において前記基準入力Ｂとして前記
分周回路Ａの出力の２ｆＯクロックを用いることによ
り，前記２値信号の変化点に対して前記２ｆＯクロック
を同期させ；前記分周回路Ａは前記２ｆＯクロックを更
に１／２分周することによりｆＯクロックを同時に出力
し； 前記ワード同期回路Ａは，前記ｆＯクロックの立上り点
の前後（１／２）・ｆＯの時間内に前記入力信号の立上
り変化点または立下り変化点が常に存在するという条件
を満すか否かを判別し，その条件を満す場合は前記ｆＯ
クロックは正しい位相であるとの判定をして当該ｆＯク
ロックをそのまま出力し，前記条件が満されない場合は
前記ｆＯクロックは 180゜反転した位相状態にあるとの
判定をして前記ｆＯクロックの反転クロックを出力し， 前記判定が行われた時点で前記位相比較器Ａの前記基準
入力Ａのクロックを２ｆＯクロックからｆＯクロックへ
切り替えて前記位相同期発振器Ａを２ｆＯクロック引き
込みモードからｆＯクロック引き込みモードへ切り替え
るセレクタがその位相同期発振器Ａに備えてあり、 前記位相同期発振器Ｂは位相比較器Ｂ，ループフィルタ
Ｂ，電圧制御発振器Ｂ，分周回路Ｂ及び位相判定回路か
らなり； 前記位相比較回路Ｂは前記２値信号と基準入力Ｂとの位
相を比較し，当該基準入力Ｂとして前記分周回路Ｂの出
力のｆＯクロックを使用し，前記２値信号に対してその
ｆＯクロックを同期させ，同期確立状態においては前記
分周回路Ｂの出力の前記ｆＯクロックと前記ワード同期
回路の出力のｆＯクロックとの位相を比較し，これら両
ｆＯクロックの位相が一致しているときには前記分周回
路Ｂの出力の前記ｆＯクロックを反転させて得た反転ｆ
Ｏクロックを前記基準入力Ｂとして入力し，この反転ｆ
Ｏクロックに再引き込みすることを特徴とするタイミン
グ抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170614A JPH0650881B2 (ja) | 1987-07-07 | 1987-07-07 | タイミング抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170614A JPH0650881B2 (ja) | 1987-07-07 | 1987-07-07 | タイミング抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6412746A JPS6412746A (en) | 1989-01-17 |
| JPH0650881B2 true JPH0650881B2 (ja) | 1994-06-29 |
Family
ID=15908127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62170614A Expired - Lifetime JPH0650881B2 (ja) | 1987-07-07 | 1987-07-07 | タイミング抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650881B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2822656B2 (ja) * | 1990-10-17 | 1998-11-11 | 株式会社デンソー | 半導体装置およびその製造方法 |
| GB2332857B (en) * | 1998-01-06 | 2001-10-10 | Keith Lyons | A suspending device |
-
1987
- 1987-07-07 JP JP62170614A patent/JPH0650881B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412746A (en) | 1989-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6392457B1 (en) | Self-aligned clock recovery circuit using a proportional phase detector with an integral frequency detector | |
| JPH08228147A (ja) | クロック発生器を制御する方法、位相検出器及びｐｌｌ | |
| JPH07221744A (ja) | 同期信号生成装置 | |
| JPS6194429A (ja) | 位相同期回路 | |
| JP3346445B2 (ja) | 識別・タイミング抽出回路 | |
| JPH0650881B2 (ja) | タイミング抽出回路 | |
| TW202029652A (zh) | 檢測時脈信號的頻率和相位的積體電路以及包括所述積體電路的時脈及資料恢復電路 | |
| JP3039526B2 (ja) | Ｐｌｌ回路 | |
| RU2138907C1 (ru) | Устройство синхронизации цифрового приемника | |
| TWI555337B (zh) | 相位偵測器、時脈與資料回復電路、以及相關之控制方法 | |
| JP2519301B2 (ja) | タイミング再生回路 | |
| JPS63204837A (ja) | 同期装置 | |
| JPS6347389B2 (ja) | ||
| JPH08331085A (ja) | ディジタル位相同期回路及びこれを用いたデータ受信回路 | |
| JP2000101554A (ja) | サンプリングクロック再生回路 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JPH0254622A (ja) | タイミング再生回路 | |
| JPH08335932A (ja) | 局間クロック同期回路 | |
| JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
| KR950012578B1 (ko) | 무작위 디지틀 신호의 클럭추출회로 및 그 방법 | |
| JPH03190336A (ja) | 伝送受信同期回路方式 | |
| JPS5967730A (ja) | Ｐｌｌ回路 | |
| JPS6074819A (ja) | 位相同期回路 | |
| JPS5918894B2 (ja) | デジタル位相同期回路 | |
| JPH03270511A (ja) | 位相比較回路 |