TW202029652A - 檢測時脈信號的頻率和相位的積體電路以及包括所述積體電路的時脈及資料恢復電路 - Google Patents

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Abstract

一種積體電路包括：相移資料信號產生電路，被配置成基於至少一個相移時脈信號自輸入資料信號產生多個相移資料信號；同步電路，被配置成藉由對由所述相移資料信號產生電路提供的所述多個相移資料信號應用所述至少一個相移時脈信號來產生多個同步資料信號；以及控制信號產生電路，被配置成對所述多個同步資料信號執行邏輯運算，以產生用於控制所述至少一個相移時脈信號的相位的相位控制信號，並產生用於控制所述至少一個相移時脈信號的頻率的頻率控制信號。

Description

檢測時脈信號的頻率和相位的積體電路以及包括所述積體電路的時脈及資料恢復電路
本發明概念的示例性實施例是有關於一種積體電路以及一種時脈及資料恢復電路，且更具體而言，是有關於一種藉由同時且方便地追蹤輸入資料信號與時脈信號之間的相位及頻率誤差而在短時間內檢測目標頻率的積體電路、或者一種包括所述積體電路的時脈及資料恢復電路。
傳統的時脈及資料恢復（clock and data recovery，CDR）技術對輸入資料進行分頻以產生固定參考時脈信號，並藉由使用所述固定參考時脈信號來操作頻率鎖定迴路以找到目標頻率。迄今為止，頻率檢測在傳統的CDR技術中一直非常困難，並且由於已使用了僅能夠檢測相位的相位檢測器，因此需要一種用於藉由使用單獨的參考頻率時脈產生器來調整頻率的電路。近年來，已開發出不需要參考頻率產生器的無參考（referenceless）CDR技術。無參考CDR技術採用隨機方法（stochastic method），所述隨機方法藉由在確定於輸入資料中已確定的自約0至約1或自約1至約0的轉換概率之後量測長時間週期內的轉換次數來估計近似頻率。在此種傳統的CDR技術中，在自輸入資料進行分頻的過程中，頻率鎖定迴路會將不正確的參考時脈信號確定為最終固定頻率，並且由於參考時脈信號因分頻方法的特性而變慢，因此存在在頻率被固定之前需要很多時間的缺點。
本發明概念的一些示例性實施例提供一種積體電路以及一種時脈及資料恢復電路，且更具體而言，提供一種藉由同時且方便地追蹤輸入資料信號與時脈信號之間的相位及頻率誤差而在短時間內檢測目標頻率的積體電路、或者一種包括所述積體電路的時脈及資料恢復電路。
根據本發明概念的一些示例性實施例，提供一種積體電路，包括：相移資料信號產生電路（phase-shifted data signal generation circuit），被配置成基於至少一個相移時脈信號自輸入資料信號產生多個相移資料信號；同步電路，被配置成藉由對由所述相移資料信號產生電路提供的所述多個相移資料信號應用所述至少一個相移時脈信號來產生多個同步資料信號（synchronization data signal）；以及控制信號產生電路，被配置成對所述多個同步資料信號執行邏輯運算，以產生用於控制所述至少一個相移時脈信號的相位的相位控制信號，並產生用於控制所述至少一個相移時脈信號的頻率的頻率控制信號。
根據本發明概念的一些示例性實施例，提供一種時脈及資料恢復電路，包括：相位及頻率感測電路，被配置成基於輸入資料信號及參考時脈信號來產生用於控制所述參考時脈信號的相位的相位控制信號及用於控制所述參考時脈信號的頻率的頻率控制信號；迴路濾波器，被配置成基於由所述相位及頻率感測電路提供的所述相位控制信號及所述頻率控制信號來產生用於控制所述參考時脈信號的所述頻率的頻率控制字元；以及振盪器，被配置成基於由所述迴路濾波器提供的所述頻率控制字元來產生所述參考時脈信號。
根據本發明概念的一些示例性實施例，提供一種被配置成感測相位及頻率的積體電路，所述積體電路包括：相移資料產生電路，被配置成基於參考時脈信號經由多個正反器（flip-flop）將輸入資料信號轉換成多個相移資料信號；同步電路，被配置成根據所述多個相移資料信號，基於所述參考時脈信號產生與特定多個相位對應的多個同步資料信號；以及控制信號產生電路，被配置成基於由所述同步電路提供的所述多個同步資料信號來產生用於控制所述參考時脈信號的相位被下拉或上拉的相位控制信號並產生用於控制所述參考時脈信號的頻率增大或減小的頻率控制信號。
在下文中，將參照附圖詳細闡述本發明概念的一些示例性實施例。
圖1示出根據一些示例性實施例的時脈及資料恢復電路10。時脈及資料恢復電路10可包括相位及頻率檢測器（phase and frequency detector，PFD）100、解串列化器200、迴路濾波器300及振盪器400。時脈及資料恢復電路10可更包括等化器（未示出），用於改良輸入資料信號D_in的信號特性。例如，時脈及資料恢復電路10可更包括連續時間等化器（continuous-time equalizer，CTLE），用於改良所接收輸入資料信號D_in的抖動特性。時脈及資料恢復電路10可接收輸入資料信號D_in並恢復時脈及資料。在一些示例性實施例中，時脈及資料恢復電路10可實作為單迴路無參考時脈及資料恢復（CDR）電路。
PFD 100可檢測相位及頻率。PFD 100可基於資料信號D_in及參考時脈信號CLK_r來產生用於控制參考時脈信號CLK_r的相位的相位控制信號及用於控制參考時脈信號CLK_r的頻率的頻率控制信號。在一些示例性實施例中，相位控制信號可包括相位上升信號（phase up signal）PUP及相位下降信號（phase down signal）PDN，且頻率控制信號可包括頻率上升信號FUP及頻率下降信號FDN。在一些示例性實施例中，振盪器400可為PFD 100提供包括參考時脈信號CLK_r在內的多個相移時脈信號，且PFD 100可藉由檢測多個相移時脈信號與輸入資料信號D_in之間的相位及頻率差來產生相位控制信號及頻率控制信號。PFD 100可藉由在所述多個相移時脈信號中的一者中識別輸入資料信號D_in來輸出所恢復資料。例如，PFD 100可實作為積體電路。PFD 100可被稱為相位及頻率電路。
解串列化器200可將由PFD 100產生的相位控制信號及頻率控制信號分別並列化成並列相位控制信號及並列頻率控制信號。並列相位控制信號可包括經並列化相位上升信號dPUP及經並列化相位下降信號dPDN，且並列頻率控制信號可包括經並列化頻率上升信號dFUP及經並列化頻率下降信號dFDN。解串列化器200可實作為解多工器，且可將相位控制信號及頻率控制信號解多工成由特定數目個位元表示的信號。解串列化器200可將並列相位控制信號及並列頻率控制信號提供至迴路濾波器300。
迴路濾波器300可對並列相位控制信號及並列頻率控制信號進行濾波，並基於經濾波信號（例如，經濾波並列相位控制信號及經濾波並列頻率控制信號）來產生用於控制參考時脈信號CLK_r的頻率的頻率控制字元FCW。可如以下參照圖14及圖15所述來實作迴路濾波器300。迴路濾波器300可將所產生的頻率控制字元FCW提供至振盪器400。
在一些示例性實施例中，當頻率控制信號指示頻率增大時，迴路濾波器300可產生頻率控制字元FCW，使得振盪器400增大參考時脈信號CLK_r的頻率。例如，當頻率上升信號FUP指示第一邏輯值（例如，「1」）時，迴路濾波器300可產生頻率控制字元FCW，使得振盪器400增大參考時脈信號CLK_r的頻率。類似地，在一些示例性實施例中，當頻率控制信號指示頻率減小時，迴路濾波器300可產生頻率控制字元FCW，使得振盪器400減小參考時脈信號CLK_r的頻率。例如，當頻率下降信號FDN指示第一邏輯值（例如，「1」）時，迴路濾波器300可產生頻率控制字元FCW，使得振盪器400減小參考時脈信號CLK_r的頻率。
另外，在一些示例性實施例中，當輸入資料信號D_in的頻率與參考時脈信號CLK_r匹配時，迴路濾波器300可確定頻率鎖定（亦即，迴路濾波器300可檢測到參考時脈信號CLK_r的頻率鎖定於某一頻率），且在確定頻率鎖定之後，可基於相位控制信號（PUP及PDN）來產生頻率控制字元FCW。
振盪器400可藉由基於由迴路濾波器300提供的頻率控制字元FCW進行振盪來產生參考時脈信號CLK_r。在一些示例性實施例中，振盪器400可產生包括參考時脈信號CLK_r在內的所述多個相移時脈信號，且可將所述多個相移時脈信號提供至PFD 100。在一些示例性實施例中，振盪器400可根據所述多個相移時脈信號與輸入資料信號D_in之間的關係以全速率、以半速率、以四分之一速率或以較該些速率高的速率產生所述多個相移時脈信號。將參照圖3至圖9更詳細地闡述其中振盪器400以全速率產生所述多個相移時脈信號的一些示例性實施例，且將參照圖10至圖12D更詳細地闡述其中振盪器400以半速率產生所述多個相移時脈信號的一些示例性實施例。可理解，對應於四分之一速率或更高速率的一些示例性實施例以與對應於全速率及半速率的一些示例性實施例相同或相似的方式運行。在一些示例性實施例中，振盪器400可實作為數位控制振盪器（digital controlled oscillator，DCO）。
在一些示例性實施例中，所述多個相移時脈信號可包括具有為恆定的第一相位間隔的相位差的多個等分時脈信號。參考時脈信號CLK_r可包括於所述多個等分時脈信號中。另外，所述多個相移時脈信號可更包括相對於所述多個等分時脈信號中的一個時脈信號具有為第二相位間隔的相位差的至少一個不等分時脈信號。參考以下附圖更詳細地闡述所述多個相移時脈信號。
圖2示出根據一些示例性實施例的時脈及資料恢復電路10的PFD 100。不再對參照圖1所述的PFD 100予以贅述。圖2所示PFD 100可實作為積體電路，並且根據一些示例性實施例可如圖1所示包含於CDR電路10中，或者根據一些其他示例性實施例可包含於鎖相迴路（phase-locked loop，PLL）中。
PFD 100可包括相移資料產生器120、同步器140及控制信號產生器160。
相移資料產生器120可接收輸入資料信號D_in及參考時脈信號CLK_r。在一些示例性實施例中，相移資料產生器120可接收包括參考時脈信號CLK_r在內的至少一個相移時脈信號。相移資料產生器120可基於至少一個相移時脈信號自輸入資料信號D_in產生多個相移資料信號D_ps。在一些示例性實施例中，相移資料產生器120可藉由在所述至少一個相移時脈信號的上升邊緣及/或下降邊緣處擷取輸入資料信號D_in來產生所述多個相移資料信號D_ps。為此，相移資料產生器120可包括多個正反器。相移資料產生器120可被稱為相移資料產生電路。
同步器140可藉由將所述至少一個相移時脈信號應用於由相移資料產生器120提供的所述多個相移資料信號D_ps來產生多個同步資料信號。在一些示例性實施例中，所述多個同步資料信號可包括基於參考時脈信號CLK_r的相位而產生的資料D0、D0+及D0++以及基於參考時脈信號CLK_r的經反轉相位而產生的資料D180及D180+。同步器140可包括多個正反器。會參照以下附圖更詳細地闡述所述多個同步資料信號。同步器140可被稱為同步電路。
控制信號產生器160可藉由對所述多個同步資料信號執行邏輯運算來產生用於控制所述至少一個相移時脈信號的相位的相位控制信號及用於控制所述至少一個相移時脈信號的頻率的頻率控制信號。例如，控制信號產生器160可藉由對所述多個同步資料信號中的至少一些應用或（OR）運算、及（AND）運算、反（NOT）運算、反或（NOR）運算、反及（NAND）運算、互斥或（XOR）運算及/或互斥反或（XNOR）運算中的至少一些來執行邏輯計算。在一些示例性實施例中，控制信號產生器160可包括多個互斥或運算子、多個互斥反或運算子及/或多個及運算子（參照以下圖9及圖13），但一些其他示例性實施例並非僅限於此。控制信號產生器160可藉由邏輯運算來檢測輸入資料信號D_in與參考時脈信號CLK_r之間的相位差及頻率差。因此，控制信號產生器160可實作為多個邏輯運算子。控制信號產生器160可被稱為控制信號產生電路。
在一些示例性實施例中，相位控制信號可包括相位上升信號PUP及相位下降信號PDN。根據控制信號產生器160的邏輯運算，當參考時脈信號CLK_r的相位較輸入資料信號D_in的相位慢時，控制信號產生器160可產生第一邏輯位準（例如，「1」）的相位上升信號PUP。另一方面，根據控制信號產生器160的邏輯運算，當參考時脈信號CLK_r的相位較輸入資料信號D_in的相位快時，控制信號產生器160可產生第一邏輯位準（例如，「1」）的相位下降信號PDN。
在一些示例性實施例中，頻率控制信號可包括頻率上升信號FUP及頻率下降信號FDN。根據控制信號產生器160的邏輯運算，當參考時脈信號CLK_r的頻率為低時，控制信號產生器160可產生第一邏輯位準（例如，「1」）的頻率上升信號FUP。另一方面，根據控制信號產生器160的邏輯運算，當參考時脈信號CLK_r的頻率為高時，控制信號產生器160可產生第一邏輯位準（例如，「1」）的頻率下降信號FDN。
圖3示出根據一些示例性實施例的PFD 100的相移資料產生器120。不再對參照圖1及圖2所述的PFD 100予以贅述。圖3可特別示出其中PFD 100以全速率運行的一些示例性實施例。
相移資料產生器120可包括多個正反器。例如，相移資料產生器120可包括第一正反器（FlipFlop_1）121、第二正反器（FlipFlop_2）122、第三正反器（FlipFlop_3）123及第四正反器（FlipFlop_4）124。在一些示例性實施例中，FlipFlop_1 121可藉由使用參考時脈信號CLK_r自輸入資料信號D_in產生第一資料信號D1。在一些示例性實施例中，FlipFlop_2 122可藉由使用參考時脈信號CLK_x自輸入資料信號D_in產生第二資料信號D2。在一些示例性實施例中，FlipFlop_3 123可藉由使用經反轉參考時脈信號CLK_rinv自輸入資料信號D_in產生經反轉第一資料信號D1_inv。在一些示例性實施例中，FlipFlop_4 124可藉由使用經反轉參考時脈信號CLK_xinv自輸入資料信號D_in產生經反轉第二資料信號D2_inv。此處，經反轉參考時脈信號CLK_rinv可為相對於參考時脈信號CLK_r具有約180度（π）的相位差的時脈信號。參考時脈信號CLK_r及經反轉參考時脈信號CLK_rinv可被稱為等分時脈信號。換言之，等分時脈信號可具有為約180度（π）的恆定的第一相位間隔的相位差。時脈信號CLK_x可相對於等分時脈信號中的一個時脈信號具有為第二相位間隔的相位差。第二相位間隔可具有較約180度（π）的第一相位間隔小的值。此時，時脈信號CLK_x可被稱為不等分時脈信號。作為非限制性實例，時脈信號CLK_x可相對於參考時脈信號CLK_r具有約90度（π/2）的相位差，或者相對於經反轉參考時脈信號CLK_rinv具有約90度（π/2）的相位差。
圖4示出根據一些示例性實施例的PFD 100的同步器140。不再對參照圖1至圖3所述的PFD 100予以贅述。圖4可特別示出其中PFD 100以全速率運行的一些示例性實施例。
為了便於闡釋，圖4示出其中FlipFlop_2 122基於相對於參考時脈信號CLK_r具有約90度的相位差的四分之一時脈信號CLK_q而運行且FlipFlop_4 124基於經反轉四分之一時脈信號CLK_qinv而運行的實例。
同步器140可包括多個正反器FlipFlop。例如，自FlipFlop_1 121輸出的第一資料信號D1可藉由三個正反器FlipFlop輸出。所有第一資料信號D1所經過的三個正反器FlipFlop可基於參考時脈信號CLK_r而運行。基於特定時間，第一資料信號D1的相位可隨著第一資料信號D1經過三個正反器FlipFlop而改變。例如，隨著第一資料信號D1經過三個正反器FlipFlop，第一資料信號D1可依序顯現為資料D0++、D0+、及D0。
為了便於闡釋，對符號進行闡述。資料D0可表示參考相位為約0的資料。資料D0+可表示相對於資料D0具有約360度（2π）的相位差的資料，且資料D0++可表示相對於資料D0+具有約360度（2π）的相位差的資料。換言之，資料D0++可表示相對於資料D0具有約720度（4π）的相位差的資料。另外，類似地，資料D90可表示相對於資料D0具有約90度（π/2）的相位差的資料，且資料D90+可表示相對於資料D90具有約360度（2π）的相位差的資料。換言之，資料D90+可表示相對於資料D0具有約450度（5π/2）的相位差的資料。可以類似的方式理解其他資料符號。
例如，自FlipFlop_3 123輸出的經反轉第一資料信號D1_inv可藉由三個正反器FlipFlop輸出。經反轉第一資料信號D1_inv所經過的三個正反器FlipFlop可分別基於經反轉參考時脈信號CLK_rinv、參考時脈信號CLK_r及參考時脈信號CLK_r而運行。基於特定時間，經反轉第一資料信號D1_inv的相位可隨著經反轉第一資料信號D1_inv經過三個正反器FlipFlop而改變。例如，隨著經反轉第一資料信號D1_inv經過三個正反器FlipFlop，經反轉第一資料信號D1_inv可依序變為資料D180++、D180+、及D180。
自FlipFlop_2 122及FlipFlop_4 124輸出的資料亦可以類似的方式來同步。
因此，同步器140可輸出與等分時脈信號同步的資料D0、D0+、D0++、D180及D180+，且可輸出與不等分時脈信號同步的資料D90++及D270+中的至少一者。參照以下圖式來闡述PFD 100的操作。
圖5示出根據一些示例性實施例，當PFD 100以全速率運行時的輸入資料信號D_in及參考時脈信號CLK_r。共同地參照圖1至圖4來闡述圖5。
當PFD 100如圖5所示以全速率運行時，在正常條件下，輸入資料信號D_in的頻率與參考時脈信號CLK_r的頻率可相同。換言之，參考時脈信號CLK_r的上升邊緣可與輸入資料信號D_in的相同相位對準，且因此，PFD 100可以規則的間隔來擷取輸入資料信號D_in。
圖6A至圖6C分別是示出根據一些示例性實施例，當PFD 100以全速率運行時相位控制信號的產生的時序圖。具體而言，圖6A示出其中參考時脈信號CLK_r的相位與輸入資料信號D_in的相位相同的情形，圖6B示出其中參考時脈信號CLK_r的相位較輸入資料信號D_in的相位慢的情形，且圖6C示出其中參考時脈信號CLK_r的相位較輸入資料信號的相位快的情形。共同地參照圖1至圖4來闡述圖6A至圖6C。
參照圖6A，由同步器140擷取的資料可為資料D0、D180、D0+、D180+及D0++。假設輸入資料信號D_in指示「010」或「101」，尤其是「010」。由同步器140擷取的資料中的資料D0、D0+及D0++可分別對準於輸入資料信號D_in的資料窗的中心。另外，在由同步器140擷取的資料中，資料D180及資料D180+可分別與輸入資料信號D_in的邊緣對準。
參照圖6B，由同步器140擷取的資料可為資料D0、D180、D0+、D180+及D0++。由於參考時脈信號CLK_r的相位小於輸入資料信號D_in的相位，因此由同步器140擷取的資料的相位亦可小於輸入資料信號D_in的相位。在此種情形中，與圖6A不同，圖6B中的資料D180+可表示值「0」。換言之，當資料輸入信號D_in指示「010」時，由於資料D0+及D180+分別表示「1」及「0」，因此控制信號產生器160可基於資料D0+及D180+來產生第一邏輯位準（例如，「1」）的相位上升信號PUP。作為非限制性實例，控制信號產生器160可藉由對資料D0+及D180+執行互斥或運算來輸出第一邏輯位準的相位上升信號PUP。作為另一非限制性實例，由於資料D0+及資料D180+分別表示「0」及「1」，因此甚至當資料輸入信號D_in指示「101」時，控制信號產生器160亦可基於相位差來輸出相位上升信號PUP。如上所述，當參考時脈信號CLK_r的相位較輸入資料信號D_in的相位慢時，PFD 100可輸出第一邏輯位準的相位上升信號PUP，且然後，CDR電路10可藉由上拉參考時脈信號CLK_r的相位來正規化系統的操作。
類似地，參照圖6C，由同步器140擷取的資料可為資料D0、D180、D0+、D180+及D0++。由於參考時脈信號CLK_r的相位大於輸入資料信號D_in的相位，因此由同步器140擷取的資料的相位亦可大於輸入資料信號D_in的相位。在此種情形中，與圖6A不同，圖6C中的資料D180可表示值「0」。換言之，當資料輸入信號D_in指示「010」時，由於資料D180及D0+分別表示「0」及「1」，因此控制信號產生器160可基於資料D180及資料D0+來產生第一邏輯位準（例如，「1」）的相位下降信號PDN。作為非限制性實例，控制信號產生器160可藉由對資料D180及D0+執行互斥或運算來輸出第一邏輯位準的相位下降信號PDN。作為另一非限制性實例，由於資料D180及資料D0+分別表示「1」及「0」，因此甚至當資料輸入信號D_in指示「101」時，控制信號產生器160亦可基於相位差來輸出相位下降信號PDN。如上所述，當參考時脈信號CLK_r的相位較輸入資料信號D_in的相位快時，PFD 100可輸出第一邏輯位準的相位下降信號PDN，且然後，CDR電路10可藉由使參考時脈信號CLK_r的相位延遲來正規化系統的操作。
圖7A及圖7B分別示出根據一些示例性實施例，當PFD 100以全速率運行並藉由僅使用等分時脈信號來擷取輸入資料信號D_in時的時序圖。具體而言，圖7A示出其中參考時脈信號CLK_r的頻率小於輸入資料信號D_in的頻率的情形，且圖7B示出其中參考時脈信號CLK_r的頻率大於輸入資料信號D_in的頻率的情形。共同地參照圖1至圖4來闡述圖7A及圖7B。
參照圖7A，由同步器140擷取的資料可為資料D0、D180、D0+、D180+及D0++。由於參考時脈信號CLK_r的頻率小於輸入資料信號D_in的頻率，因此由同步器140擷取的資料的頻率亦可小於輸入資料信號D_in的頻率。在此種情形中，與圖6A不同，圖7A中的資料D180及D180+可各自表示值「0」。換言之，由於所擷取的資料D0、D180、D0+、D180+及D0++分別表示值0、0、1、0及0，因此當資料輸入信號D_in指示「010」時，控制信號產生器160可基於所擷取資料的值來輸出第一邏輯位準（例如，「1」）的頻率上升信號FUP。
參照圖7B，由同步器140擷取的資料可為資料D0、D180、D0+、D180+及D0++。由於參考時脈信號CLK_r的頻率大於輸入資料信號D_in的頻率，因此由同步器140擷取的資料的頻率亦可大於輸入資料信號D_in的頻率。在此種情形中，與圖6A不同，圖7B中的資料D180及D180+可各自表示值「1」。換言之，由於所擷取的資料D0、D180、D0+、D180+及D0++分別表示值0、1、1、1及0，因此當資料輸入信號D_in指示「010」時，控制信號產生器160可基於所擷取資料的值來輸出第一邏輯位準（例如，「1」）的頻率下降信號FDN。
圖7C是用於闡釋當PFD 100以全速率運行並僅使用等分時脈信號時可能出現的困難的時序圖。具體而言，圖7C示出其中參考時脈信號CLK_r的頻率小於輸入資料信號D_in的頻率的情形。另外，假設在圖7C中輸入資料信號D_in指示「0110」。共同地參照圖1至圖4來闡述圖7C。
由同步器140擷取的資料可為資料D0、D180、D0+、D180+及D0++。由於參考時脈信號CLK_r的頻率小於輸入資料信號D_in的頻率，因此由同步器140擷取的資料的頻率亦可小於輸入資料信號D_in的頻率。在此種情形中，不同於圖7A，由於輸入資料信號D_in指示「0110」，因此圖7C中的資料D180及D180+可各自表示值「1」。換言之，由於所擷取的資料D0、D180、D0+、D180+及D0++分別表示值0、1、1、1及0，因此當輸入資料信號D_in指示「0110」時，控制信號產生器160可基於所擷取資料的值來輸出第一邏輯位準（例如，「1」）的頻率下降信號FDN，如圖7B所示。然而，由於圖7C示出其中參考時脈信號CLK_r的頻率小於輸入資料信號D_in的頻率的情形，因此所輸出的頻率下降信號FDN可對應於檢測誤差。如此一來，當藉由僅使用等分時脈信號來擷取輸入資料信號D_in時，可能會出現檢測誤差。為了減小如上所述的檢測誤差，根據本發明概念的一些示例性實施例，可使用基於以下圖式的方法。
圖8A至圖8D分別示出根據一些示例性實施例，當PFD 100以全速率運行並藉由不僅使用等分時脈信號而且使用不等分時脈信號來擷取輸入資料信號D_in時的時序圖。共同地參照圖1至圖4來闡述圖8A至圖8D。
參照圖8A，PFD 100可藉由不僅使用基於具有為第一相位間隔（約180度）的相位差的等分時脈信號而擷取的資料D0、D180、D0+、D180+及D0++而且使用基於相對於參考時脈信號CLK_r具有為第二相位間隔（約90度）的相位差的不等分時脈信號而另外擷取的資料D90+來產生頻率控制信號。
參照圖8B，PFD 100可藉由不僅使用基於具有為第一相位間隔（約180度）的相位差的等分時脈信號而擷取的資料D0、D180、D0+、D180+及D0++而且使用基於相對於經反轉參考時脈信號CLK_rinv具有為第二相位間隔（約90度）的相位差的不等分時脈信號而另外擷取的資料D270+來產生頻率控制信號。
參照圖8C，PFD 100可藉由不僅使用基於具有為第一相位間隔（約180度）的相位差的等分時脈信號而擷取的資料D0、D180、D0+、D180+及D0++而且使用基於相對於參考時脈信號CLK_r具有為第二相位間隔（約90度）的相位差的不等分時脈信號而擷取的資料D90+以及基於相對於經反轉參考時脈信號CLK_rinv具有為第二相位間隔（約90度）的相位差的不等分時脈信號而另外擷取的資料D270+來產生頻率控制信號。
參照圖8D，PFD 100可藉由不僅使用基於具有為第一相位間隔（約180度）的相位差的等分時脈信號而擷取的資料D0、D180、D0+、D180+及D0++而且使用基於相對於經反轉參考時脈信號CLK_rinv具有為第二相位間隔（約60度）的相位差的不等分時脈信號而另外擷取的資料D240+來產生頻率控制信號。
圖8A至圖8C示出其中PFD 100使用再次對等分時脈信號之間的空間進行等分的不等分時脈信號的一些示例性實施例，且圖8D示出其中PFD 100使用再次對等分時脈信號之間的空間進行不等分的不等分時脈信號的一些示例性實施例。圖8D所示的約60度的第二相位間隔僅為非限制性的示例性數字，且第二相位間隔可具有等於或大於約0度且等於或小於約90度的另一實數值。在一些示例性實施例中，不等分時脈信號可由振盪器400提供，但一些其他示例性實施例並非僅限於此。例如，可藉由使由振盪器400提供的參考時脈信號CLK_r經過相位下降單元（圖中未示出）來產生不等分時脈信號。
如參照圖8A至圖8D所述，當另外使用由至少一個不等分時脈信號擷取的輸入資料信號時，PFD 100可降低圖7C所示的檢測誤差。
圖9示出根據一些示例性實施例的PFD 100的控制信號產生器160。不再對參照圖2至圖4所述的控制信號產生器160予以贅述。圖9可特別示出其中PFD 100以全速率運行的一些示例性實施例。
控制信號產生器160可包括多個邏輯運算子。例如，控制信號產生器160可包括至少一個或運算子、至少一個反或運算子以及至少一個及運算子。在一些示例性實施例中，控制信號產生器160可包括多個互斥或運算子、多個互斥反或運算子及/或多個及運算子，如圖9所示，但一些其他示例性實施例並非僅限於此。控制信號產生器160可藉由所述多個邏輯運算子來產生相位控制信號及頻率控制信號。相位控制信號可包括相位上升信號PUP及相位下降信號PDN。頻率控制信號可包括第一頻率上升信號FUP1及第二頻率上升信號FUP2以及第一頻率下降信號FDN1及第二頻率下降信號FDN2。
圖10示出根據一些其他示例性實施例的時脈及資料恢復電路10的PFD 100。不再對參照圖1及圖2所述的PFD 100予以贅述。圖10可特別示出其中PFD 100以半速率運行（亦即，時脈頻率是資料速率的一半）的一些示例性實施例。當PFD 100以半速率運行時，現有取樣相位變為約1/2，且因此，處於全速率的資料D0、D180、D0+、D180+及D0++可表示為處於半速率的資料D0、D90、D180、D270及D0+。
相移資料產生器120可包括多個正反器。例如，相移資料產生器120可包括第一正反器121、第二正反器122、第三正反器123、第四正反器124、第五正反器125、第六正反器126、第七正反器127及第八正反器128。在一些示例性實施例中，第一正反器121至第八正反器128可藉由使用時脈信號CLK0至CLK315自輸入資料信號D_in產生資料信號。相移資料產生器120可使用與參考時脈信號CLK_r具有相同相位的時脈信號CLK0，且可使用分別相對於參考時脈信號CLK_r具有約45度、約90度、約135度、約180度、約225度、約270度及約315度的相位差的時脈信號CLK45、CLK90、CLK135、CLK180、CLK225、CLK270及CLK315。在以下圖式中更詳細地闡述圖10所示PFD 100的操作。
圖11示出根據一些示例性實施例，當PFD 100以半速率運行時的輸入資料信號D_in及參考時脈信號。參考時脈信號CLK_r可包括第一時脈信號CLK1及第二時脈信號CLK2。參照圖10來闡述圖11。
當PFD 100如圖11所示以半速率運行時，在正常情形下，參考時脈信號CLK_r的頻率可等於輸入資料信號D_in的頻率的一半。換言之，參考時脈信號CLK_r中的第一時脈信號CLK1及第二時脈信號CLK2的上升邊緣可藉由被交替地配置成相位與輸入資料信號D_in相同而在每一特定時間擷取輸入資料信號D_in。因此，如以下參照圖12A至圖12D所述，等分時脈信號可具有為約90度的第一相位間隔的相位差。
圖12A至圖12D分別示出根據一些示例性實施例，當PFD 100以半速率運行並藉由不僅使用等分時脈信號而且使用不等分時脈信號來擷取輸入資料信號D_in時的時序圖。共同地參照圖1至圖10來闡述圖12A至圖12D。
參照圖12A，PFD 100可藉由不僅使用基於具有為第一相位間隔（約90度）的相位差的等分時脈信號而擷取的資料D180、D270、D0+、D90+及D180+而且使用基於相對於參考時脈信號CLK_r具有為第二相位間隔（約45度）的相位差的不等分時脈信號而另外擷取的資料D45+來產生頻率控制信號。
參照圖12B，PFD 100可藉由不僅使用基於具有為第一相位間隔（約90度）的相位差的等分時脈信號而擷取的資料D180、D270、D0+、D90+及D180+而且使用基於相對於四分之一參考時脈信號具有為第二相位間隔（約45度）的相位差的不等分時脈信號而另外擷取的資料D135+來產生頻率控制信號。
參照圖12C，PFD 100可藉由不僅使用基於具有為第一相位間隔（約90度）的相位差的等分時脈信號而擷取的資料D180、D270、D0+、D90+及D180+而且使用基於相對於經反轉參考時脈信號CLK_rinv具有為第二相位間隔（約45度）的相位差的不等分時脈信號而另外擷取的資料D225+來產生頻率控制信號。
參照圖12D，PFD 100可藉由不僅使用基於具有為第一相位間隔（約90度）的相位差的等分時脈信號而擷取的資料D180、D270、D0+、D90+及D180+而且使用基於相對於參考時脈信號CLK_r具有為第二相位間隔（約45度）的相位差的不等分時脈信號而另外擷取的資料D315來產生頻率控制信號。
關於半速率的一些其他示例性實施例並非僅限於圖12A至圖12D所示的示例性實施例。例如，PFD 100可擷取資料D45+、D135+、D225+及D315中的至少一者的組合，並使用所述組合進行控制。類似地，為了便於闡釋，即使圖12A至圖12D示出其中第二相位間隔為約45度的情形，此亦僅為非限制性的示例性數字，且第二相位間隔可具有大於約0度且小於約90度的其他實數值。
圖13示出根據一些其他示例性實施例的時脈及資料恢復電路10的PFD 100。不再對參照圖1及圖2所述的PFD 100予以贅述。圖13可特別示出其中PFD 100以全速率運行的一些示例性實施例。
與圖4不同，圖13示出相移資料產生器120可包括五個正反器，且同步器140可在每一級中包括二個正反器。除了正反器的數目不同之外，圖13所示PFD 100可以與參照圖5至圖8D所述者相同或相似的方式運行。
圖14示出根據一些示例性實施例的時脈及資料恢復電路10的迴路濾波器300。不再對參照圖1所述的迴路濾波器300予以贅述。
迴路濾波器300可包括第一緩衝器310、第二緩衝器320、第三緩衝器330、第一加法器340、積分器350及第二加法器360。
第一緩衝器310可將相位控制信號（PUP及PDN）傳送至第二加法器360，第二緩衝器320可將相位控制信號（PUP及PDN）傳送至第一加法器340，且第三緩衝器330可將頻率控制信號（FUP及FDN）傳送至第一加法器340。
第一加法器340可對相位控制信號（PUP及PDN）及頻率控制信號（FUP及FDN）執行加法運算。第一加法器340可將加法運算的結果提供至積分器350。可如以下結合圖15所述來實作積分器350。
第二加法器360可藉由基於相位控制信號（PUP及PDN）及積分器350的輸出執行加法運算來產生頻率控制字元FCW。
圖15示出根據一些其他示例性實施例的時脈及資料恢復電路10的迴路濾波器300。不再對參照圖1及圖14所述的迴路濾波器300予以贅述。
迴路濾波器300可更包括頻率鎖定檢測器370及開關裝置305，頻率鎖定檢測器370檢測參考時脈信號CLK_r的頻率是否鎖定於某一頻率。可使用任何已知的頻率鎖定感測電路來實作頻率鎖定檢測器370。
首先，在其中開關裝置305關斷的狀態下，迴路濾波器300可基於頻率控制信號（FUP及FDN）來產生頻率控制字元FCW。如此一來，頻率可鎖定於所述某一頻率。
當頻率被鎖定時，頻率鎖定檢測器370可檢測（感測）參考頻率（例如，參考時脈信號CLK_r的頻率）被鎖定於所述某一頻率，且將頻率鎖定檢測信號FL_DET提供至開關裝置305以接通開關裝置305。
此後，迴路濾波器300可基於相位控制信號（PUP及PDN）來產生頻率控制字元FCW。
換言之，迴路濾波器300可藉由包括頻率鎖定檢測器370而在預先鎖定頻率之後（例如，在將參考時脈信號CLK_r的頻率鎖定於所述某一頻率之後）調整相位。
積分器350可自第一加法器340接收加法運算的結果，且根據圖15所示的迴路配置，可更包括第三加法器352、前向積分器356及回饋積分器354以用於產生提供至第二加法器360的輸出。
圖16示出根據一些示例性實施例的操作頻帶相對於PFD的頻率誤差出現次數的轉移曲線。共同地參照圖1及圖2來闡述圖16。
在圖16中，上部實線可指示當識別出同步資料信號（D0、D90及D180）對應於判斷誤差間隔（judgment error interval）（例如，被確定為「誤差」的(0、1、0)）時操作頻帶中每一者的頻率誤差出現次數的趨勢，且下部實線可指示當識別出同步資料信號（D0、D90、D180、D270、D315及D360）對應於判斷誤差間隔（例如，被確定為「誤差」的(0、1、1、1、0、0)）時操作頻帶中每一者的頻率誤差出現次數的趨勢。
在圖16中，當操作頻帶是低頻帶且使用所有所述多個同步資料信號進行的第一邏輯運算的結果及使用所述多個同步資料信號中的一些進行的第二邏輯運算的結果滿足第一條件時，控制信號產生器160可輸出用於使多個相移時脈進行頻率上升操作的頻率上升控制信號。例如，當在約0.5十億赫（GHz）與約4.5十億赫之間的頻帶中所述多個同步資料信號（D0、D90、D180、D270、D315及D360）被識別為與判斷誤差間隔對應的(0、1、1、1、0、0)時，且另外，當所述多個同步資料信號（D0、D90、D180、D270、D315及D360）中的同步資料信號（D0、D90及D180）被識別為與判斷誤差間隔對應的(0、1、0)時，即使二個邏輯運算的所有結果對應於判斷誤差間隔，控制信號產生器160亦可在藉由反映對應的轉移曲線特性來確定時脈頻率較資料輸入信號D_in慢之後，將頻率上升控制信號輸出為「高」（例如，「1」）。
類似地，當操作頻帶是小於參考頻帶的高頻帶且使用所有所述多個同步資料信號進行的第一邏輯運算的結果及使用一些同步資料信號進行的第二邏輯運算的結果均滿足第二條件時，控制信號產生器160可輸出用於使多個相移時脈進行頻率下降操作的頻率下降控制信號。因此，即使在其中難以判斷是否存在頻率誤差的判斷誤差間隔中，控制信號產生器160亦可高準確度地判定頻率是否為快的。
因此，因應於識別出所述多個資料同步信號對應於其中難以判定所述多個同步資料信號是否存在頻率誤差的判斷誤差間隔，控制信號產生器160被配置成藉由反映操作頻帶相對於頻率誤差趨勢的轉移曲線特性來產生用於控制相移時脈信號的頻率的頻率控制信號。
如上所述，已在圖式及說明書中揭露了一些示例性實施例。雖然本文已參照特定術語闡述了一些示例性實施例，但應理解，所述用語僅用於闡述發明概念的技術理念，而非用於限制申請專利範圍中所定義的本發明概念的範圍。因此，此項技術中具有通常知識者將瞭解，在不背離本發明概念的範圍的條件下，可作出各種潤飾及等效實施例。因此，本發明概念的真正保護範圍應由隨附申請專利範圍的技術理念來確定。
10:時脈及資料恢復（CDR）電路 100:相位及頻率檢測器（PFD） 120:相移資料產生器 121:第一正反器（FlipFlop_1） 122:第二正反器（FlipFlop_2） 123:第三正反器（FlipFlop_3） 124:第四正反器（FlipFlop_4） 125:第五正反器 126:第六正反器 127:第七正反器 128:第八正反器 140:同步器 160:控制信號產生器 200:解串列化器 300:迴路濾波器 305:開關裝置 310:第一緩衝器 320:第二緩衝器 330:第三緩衝器 340:第一加法器 350:積分器 352:第三加法器 354:回饋積分器 356:前向積分器 360:第二加法器 370:頻率鎖定檢測器 400:振盪器 CLK0、CLK45、CLK90、CLK135、CLK180、CLK225、CLK270、CLK315:時脈信號 CLK1:第一時脈信號 CLK2:第二時脈信號 CLK_q:四分之一時脈信號 CLK_qinv:經反轉四分之一時脈信號 CLK_r:參考時脈信號 CLK_rinv:經反轉參考時脈信號 CLK_x:參考時脈信號/時脈信號 CLK_xinv:經反轉參考時脈信號 D0、D0+、D0++、D45+、D90、D90+、D90++、D135+、D180、D180+、D180++、D225+、D240+、D270、D270+、D270++、D315:資料 D1:第一資料信號 D1_inv:經反轉第一資料信號 D2:第二資料信號 D2_inv:經反轉第二資料信號 dFDN:經並列化頻率下降信號 dFUP:經並列化頻率上升信號 dPDN:經並列化相位下降信號 dPUP:經並列化相位上升信號 D_in:輸入資料信號/資料輸入信號 D_ps:相移資料信號 FCW:頻率控制字元 FDN:頻率下降信號 FDN1:第一頻率下降信號 FDN2:第二頻率下降信號 FL_DET:頻率鎖定檢測信號 FlipFlop:正反器 FUP:頻率上升信號 FUP1:第一頻率上升信號 FUP2:第二頻率上升信號 PDN:相位下降信號 PUP:相位上升信號
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的一些示例性實施例，附圖中：
圖1示出根據一些示例性實施例的時脈及資料恢復電路。
圖2示出根據一些示例性實施例的時脈及資料恢復電路的相位及頻率檢測器。
圖3示出根據一些示例性實施例的相位及頻率檢測器的相移資料產生器。
圖4示出根據一些示例性實施例的相位及頻率檢測器的同步器。
圖5示出根據一些示例性實施例，當相位及頻率檢測器以全速率運行時的輸入資料信號及參考時脈信號。
圖6A至圖6C是示出根據一些示例性實施例，當相位及頻率檢測器分別以全速率運行時相位控制信號的產生的時序圖。
圖7A及圖7B分別示出根據一些示例性實施例，當相位及頻率檢測器以全速率運行並藉由僅使用等分時脈信號（equally divided clock signal）來擷取輸入資料信號時的時序圖。
圖7C是用於闡釋當相位及頻率檢測器以全速率運行並僅使用等分時脈信號時可能出現的困難的時序圖。
圖8A至圖8D分別示出根據一些示例性實施例，當相位及頻率檢測器以全速率運行並藉由不僅使用等分時脈信號而且使用不等分時脈信號（unequally divided clock signal）來擷取輸入資料信號時的時序圖。
圖9示出根據一些示例性實施例的相位及頻率電路的控制信號產生器。
圖10示出根據一些其他示例性實施例的時脈及資料恢復電路的相位及頻率檢測器。
圖11示出根據一些示例性實施例，當相位及頻率檢測器以半速率運行時基於輸入資料信號的參考時脈信號。
圖12A至圖12D分別示出根據一些示例性實施例，當相位及頻率檢測器以半速率運行並藉由不僅使用等分時脈信號而且使用不等分時脈信號來擷取輸入資料信號時的時序圖。
圖13示出根據一些其他示例性實施例的時脈及資料恢復電路的相位及頻率檢測器。
圖14示出根據一些示例性實施例的時脈及資料恢復電路的迴路濾波器。
圖15示出根據一些其他示例性實施例的時脈及資料恢復電路的迴路濾波器。
圖16示出根據一些示例性實施例的操作頻帶相對於相位及頻率檢測器的頻率誤差出現次數的轉移曲線（transfer curve）。
100:相位及頻率檢測器(PFD)
120:相移資料產生器
140:同步器
160:控制信號產生器
CLK_r:參考時脈信號
D0、D0+、D0++、D180、D180+:資料
D_in:輸入資料信號/資料輸入信號
D_ps:相移資料信號
FDN:頻率下降信號
FUP:頻率上升信號
PDN:相位下降信號
PUP:相位上升信號

Claims (10)

  1. 一種積體電路，包括： 相移資料信號產生電路，被配置成基於至少一個相移時脈信號自輸入資料信號產生多個相移資料信號； 同步電路，被配置成藉由對由所述相移資料信號產生電路提供的所述多個相移資料信號應用所述至少一個相移時脈信號來產生多個同步資料信號；以及 控制信號產生電路，被配置成對所述多個同步資料信號執行邏輯運算，以產生用於控制所述至少一個相移時脈信號的相位的相位控制信號，並產生用於控制所述至少一個相移時脈信號的頻率的頻率控制信號。
  2. 如申請專利範圍第1項所述的積體電路，其中所述至少一個相移時脈信號包括 多個等分時脈信號，具有為恆定的第一間隔的相位差，以及 至少一個不等分時脈信號，相對於所述多個等分時脈信號中的一個等分時脈信號具有為較所述第一間隔小的第二間隔的相位差。
  3. 如申請專利範圍第2項所述的積體電路，其中所述同步電路被配置成 產生與所述多個等分時脈信號的相位同步的多個等分同步資料信號，並產生與所述至少一個不等分時脈信號的相位同步的至少一個不等分同步資料信號，作為所述多個同步資料信號，且 將所述多個同步資料信號提供至所述控制信號產生電路。
  4. 如申請專利範圍第3項所述的積體電路，其中所述控制信號產生電路被配置成基於所述多個等分同步資料信號來產生所述相位控制信號，並基於所述多個等分同步資料信號及所述至少一個不等分同步資料信號來產生所述頻率控制信號。
  5. 如申請專利範圍第2項所述的積體電路，其中 所述多個等分時脈信號包括參考時脈信號及相對於所述參考時脈信號具有180度的相位差的經反轉時脈信號，且 所述至少一個不等分時脈信號包括以下中的至少一者：相對於所述參考時脈信號具有90度的相位差的時脈信號及相對於所述經反轉時脈信號具有90度的相位差的時脈信號。
  6. 如申請專利範圍第2項所述的積體電路，其中 所述多個等分時脈信號包括參考時脈信號及相對於所述參考時脈信號具有180度的相位差的經反轉時脈信號，且 所述至少一個不等分時脈信號包括以下中的至少一者：相對於所述參考時脈信號具有P度（P是等於或小於90的正實數）的相位差的時脈信號及相對於所述經反轉時脈信號具有Q度（Q是等於或小於90的正實數）的相位差的時脈信號。
  7. 如申請專利範圍第2項所述的積體電路，其中 所述多個等分時脈信號包括參考時脈信號及相對於所述參考時脈信號具有90度的自然數倍數的相位差的多個四分之一時脈信號，且 所述至少一個不等分時脈信號包括以下中的至少一者：相對於所述參考時脈信號具有45度的相位差的時脈信號及相對於所述多個四分之一時脈信號具有45度的相位差的多個時脈信號。
  8. 如申請專利範圍第2項所述的積體電路，其中 所述多個等分時脈信號包括參考時脈信號及相對於所述參考時脈信號具有90度的自然數倍數的相位差的多個四分之一時脈信號，且 所述至少一個不等分時脈信號包括以下中的至少一者：相對於所述參考時脈信號具有P度（P是等於或小於45的正實數）的相位差的時脈信號及相對於所述多個四分之一時脈信號具有Q度（Q是小於45的正實數）的相位差的多個時脈信號。
  9. 一種時脈及資料恢復電路，包括： 相位及頻率感測電路，被配置成基於輸入資料信號及參考時脈信號來產生用於控制所述參考時脈信號的相位的相位控制信號及用於控制所述參考時脈信號的頻率的頻率控制信號； 迴路濾波器，被配置成基於由所述相位及頻率感測電路提供的所述相位控制信號及所述頻率控制信號來產生用於控制所述參考時脈信號的所述頻率的頻率控制字元；以及 振盪器，被配置成基於由所述迴路濾波器提供的所述頻率控制字元來產生所述參考時脈信號。
  10. 如申請專利範圍第9項所述的時脈及資料恢復電路，其中 所述振盪器被配置成產生包括所述參考時脈信號在內的多個相移時脈信號，並將所述多個相移時脈信號提供至所述相位及頻率感測電路，且 所述相位及頻率感測電路被配置成藉由基於所述多個相移時脈信號擷取所述輸入資料信號來產生所述相位控制信號及所述頻率控制信號。
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