JPS61280578A - デイジタル位相比較器 - Google Patents
デイジタル位相比較器Info
- Publication number
- JPS61280578A JPS61280578A JP60121915A JP12191585A JPS61280578A JP S61280578 A JPS61280578 A JP S61280578A JP 60121915 A JP60121915 A JP 60121915A JP 12191585 A JP12191585 A JP 12191585A JP S61280578 A JPS61280578 A JP S61280578A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- output
- circuit
- phase comparing
- comparing output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measuring Phase Differences (AREA)
- Emergency Protection Circuit Devices (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル位相比較器の改良に関するもの
である。
である。
〔従来の技術Ｊ
第４図は従来の位相比較器を示す回路図であり、図にお
いて、１及び２は各々位相比較を行う信号の入力端子、
３は入力端子１の補数回路、４は入力端子２に供給され
る信号と補数回路の出力信号とを加算する加算回路であ
る。そして、この補数回路３と加算回路４とによって減
算回路５を構成している。そして、入力端子１．２に供
給される入力信号は各々２進のｎビットを単位とする反
復的な信号であって、例えば８ビツトの場合はＯ〜２５
６まで変化し、これを特性図で表わすと第５図に示すよ
うになり、位相差−πはＯｌｏは１２７と１２８の中間
、πは２５６のｉｌｉ￥に各々相当する。
いて、１及び２は各々位相比較を行う信号の入力端子、
３は入力端子１の補数回路、４は入力端子２に供給され
る信号と補数回路の出力信号とを加算する加算回路であ
る。そして、この補数回路３と加算回路４とによって減
算回路５を構成している。そして、入力端子１．２に供
給される入力信号は各々２進のｎビットを単位とする反
復的な信号であって、例えば８ビツトの場合はＯ〜２５
６まで変化し、これを特性図で表わすと第５図に示すよ
うになり、位相差−πはＯｌｏは１２７と１２８の中間
、πは２５６のｉｌｉ￥に各々相当する。
次に動作について説明する。今、入力端子１と２に加え
られた信号の位相差が零（即ち、両者の値が同一）の場
合、入力端子１の信号は補数回路３において反転されて
加算回路４に入力され、入力端子２の信号はそのまま加
算回路４へ入力されているので、これら両者を加算する
とゼロとなり、比較出力もゼロとなる。次に、２つの入
力信号のうち、どちらかの位相が進み、又は、遅れにな
ると、加算口［４の出力は２つの信号の位相差に比例し
た出力となる。入力端子２の信号の方が入力端子１の信
号よりも位相が進んでいる場合には、第５図ａの部分に
示した様な変化特性となり、逆に位相が遅れた場合には
ｂの部分の様な変化特性となる。さらに位相が進むかあ
るいは遅れると位相差がπ、又は−πを越えたところで
位相比較出力は極性か反転し、第５図の機なノコギリ回
状の特性となる。このような位相比較器は２つの入力信
号周波数間の位相差を示す信号が必要とされる櫨々の装
置に用いられ、特に第６図に示すような位相比較器１０
．ローパスフィルター１１．電圧制御発振器１２とによ
って構成される一般に周知の位相ロックルーズ（ＰＬＬ
）においては不可欠である。
られた信号の位相差が零（即ち、両者の値が同一）の場
合、入力端子１の信号は補数回路３において反転されて
加算回路４に入力され、入力端子２の信号はそのまま加
算回路４へ入力されているので、これら両者を加算する
とゼロとなり、比較出力もゼロとなる。次に、２つの入
力信号のうち、どちらかの位相が進み、又は、遅れにな
ると、加算口［４の出力は２つの信号の位相差に比例し
た出力となる。入力端子２の信号の方が入力端子１の信
号よりも位相が進んでいる場合には、第５図ａの部分に
示した様な変化特性となり、逆に位相が遅れた場合には
ｂの部分の様な変化特性となる。さらに位相が進むかあ
るいは遅れると位相差がπ、又は−πを越えたところで
位相比較出力は極性か反転し、第５図の機なノコギリ回
状の特性となる。このような位相比較器は２つの入力信
号周波数間の位相差を示す信号が必要とされる櫨々の装
置に用いられ、特に第６図に示すような位相比較器１０
．ローパスフィルター１１．電圧制御発振器１２とによ
って構成される一般に周知の位相ロックルーズ（ＰＬＬ
）においては不可欠である。
し発明が解決しようとする問題点〕
しかしながら、上記位相比較器を第６図に示す一般的な
ＰＬＬ回路に用いた場合、定常状態でに第５図の原点付
近の直線部分で動作しているが、入力周波数が何んらか
の要因で急に大きく変化した場合には、位相差が太き（
なってπを越えてしまうことがある。例えばＣの点まで
位相差が太き（なった場合、πの原点に復帰するのに必
要なエネルギーは位相比較出力の成分であるが、第５図
のように比較出力が同一レベルのプラス成分Ｐとマイナ
ス成分ｎを含んでいるため、原点に復帰するの罠はかな
りの時間がかかつてしまう。このことはＰＬＬシステム
が外乱に弱いことを示すものである。
ＰＬＬ回路に用いた場合、定常状態でに第５図の原点付
近の直線部分で動作しているが、入力周波数が何んらか
の要因で急に大きく変化した場合には、位相差が太き（
なってπを越えてしまうことがある。例えばＣの点まで
位相差が太き（なった場合、πの原点に復帰するのに必
要なエネルギーは位相比較出力の成分であるが、第５図
のように比較出力が同一レベルのプラス成分Ｐとマイナ
ス成分ｎを含んでいるため、原点に復帰するの罠はかな
りの時間がかかつてしまう。このことはＰＬＬシステム
が外乱に弱いことを示すものである。
この発明は上記のような問題点を解消するためになされ
たもので、簡単な手段により位相比較特性を改善するこ
とができるディジタル位相比較器を得ることを目的とす
る。
たもので、簡単な手段により位相比較特性を改善するこ
とができるディジタル位相比較器を得ることを目的とす
る。
この発明によるディジタル位相比較器は、位相比較出力
にリミッタをかけるとともに、その値を特定の位相差の
範囲内で保持しようとしたものである。
にリミッタをかけるとともに、その値を特定の位相差の
範囲内で保持しようとしたものである。
この発明におけるディジタル位相比較器は、比較手段及
び方向検出手段に各々リミッタなかけるためのレベル検
出と、位相比較出力を特定の値に保持する範囲を決定す
るためのもので、これらの手段により切換が行なわれて
出力特性の改善がなされることになる。
び方向検出手段に各々リミッタなかけるためのレベル検
出と、位相比較出力を特定の値に保持する範囲を決定す
るためのもので、これらの手段により切換が行なわれて
出力特性の改善がなされることになる。
以下、この発明の一実施例を図について説明する。
第１図において、１及び２は各々位相比較を行う信号の
入力端子、３は補数回路、４は加算回路、５は補数回路
３と加算回路４より成る減算回路、６は減算回路５の出
力値とあらかじめ設定した値 ′との比較を行う比較回
路、７は減算回路の出力により２つの入力信号間の位相
差の変化する方向を検出する方向検出回路、８は減算回
路の出力があらかじめ設定した値を越えるまではそのま
ま通過させ、これを越えた場合に特定の値に切換える切
換回路であって、比較回路と方向検出回路により制御さ
れる。９は位相比較器の出方端子である。
入力端子、３は補数回路、４は加算回路、５は補数回路
３と加算回路４より成る減算回路、６は減算回路５の出
力値とあらかじめ設定した値 ′との比較を行う比較回
路、７は減算回路の出力により２つの入力信号間の位相
差の変化する方向を検出する方向検出回路、８は減算回
路の出力があらかじめ設定した値を越えるまではそのま
ま通過させ、これを越えた場合に特定の値に切換える切
換回路であって、比較回路と方向検出回路により制御さ
れる。９は位相比較器の出方端子である。
第１図に８いて、減算回路５の出力特性は従来の位相比
較器と同じく、１１ｇ２図に点線で示したようになって
いる。比較回路６はあらかじめ設定しておいた値と減算
回路５からの出力値とを常に比較しており、これが設定
値を越えた時に制ｇ４信号を出力する。又、この時に方
向検出回路７は位相差とその変化する方向を検出するこ
とにより、比較回路６の制御が開始される位相差の位置
から周期が変化して減算回路５の出力がゼロとなる位相
差位置までの間にわたって制＃１δ号を出力する。これ
らの制＃信号を受けて切換回路８は減算回路５の出力を
コントロールしながら出力する。つまり、制御信号が無
ければ切換回路８は減算回路５の出力をそのまま出力し
、制御信号が入ってくると、あらかじめ設定しておいた
位相比較値に切換えて出力する。そして、この様子を示
したものが第２図の実線の部分であって、ｅの部分は減
算回路５の出力がそのまま出力される部分であり、ｆ及
びｇの部分は出力が固定され、その値が減算回路５の出
力かゼロとなる位相位置まで保持している部分である。
較器と同じく、１１ｇ２図に点線で示したようになって
いる。比較回路６はあらかじめ設定しておいた値と減算
回路５からの出力値とを常に比較しており、これが設定
値を越えた時に制ｇ４信号を出力する。又、この時に方
向検出回路７は位相差とその変化する方向を検出するこ
とにより、比較回路６の制御が開始される位相差の位置
から周期が変化して減算回路５の出力がゼロとなる位相
差位置までの間にわたって制＃１δ号を出力する。これ
らの制＃信号を受けて切換回路８は減算回路５の出力を
コントロールしながら出力する。つまり、制御信号が無
ければ切換回路８は減算回路５の出力をそのまま出力し
、制御信号が入ってくると、あらかじめ設定しておいた
位相比較値に切換えて出力する。そして、この様子を示
したものが第２図の実線の部分であって、ｅの部分は減
算回路５の出力がそのまま出力される部分であり、ｆ及
びｇの部分は出力が固定され、その値が減算回路５の出
力かゼロとなる位相位置まで保持している部分である。
ここで、入力信号が８ピツトの場合を考えてみると、位
相差は０〜２５６の範囲で変化し、第２図において位相
差−πは０に、位相差０Ｖｉ１２７と１２８の中間に、
＋πｌ’１２５６に各々相当する。
相差は０〜２５６の範囲で変化し、第２図において位相
差−πは０に、位相差０Ｖｉ１２７と１２８の中間に、
＋πｌ’１２５６に各々相当する。
例えば比較回路の設定値を位相差Ｏ±８とすると、＋８
は１３６に、−８は１１９となり、この２点間は減算回
路の出力がそのまま出力される。又、１３６と１１９を
固定出力値とすると、減算回路の出力が１３６を越えた
場合には比較回路からの制御により切換回路は減算回路
の出力を切換えて１３６の固定出力値を出力する。さら
に位相差が十πを越え減算回路の出力が１３６以下にな
っても方向検出回路により５その値を保持し位相差＋２
πの点まで出力し続ける。逆に減算回路出力が１１９以
下になった場合、切換回路は１１９の固定出力値を出力
し、−πを越えた場合には方向検出回路からの制御によ
りその値を位相差−２πの点まで保持する。ｆの部分は
出力値が１３６゜ｇの部分は１１９のイ直となっている
。
は１３６に、−８は１１９となり、この２点間は減算回
路の出力がそのまま出力される。又、１３６と１１９を
固定出力値とすると、減算回路の出力が１３６を越えた
場合には比較回路からの制御により切換回路は減算回路
の出力を切換えて１３６の固定出力値を出力する。さら
に位相差が十πを越え減算回路の出力が１３６以下にな
っても方向検出回路により５その値を保持し位相差＋２
πの点まで出力し続ける。逆に減算回路出力が１１９以
下になった場合、切換回路は１１９の固定出力値を出力
し、−πを越えた場合には方向検出回路からの制御によ
りその値を位相差−２πの点まで保持する。ｆの部分は
出力値が１３６゜ｇの部分は１１９のイ直となっている
。
このように位相比較特性は台形状となり、その出力成分
は位相差がプラス側ではプラス成分のみ、マイナス側で
はマイナス成分のみとなる。
は位相差がプラス側ではプラス成分のみ、マイナス側で
はマイナス成分のみとなる。
なお、上記実施例では各手段を実現するため回路（ハー
ドウェア）を用いたが、ソフトウェアによっても可能で
ある。第３図にそのフローチャートの一例を示す。第１
の位相比較情報から、大小の判別、変化方向の判別を行
い、その結果により第２図に示す・ｅｆ９ｇに相当する
第２の位相比較情報を出力する回路の制御が可能となる
。
ドウェア）を用いたが、ソフトウェアによっても可能で
ある。第３図にそのフローチャートの一例を示す。第１
の位相比較情報から、大小の判別、変化方向の判別を行
い、その結果により第２図に示す・ｅｆ９ｇに相当する
第２の位相比較情報を出力する回路の制御が可能となる
。
Ｃ発明の効果〕
以上のよ５に、この発明によれば、位相比較器をＰＬＬ
回路に用いた場合、位相比較器が外乱により影響を受け
て大きく位相がずれた時でも位相比較出力はグラス、又
はマイナスの単一成分となり、原点への復帰が容易にな
ることから、引き込み時間も短か（なって、外乱に強い
７工−ズロツクルーズＰＬＬ回路が得られる優れた効果
がある。
回路に用いた場合、位相比較器が外乱により影響を受け
て大きく位相がずれた時でも位相比較出力はグラス、又
はマイナスの単一成分となり、原点への復帰が容易にな
ることから、引き込み時間も短か（なって、外乱に強い
７工−ズロツクルーズＰＬＬ回路が得られる優れた効果
がある。
第１図はこの発明の一実施例によるディジタル位相比較
器を示すブロック図、第２図はこの発明によるディジタ
ル位相比較器の特性を示す図、第３図は他の実施例を示
すフローチャート図、ｗｌ、４図は従来の位相比較器を
示すブロック図、第５図は従来の位相比較器の特性を示
す図、第６図は一般的なＰＬＬの原理である。 １．２は入力端子、３は補数回路、４は加算回路、５は
減算回路、６は比較回路、７は方向検出回路、８は切換
回路、９は出力端子、１０は位相比較器、１１はローパ
スフィルター、１２は電圧制御発部器。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大岩 増 雄（外２名） 第１図 第２鵠 第３図 第４図 第５図 第４図 手続補正書（自発） １、事件の表示 特願昭６０−１２１９１５号２、
発明の名称 ディジタル位相比較器３、補正をする
者 代表者志岐守哉 ４、代理人 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第２頁１１行目にｒ２５６Ｊとあるのをｒ
２．５５ Ｊと補正する。 （２）同第２頁１３行目に「と１２８の中間に、πは２
５６」とあるのを「、πは２５５」と補正する。 （３）同第７頁３行目にｒ２５６Ｊとあるのを「２５５
」と補正する。 （４）同第７頁５行目に「と１２８の中間 、πは１目
にそれぞれｒ１３６Ｊとあるのをｒ１３５Ｊと補正する
。 （６）同第８頁１２行目に「よれば、」とあるのを「よ
る」と補正する。 （７１同第８頁１８行目と１９行目の間に「また、モー
ター制御等における一般の位相制御等にも本１明による
位相比較器を適用することができる。」という文章を追
加する。
器を示すブロック図、第２図はこの発明によるディジタ
ル位相比較器の特性を示す図、第３図は他の実施例を示
すフローチャート図、ｗｌ、４図は従来の位相比較器を
示すブロック図、第５図は従来の位相比較器の特性を示
す図、第６図は一般的なＰＬＬの原理である。 １．２は入力端子、３は補数回路、４は加算回路、５は
減算回路、６は比較回路、７は方向検出回路、８は切換
回路、９は出力端子、１０は位相比較器、１１はローパ
スフィルター、１２は電圧制御発部器。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 大岩 増 雄（外２名） 第１図 第２鵠 第３図 第４図 第５図 第４図 手続補正書（自発） １、事件の表示 特願昭６０−１２１９１５号２、
発明の名称 ディジタル位相比較器３、補正をする
者 代表者志岐守哉 ４、代理人 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第２頁１１行目にｒ２５６Ｊとあるのをｒ
２．５５ Ｊと補正する。 （２）同第２頁１３行目に「と１２８の中間に、πは２
５６」とあるのを「、πは２５５」と補正する。 （３）同第７頁３行目にｒ２５６Ｊとあるのを「２５５
」と補正する。 （４）同第７頁５行目に「と１２８の中間 、πは１目
にそれぞれｒ１３６Ｊとあるのをｒ１３５Ｊと補正する
。 （６）同第８頁１２行目に「よれば、」とあるのを「よ
る」と補正する。 （７１同第８頁１８行目と１９行目の間に「また、モー
ター制御等における一般の位相制御等にも本１明による
位相比較器を適用することができる。」という文章を追
加する。
Claims (1)
- 第１の２進入力信号と第２の２進入力信号との位相を比
較するディジタル位相比較器において、前記第１の２進
入力信号から第２の２進入力信号を減算し、これを第１
の位相比較情報として取り出す手段と、前記位相比較情
報とあらかじめ設定した位相値との比較を行う比較手段
と、前記位相比較情報から前記第１、第２の２進入力信
号間の位相差変化方向を検出する方向検出手段と、前記
比較手段と前記方向検出手段とにより前記位相比較情報
と特定の値の位相情報とを切換えてこれを第２の位相比
較情報として取り出す手段とからなることを特徴とする
ディジタル位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60121915A JPS61280578A (ja) | 1985-06-05 | 1985-06-05 | デイジタル位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60121915A JPS61280578A (ja) | 1985-06-05 | 1985-06-05 | デイジタル位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61280578A true JPS61280578A (ja) | 1986-12-11 |
Family
ID=14823058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60121915A Pending JPS61280578A (ja) | 1985-06-05 | 1985-06-05 | デイジタル位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61280578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697819A (ja) * | 1992-09-14 | 1994-04-08 | Toshiba Corp | 位相比較回路 |
| JP2007323683A (ja) * | 2006-05-30 | 2007-12-13 | Sony Corp | Ｐｌｌ回路および記録情報再生装置 |
-
1985
- 1985-06-05 JP JP60121915A patent/JPS61280578A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697819A (ja) * | 1992-09-14 | 1994-04-08 | Toshiba Corp | 位相比較回路 |
| JP2007323683A (ja) * | 2006-05-30 | 2007-12-13 | Sony Corp | Ｐｌｌ回路および記録情報再生装置 |
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