JP2808027B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、復調回路や周波数シンセサイザなどに用い
られるPLL（Phase−Locked Loop）の構成要素の１つに
利用されるチャージポンプ回路の改良に関するものであ
る。
られるPLL（Phase−Locked Loop）の構成要素の１つに
利用されるチャージポンプ回路の改良に関するものであ
る。
［従来の技術］ 従来、この種のチャージポンプ回路１は、第７図に示
すように、基準入力信号Ｒと可変入力信号Ｖの間の位相
を比較する位相比較器２からの検出信号Ｕ、Ｄを入力信
号とするアンド回路からなるイネーブル信号発生回路３
と、このイネーブル信号発生回路３の出力でイネーブル
され、位相比較器２の検出信号Ｕ、Ｄに基づいて出力端
子４にＨレベル、Ｌレベル、ハイインピーダンスのスリ
ーステートの信号を出力するスリーステート出力バッフ
ァ回路（以下単にバッファ回路と記述する）５とによっ
て構成されていた。そして、第８図（ａ）（ｂ）のよう
に、可変入力信号Ｖが基準入力信号Ｒに比べて位相が遅
れているときには、同図（ｃ）に示すような、位相差に
相当する期間T1だけＬレベルとなる検出信号Ｕに基づい
て、期間T1の間、同図（ｅ）に示すように、バッファ回
路５がイネーブル状態となり、出力端子４を同図（ｆ）
に示すようにＬレベルとし、その他の期間はバッファ回
路５をディスエーブル状態とし、出力端子４をハイイン
ピーダンス（Ｚ）とする。また、第９図（ａ）（ｂ）の
ように、可変入力信号Ｖが基準入力信号Ｒに比べて位相
が進んでいるときには、同図（ｄ）に示すような、位相
差に相当する期間T2だけＬレベルとなる検出信号Ｄに基
づいて、期間T2の間、同図（ｅ）に示すように、バッフ
ァ回路５がイネーブル状態となり、出力端子４を同図
（ｆ）に示すようにＨレベルとし、その他の期間はバッ
ファ回路５をディスエーブル状態とし、出力端子４をハ
イインピーダンス（Ｚ）とする。
すように、基準入力信号Ｒと可変入力信号Ｖの間の位相
を比較する位相比較器２からの検出信号Ｕ、Ｄを入力信
号とするアンド回路からなるイネーブル信号発生回路３
と、このイネーブル信号発生回路３の出力でイネーブル
され、位相比較器２の検出信号Ｕ、Ｄに基づいて出力端
子４にＨレベル、Ｌレベル、ハイインピーダンスのスリ
ーステートの信号を出力するスリーステート出力バッフ
ァ回路（以下単にバッファ回路と記述する）５とによっ
て構成されていた。そして、第８図（ａ）（ｂ）のよう
に、可変入力信号Ｖが基準入力信号Ｒに比べて位相が遅
れているときには、同図（ｃ）に示すような、位相差に
相当する期間T1だけＬレベルとなる検出信号Ｕに基づい
て、期間T1の間、同図（ｅ）に示すように、バッファ回
路５がイネーブル状態となり、出力端子４を同図（ｆ）
に示すようにＬレベルとし、その他の期間はバッファ回
路５をディスエーブル状態とし、出力端子４をハイイン
ピーダンス（Ｚ）とする。また、第９図（ａ）（ｂ）の
ように、可変入力信号Ｖが基準入力信号Ｒに比べて位相
が進んでいるときには、同図（ｄ）に示すような、位相
差に相当する期間T2だけＬレベルとなる検出信号Ｄに基
づいて、期間T2の間、同図（ｅ）に示すように、バッフ
ァ回路５がイネーブル状態となり、出力端子４を同図
（ｆ）に示すようにＨレベルとし、その他の期間はバッ
ファ回路５をディスエーブル状態とし、出力端子４をハ
イインピーダンス（Ｚ）とする。
「発明が解決しようとする課題」 しかしながら、第７図に示す従来のチャージポンプ回
路１は、第８図および第９図に示すような理想的な動作
をすれば問題がないが、現実にはバッファ回路５の動作
速度がイネーブル信号発生回路３の動作速度（例えば1n
sec）より数倍遅いため、誤動作が生じるという問題点
があった。すなわち、可変入力信号Ｖが基準入力信号Ｒ
より位相が進んでいて、第10図（ａ）に示すように、t1
時に検出信号ＤがＨレベルからＬレベルに変化したもの
とすると、イネーブル信号発生回路３の出力側は直ちに
Ｌレベルに変化してバッファ回路５にイネーブル信号を
出力するが、バッファ回路５の動作速度が遅いため、同
図（ｂ）に示すように、t1時からT12期間遅れたt2時に
バッファ回路５がイネーブル状態になる。そして、t3時
に検出信号ＤがＬレベルからＨレベルに変化しても、第
10図（ｂ）に示すように、t3時からT12期間遅れたt4時
にバッファ回路５がディスエーブル状態になる。このた
め、出力端子４は、第10図（ｃ）に示すように、t2時か
らt3時までのＨレベル、t3時からt4時までの間Ｌレベ
ル、t2時以前とt4時以後の期間はハイインピーダンス
（Ｚ）となり、t3時からt4時までの間、Ｈレベルの信号
を出力すべきところをＬレベルの誤った信号を出力する
ことになる。このような誤動作は、入力信号Ｖ、Ｒの周
波数が高くなるほど無視できないものとなっていた。
路１は、第８図および第９図に示すような理想的な動作
をすれば問題がないが、現実にはバッファ回路５の動作
速度がイネーブル信号発生回路３の動作速度（例えば1n
sec）より数倍遅いため、誤動作が生じるという問題点
があった。すなわち、可変入力信号Ｖが基準入力信号Ｒ
より位相が進んでいて、第10図（ａ）に示すように、t1
時に検出信号ＤがＨレベルからＬレベルに変化したもの
とすると、イネーブル信号発生回路３の出力側は直ちに
Ｌレベルに変化してバッファ回路５にイネーブル信号を
出力するが、バッファ回路５の動作速度が遅いため、同
図（ｂ）に示すように、t1時からT12期間遅れたt2時に
バッファ回路５がイネーブル状態になる。そして、t3時
に検出信号ＤがＬレベルからＨレベルに変化しても、第
10図（ｂ）に示すように、t3時からT12期間遅れたt4時
にバッファ回路５がディスエーブル状態になる。このた
め、出力端子４は、第10図（ｃ）に示すように、t2時か
らt3時までのＨレベル、t3時からt4時までの間Ｌレベ
ル、t2時以前とt4時以後の期間はハイインピーダンス
（Ｚ）となり、t3時からt4時までの間、Ｈレベルの信号
を出力すべきところをＬレベルの誤った信号を出力する
ことになる。このような誤動作は、入力信号Ｖ、Ｒの周
波数が高くなるほど無視できないものとなっていた。
本発明は上述の点に鑑みなされたもので、スリーステ
ート出力バッファ回路の動作速度がイネーブル信号発生
回路の動作速度より遅くても誤動作の生じないチャージ
ポンプ回路を提供することを目的とするものである。
ート出力バッファ回路の動作速度がイネーブル信号発生
回路の動作速度より遅くても誤動作の生じないチャージ
ポンプ回路を提供することを目的とするものである。
「課題を解決するための手段」 本発明は、２入力信号間の位相を比較し位相の遅れと
進みを個別に検出する位相比較器の出力側に結合され
て、位相の遅れと進みのいずれか一方の検出信号がある
ときにイネーブル信号を出力するイネーブル信号発生回
路と、このイネーブル信号発生回路のイネーブル信号で
イネーブルされ、前記位相比較器の検出信号に基づいて
スリーステートの信号を出力するスリーステート出力バ
ッファ回路とを具備してなるチャージポンプ回路におい
て、前記位相比較器と前記スリーステート出力バッファ
回路の間に前記位相比較器の検出信号を記憶する記憶回
路を挿入してなることを特徴とするものである。そし
て、必要に応じて、記憶回路をＲ−Ｓフリップフロップ
回路で構成し、このＲ−Ｓフリップフロップ回路への禁
止入力を防止するために、このＲ−Ｓフリップフロップ
回路の前段に禁止入力を防止するための禁止入力防止回
路を挿入する。
進みを個別に検出する位相比較器の出力側に結合され
て、位相の遅れと進みのいずれか一方の検出信号がある
ときにイネーブル信号を出力するイネーブル信号発生回
路と、このイネーブル信号発生回路のイネーブル信号で
イネーブルされ、前記位相比較器の検出信号に基づいて
スリーステートの信号を出力するスリーステート出力バ
ッファ回路とを具備してなるチャージポンプ回路におい
て、前記位相比較器と前記スリーステート出力バッファ
回路の間に前記位相比較器の検出信号を記憶する記憶回
路を挿入してなることを特徴とするものである。そし
て、必要に応じて、記憶回路をＲ−Ｓフリップフロップ
回路で構成し、このＲ−Ｓフリップフロップ回路への禁
止入力を防止するために、このＲ−Ｓフリップフロップ
回路の前段に禁止入力を防止するための禁止入力防止回
路を挿入する。
「作用」 ２入力信号間に位相差があるときは、位相比較器の検
出信号に基づいてイネーブル信号発生回路からスリース
テート出力バッファ回路へイネーブル信号が送出され
る。すると、スリーステート出力バッファ回路は、位相
差に相当する期間イネーブル状態になり、位相比較器か
らの位相の遅れと進みを表わす検出信号に基づいて、Ｈ
またはＬレベルの信号を出力する。このとき、スリース
テート出力バッファ回路がイネーブル信号を受けてから
イネーブル状態になるまでの動作速度が、イネーブル信
号発生回路の動作速度より遅くても、位相比較器とスリ
ーステート出力バッファ回路との間に挿入された記憶回
路は、位相比較器の検出信号を記憶してスリーステート
出力バッファ回路へ出力しているので、スリーステート
出力バッファ回路がイネーブル状態にある間に位相比較
器の検出信号が無くなることがなく、誤動作することが
ない。また、記憶回路をＲ−Ｓフリップフロップ回路で
構成し、このＲ−Ｓフリップフロップ回路の前段に禁止
入力防止回路を挿入した場合には、Ｒ−Ｓフリップフロ
ップ回路へ禁止信号が入力するのを防止することができ
る。
出信号に基づいてイネーブル信号発生回路からスリース
テート出力バッファ回路へイネーブル信号が送出され
る。すると、スリーステート出力バッファ回路は、位相
差に相当する期間イネーブル状態になり、位相比較器か
らの位相の遅れと進みを表わす検出信号に基づいて、Ｈ
またはＬレベルの信号を出力する。このとき、スリース
テート出力バッファ回路がイネーブル信号を受けてから
イネーブル状態になるまでの動作速度が、イネーブル信
号発生回路の動作速度より遅くても、位相比較器とスリ
ーステート出力バッファ回路との間に挿入された記憶回
路は、位相比較器の検出信号を記憶してスリーステート
出力バッファ回路へ出力しているので、スリーステート
出力バッファ回路がイネーブル状態にある間に位相比較
器の検出信号が無くなることがなく、誤動作することが
ない。また、記憶回路をＲ−Ｓフリップフロップ回路で
構成し、このＲ−Ｓフリップフロップ回路の前段に禁止
入力防止回路を挿入した場合には、Ｒ−Ｓフリップフロ
ップ回路へ禁止信号が入力するのを防止することができ
る。
「実施例」 第１図は本発明の一実施例を示すもので、この図にお
いて第７図と同一部分は同一符号とする。第１図におい
て、２は、基準入力信号Ｒと可変入力信号（例えば電圧
制御発振器の分周出力信号）Ｖの間の位相を比較し、位
相の遅れと進みを個別に検出して検出信号Ｕ、Ｄを出力
する公知の位相比較器である。前記位相比較器２は、例
えば、５つのナンド回路21、22、23、24、25と２つのＲ
−Ｓフリップフロップ回路26、27を第２図に示すように
結合してなり、その動作は第３図に示すような状態遷移
表に従う。なお、この状態遷移表を表わす図において、
丸印付きの数字は安定状態、丸印なしの数字は不安定状
態を示し、最終的には同列の丸印付きの数字の安定状態
に落ち着き、対応する検出信号Ｕ、Ｄが得られる。前記
位相比較器２の出力側にはチャージポンプ回路10が結合
され、このチャージポンプ回路10の出力端子14をLPF
（ローパスフィルタ）を介して電圧制御発振器に結合
し、この電圧制御発振器の分周出力信号を可変入力信号
Ｖとして前記位相比較器２へ入力すれば、PLL（Phase−
Locked Loop）が構成される。前記チャージポンプ回路1
0は、前記位相比較器２の検出信号Ｕ、Ｄを入力信号と
するアンド回路からなるイネーブル信号発生回路３と、
前記位相比較器２の検出信号Ｕ、Ｄを、端子への入
力とする記憶回路としてのＲ−Ｓフリップフロップ回路
12と、前記イネーブル信号発生回路３の出力でイネーブ
ルされ、前記Ｒ−Ｓフリップフロップ回路12の出力側
に結合されて出力端子14にＨレベル、Ｌレベル、ハイイ
ンピーダンスのスリーステートの信号を出力するスリー
ステート出力バッファ回路（以下単にバッファ回路と記
述する）15とによって構成されていた。
いて第７図と同一部分は同一符号とする。第１図におい
て、２は、基準入力信号Ｒと可変入力信号（例えば電圧
制御発振器の分周出力信号）Ｖの間の位相を比較し、位
相の遅れと進みを個別に検出して検出信号Ｕ、Ｄを出力
する公知の位相比較器である。前記位相比較器２は、例
えば、５つのナンド回路21、22、23、24、25と２つのＲ
−Ｓフリップフロップ回路26、27を第２図に示すように
結合してなり、その動作は第３図に示すような状態遷移
表に従う。なお、この状態遷移表を表わす図において、
丸印付きの数字は安定状態、丸印なしの数字は不安定状
態を示し、最終的には同列の丸印付きの数字の安定状態
に落ち着き、対応する検出信号Ｕ、Ｄが得られる。前記
位相比較器２の出力側にはチャージポンプ回路10が結合
され、このチャージポンプ回路10の出力端子14をLPF
（ローパスフィルタ）を介して電圧制御発振器に結合
し、この電圧制御発振器の分周出力信号を可変入力信号
Ｖとして前記位相比較器２へ入力すれば、PLL（Phase−
Locked Loop）が構成される。前記チャージポンプ回路1
0は、前記位相比較器２の検出信号Ｕ、Ｄを入力信号と
するアンド回路からなるイネーブル信号発生回路３と、
前記位相比較器２の検出信号Ｕ、Ｄを、端子への入
力とする記憶回路としてのＲ−Ｓフリップフロップ回路
12と、前記イネーブル信号発生回路３の出力でイネーブ
ルされ、前記Ｒ−Ｓフリップフロップ回路12の出力側
に結合されて出力端子14にＨレベル、Ｌレベル、ハイイ
ンピーダンスのスリーステートの信号を出力するスリー
ステート出力バッファ回路（以下単にバッファ回路と記
述する）15とによって構成されていた。
つぎに、前記実施例の作用を第４図、第５図を併用し
て説明する。
て説明する。
（イ）可変入力信号Ｖが基準入力信号Ｒより位相が進ん
でいる場合（Ｖ＞Ｒ）、 このとき、位相比較器２への入力信号Ｒ、Ｖは第４図
（ａ）（ｂ）のようになるので、位相比較器２からの検
出信号Ｕ、Ｄは動図（ｃ）（ｄ）のようになる。すなわ
ち、位相差に対応する期間T2（例えばt1時からt3時ま
で）、検出信号ＤがＨレベルからＬレベルに変化する。
このため、従来例と同様にして、第４図（ｆ）に示すよ
うに、動作速度の遅いバッファ回路15は、t1時からT12
期間経過したt2時にイネーブル状態となり、t3時からT
12期間経過したt4時にディスエーブル状態に戻る。しか
し、Ｒ−Ｓフリップフロップ回路12の出力側は、第４
図（ｅ）に示すように、t1時にＬレベルからＨレベルに
変化し、この状態はt4時においても変わらないので、バ
ッファ回路15の出力端子には、第４図（ｇ）に示すよう
に、位相差に対応する期間T2（例えばt2時からt4時ま
で）だけＨレベルで、その他の期間はハイインピーダン
ス（Ｚ）となる信号が出力する。PLL構成時には、第４
図（ｇ）に示す出力は、位相比較器２への可変入力信号
Ｖの位相を遅らせて基準入力信号Ｒの位相に近付ける方
向に作用させ、後述する（ハ）のロック状態に向かう。
でいる場合（Ｖ＞Ｒ）、 このとき、位相比較器２への入力信号Ｒ、Ｖは第４図
（ａ）（ｂ）のようになるので、位相比較器２からの検
出信号Ｕ、Ｄは動図（ｃ）（ｄ）のようになる。すなわ
ち、位相差に対応する期間T2（例えばt1時からt3時ま
で）、検出信号ＤがＨレベルからＬレベルに変化する。
このため、従来例と同様にして、第４図（ｆ）に示すよ
うに、動作速度の遅いバッファ回路15は、t1時からT12
期間経過したt2時にイネーブル状態となり、t3時からT
12期間経過したt4時にディスエーブル状態に戻る。しか
し、Ｒ−Ｓフリップフロップ回路12の出力側は、第４
図（ｅ）に示すように、t1時にＬレベルからＨレベルに
変化し、この状態はt4時においても変わらないので、バ
ッファ回路15の出力端子には、第４図（ｇ）に示すよう
に、位相差に対応する期間T2（例えばt2時からt4時ま
で）だけＨレベルで、その他の期間はハイインピーダン
ス（Ｚ）となる信号が出力する。PLL構成時には、第４
図（ｇ）に示す出力は、位相比較器２への可変入力信号
Ｖの位相を遅らせて基準入力信号Ｒの位相に近付ける方
向に作用させ、後述する（ハ）のロック状態に向かう。
（ロ）可変入力信号Ｖが基準入力信号Ｒより位相が遅れ
ている場合（Ｖ＜Ｒ）、 このとき、位相比較器２への入力信号Ｒ、Ｖは第５図
（ａ）（ｂ）のようになるので、位相比較器２からの検
出信号Ｕ、Ｄは動図（ｃ）（ｄ）のようになる。すなわ
ち、位相差に対応する期間T1、検出信号ＵがＨレベルか
らＬレベルに変化する。このため、従来例と同様にし
て、第５図（ｆ）に示すように、動作速度の遅いバッフ
ァ回路15は、t6時からT67期間経過したt7時にイネーブ
ル状態となり、t8時からT67期間経過したt9時にディス
エーブル状態に戻る。しかし、Ｒ−Ｓフリップフロップ
回路12の出力側は、第５図（ｅ）に示すように、t6時
にＨレベルからＬレベルに変化し、この状態はt9時にお
いても変わらないので、バッファ回路15の出力端子に
は、第５図（ｇ）に示すように、位相差に対応する期間
T1（例えばt7時からt9時まで）だけＬレベルで、その他
の期間はハイインピーダンス（Ｚ）となる信号が出力す
る。PLL構成時には、第５図（ｇ）に示す出力は、位相
比較器２への可変入力信号Ｖの位相を遅らせて基準入力
信号Ｒの位相に近付ける方向に作用させ、後述する
（ハ）のロック状態に向かう。
ている場合（Ｖ＜Ｒ）、 このとき、位相比較器２への入力信号Ｒ、Ｖは第５図
（ａ）（ｂ）のようになるので、位相比較器２からの検
出信号Ｕ、Ｄは動図（ｃ）（ｄ）のようになる。すなわ
ち、位相差に対応する期間T1、検出信号ＵがＨレベルか
らＬレベルに変化する。このため、従来例と同様にし
て、第５図（ｆ）に示すように、動作速度の遅いバッフ
ァ回路15は、t6時からT67期間経過したt7時にイネーブ
ル状態となり、t8時からT67期間経過したt9時にディス
エーブル状態に戻る。しかし、Ｒ−Ｓフリップフロップ
回路12の出力側は、第５図（ｅ）に示すように、t6時
にＨレベルからＬレベルに変化し、この状態はt9時にお
いても変わらないので、バッファ回路15の出力端子に
は、第５図（ｇ）に示すように、位相差に対応する期間
T1（例えばt7時からt9時まで）だけＬレベルで、その他
の期間はハイインピーダンス（Ｚ）となる信号が出力す
る。PLL構成時には、第５図（ｇ）に示す出力は、位相
比較器２への可変入力信号Ｖの位相を遅らせて基準入力
信号Ｒの位相に近付ける方向に作用させ、後述する
（ハ）のロック状態に向かう。
（ハ）可変入力信号Ｖと基準入力信号Ｒとの位相が一致
している場合（Ｖ＝Ｒ）は、位相比較器２からの検出信
号Ｕ、ＤはともにＨレベルとなり、バッファ回路15はイ
ネーブルされずディスエーブル状態を継続しているの
で、バッファ回路15の出力側はハイインピーダンス
（Ｚ）を継続する。PLL構成時には、PLLロック状態にな
る。
している場合（Ｖ＝Ｒ）は、位相比較器２からの検出信
号Ｕ、ＤはともにＨレベルとなり、バッファ回路15はイ
ネーブルされずディスエーブル状態を継続しているの
で、バッファ回路15の出力側はハイインピーダンス
（Ｚ）を継続する。PLL構成時には、PLLロック状態にな
る。
前記実施例では、記憶回路は、Ｒ−Ｓフリップフロッ
プ回路で構成し、モノリシックICで形成できるようにし
たが、本発明はこれに限るものでなく、位相比較器の検
出信号を記憶するものであればよい。
プ回路で構成し、モノリシックICで形成できるようにし
たが、本発明はこれに限るものでなく、位相比較器の検
出信号を記憶するものであればよい。
前記実施例では、第３図からも明らかなように、通常
動作では位相比較器２からの検出信号Ｕ、ＤがともにＬ
レベルになる場合がないので考慮しなかったが、検出信
号Ｕ、ＤがともにＬレベルになる異常動作に対応するに
は、第６図に示すように、記憶回路としてのＲ−Ｓフリ
ップフロップ回路12の前段に禁止入力防止回路としての
Ｒ−Ｓフリップフロップ回路18を挿入することによって
チャージポンプ回路10aを構成するようにしてもよい。
この図において端子Ｅは第２図の位相比較器２の出力端
子Ｅに接続される端子である。
動作では位相比較器２からの検出信号Ｕ、ＤがともにＬ
レベルになる場合がないので考慮しなかったが、検出信
号Ｕ、ＤがともにＬレベルになる異常動作に対応するに
は、第６図に示すように、記憶回路としてのＲ−Ｓフリ
ップフロップ回路12の前段に禁止入力防止回路としての
Ｒ−Ｓフリップフロップ回路18を挿入することによって
チャージポンプ回路10aを構成するようにしてもよい。
この図において端子Ｅは第２図の位相比較器２の出力端
子Ｅに接続される端子である。
「発明の効果」 本発明によるチャージポンプ回路は、上記のように、
位相比較器とスリーステート出力バッファ回路の間に位
相比較器の検出信号を記憶する記憶回路を挿入し、この
記憶回路が位相比較器の検出信号を記憶してスリーステ
ート出力バッファ回路へ出力するように構成したので、
スリーステート出力バッファ回路がイネーブル信号を受
けてからイネーブル状態になるまでの動作速度が、イネ
ーブル信号発生回路の動作速度より遅くても、スリース
テート出力バッファ回路がイネーブル状態にある間に位
相比較器の検出信号が無くなることがない。このため、
動作速度の遅れによる誤動作を防止することができる。
また、記憶回路をＲ−Ｓフリップフロップ回路で構成し
た場合には、チャージポンプ回路（位相比較器を含めて
若しくは単独で）をモノリシックICで形成することがで
きる。さらに、記憶回路としてのＲ−Ｓフリップフロッ
プ回路の前段にＲ−Ｓフリップフロップ回路からなる禁
止入力防止回路を挿入した場合には、記憶回路としての
Ｒ−Ｓフリップフロップ回路へ禁止信号が入力するのを
防止することができる。
位相比較器とスリーステート出力バッファ回路の間に位
相比較器の検出信号を記憶する記憶回路を挿入し、この
記憶回路が位相比較器の検出信号を記憶してスリーステ
ート出力バッファ回路へ出力するように構成したので、
スリーステート出力バッファ回路がイネーブル信号を受
けてからイネーブル状態になるまでの動作速度が、イネ
ーブル信号発生回路の動作速度より遅くても、スリース
テート出力バッファ回路がイネーブル状態にある間に位
相比較器の検出信号が無くなることがない。このため、
動作速度の遅れによる誤動作を防止することができる。
また、記憶回路をＲ−Ｓフリップフロップ回路で構成し
た場合には、チャージポンプ回路（位相比較器を含めて
若しくは単独で）をモノリシックICで形成することがで
きる。さらに、記憶回路としてのＲ−Ｓフリップフロッ
プ回路の前段にＲ−Ｓフリップフロップ回路からなる禁
止入力防止回路を挿入した場合には、記憶回路としての
Ｒ−Ｓフリップフロップ回路へ禁止信号が入力するのを
防止することができる。
第１図は本発明によるチャージポンプ回路の一実施例を
示すブロック図、第２図は第１図の位相比較器の具体例
を示すブロック図、第３図は第２図の位相比較器の動作
を示す状態遷移表を説明する説明図、第４図と第５図は
第１図の作用を説明するタイミングチャート、第６図は
本発明の他の実施例を示すブロック図、第７図は従来例
を示すブロック図、第８図と第９図は第７図の理想的な
作用を説明するタイミングチャート、第10図は第７図の
実際の作用を説明するタイミングチャートである。 ２……位相比較器、３……イネーブル信号発生回路、
４、14……出力端子、10、10a……チャージポンプ回
路、12……Ｒ−Ｓフリップフロップ回路（記憶回路）、
15……スリーステート出力バッファ回路、18……Ｒ−Ｓ
フリップフロップ回路（禁止入力防止回路）、Ｒ……基
準入力信号、Ｖ……可変入力信号、Ｕ、Ｄ……位相比較
器２の検出出力。
示すブロック図、第２図は第１図の位相比較器の具体例
を示すブロック図、第３図は第２図の位相比較器の動作
を示す状態遷移表を説明する説明図、第４図と第５図は
第１図の作用を説明するタイミングチャート、第６図は
本発明の他の実施例を示すブロック図、第７図は従来例
を示すブロック図、第８図と第９図は第７図の理想的な
作用を説明するタイミングチャート、第10図は第７図の
実際の作用を説明するタイミングチャートである。 ２……位相比較器、３……イネーブル信号発生回路、
４、14……出力端子、10、10a……チャージポンプ回
路、12……Ｒ−Ｓフリップフロップ回路（記憶回路）、
15……スリーステート出力バッファ回路、18……Ｒ−Ｓ
フリップフロップ回路（禁止入力防止回路）、Ｒ……基
準入力信号、Ｖ……可変入力信号、Ｕ、Ｄ……位相比較
器２の検出出力。
Claims (2)
- 【請求項１】２入力信号間の位相を比較し位相の遅れと
進みを個別に検出する位相比較器の出力側に結合され
て、位相の遅れと進みのいずれか一方の検出信号がある
ときにイネーブル信号を出力するイネーブル信号発生回
路と、このイネーブル信号発生回路のイネーブル信号で
イネーブルされ、前記位相比較器の検出信号に基づいて
スリーステートの信号を出力するスリーステート出力バ
ッファ回路とを具備してなるチャージポンプ回路におい
て、前記位相比較器と前記スリーステート出力バッファ
回路の間に前記位相比較器の検出信号を記憶する記憶回
路を挿入してなることを特徴とするチャージポンプ回
路。 - 【請求項２】記憶回路はＲ−Ｓフリップフロップ回路と
してなり、このＲ−Ｓフリップフロップ回路の前段に、
前記Ｒ−Ｓフリップフロップ回路への禁止入力を防止す
るための禁止入力防止回路を挿入してなる請求項１記載
のチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305092A JP2808027B2 (ja) | 1989-11-24 | 1989-11-24 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305092A JP2808027B2 (ja) | 1989-11-24 | 1989-11-24 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165122A JPH03165122A (ja) | 1991-07-17 |
| JP2808027B2 true JP2808027B2 (ja) | 1998-10-08 |
Family
ID=17941010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305092A Expired - Lifetime JP2808027B2 (ja) | 1989-11-24 | 1989-11-24 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808027B2 (ja) |
-
1989
- 1989-11-24 JP JP1305092A patent/JP2808027B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03165122A (ja) | 1991-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080820 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |