JP3136824B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP3136824B2 JP3136824B2 JP05056841A JP5684193A JP3136824B2 JP 3136824 B2 JP3136824 B2 JP 3136824B2 JP 05056841 A JP05056841 A JP 05056841A JP 5684193 A JP5684193 A JP 5684193A JP 3136824 B2 JP3136824 B2 JP 3136824B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- frequency divider
- input
- pll circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ回路への入力信
号と、ＰＬＬ回路内の電圧制御発振器の出力クロックと
の位相関係を、一定にするパルススワロ方式を用いたＰ
ＬＬ回路に関する。
号と、ＰＬＬ回路内の電圧制御発振器の出力クロックと
の位相関係を、一定にするパルススワロ方式を用いたＰ
ＬＬ回路に関する。
【０００２】
【従来の技術】位相同期ループ（以下、 ＰＬＬと記す
）回路は、周波数シンセサイザーや復調回路等、様々
な分野で利用されてきている。また、近年、高速なクロ
ックを扱うＰＬＬ回路の需要が高まっている。
）回路は、周波数シンセサイザーや復調回路等、様々
な分野で利用されてきている。また、近年、高速なクロ
ックを扱うＰＬＬ回路の需要が高まっている。
【０００３】以下に、従来の、パルススワロ方式を用い
たＰＬＬ回路について、ＰＬＬ回路に入力された入力信
号と、ＰＬＬ回路内の電圧制御発振器の出力信号（クロ
ック）との位相関係を一定に保つ方法を図３を用いて説
明する。
たＰＬＬ回路について、ＰＬＬ回路に入力された入力信
号と、ＰＬＬ回路内の電圧制御発振器の出力信号（クロ
ック）との位相関係を一定に保つ方法を図３を用いて説
明する。
【０００４】図３は、従来のパルススワロ方式を用いた
ＰＬＬ回路のブロック図である。パルススワロ方式を用
いたＰＬＬ回路は、図３にあらわすように、位相比較器
４と、低域通過フィルタ５と、電圧制御発振器６と、高
速なクロックで動作する１／Ｍ分周器７と、低速なクロ
ックで動作する１／Ｎ分周器８と、１／Ｍ分周器７の分
周比をを制御するパルススワロカウンタ９とで構成され
る。また、図３において、ＰＬＬ回路の入力信号１、電
圧制御発振器６の出力クロック３、ＰＬＬ回路への入力
信号１と同位相で、出力クロック３を分周したＰＬＬ回
路の出力信号２である。
ＰＬＬ回路のブロック図である。パルススワロ方式を用
いたＰＬＬ回路は、図３にあらわすように、位相比較器
４と、低域通過フィルタ５と、電圧制御発振器６と、高
速なクロックで動作する１／Ｍ分周器７と、低速なクロ
ックで動作する１／Ｎ分周器８と、１／Ｍ分周器７の分
周比をを制御するパルススワロカウンタ９とで構成され
る。また、図３において、ＰＬＬ回路の入力信号１、電
圧制御発振器６の出力クロック３、ＰＬＬ回路への入力
信号１と同位相で、出力クロック３を分周したＰＬＬ回
路の出力信号２である。
【０００５】以上のように構成された、パルススワロ方
式を用いたＰＬＬ回路について、以下にその動作を説明
する。
式を用いたＰＬＬ回路について、以下にその動作を説明
する。
【０００６】図３において、位相比較器４の入力信号１
及び２の位相差を位相比較器４で比較して、その出力を
低域通過フィルタ５に入力し、その平滑された直流信号
を、電圧制御発振器６に入力する。電圧制御発振器６の
出力クロック３を、高速なクロックで動作する１／Ｍ分
周器７に入力して、低速なクロックで動作する１／Ｎ分
周器８が動作する周波数まで落とし、１／Ｎ分周器８に
クロックとして入力する。一方、この１／Ｍ分周器７の
出力を、パルススワロカウンタ９に入力して、このパル
ススワロカウンタ９で、１／Ｍ分周器７の分周比をＭと
Ｍ＋１に切り替え、その制御信号を１／Ｍ分周器７に入
力する。１／Ｍ分周器７が電圧制御発振器６の出力クロ
ック３をＭ＋１で分割した回数により、１／Ｎ分周器８
を含めたＰＬＬ回路としての分周比が決定され１／Ｎ分
周器８から出力される。その出力信号２とＰＬＬ回路の
入力信号１とを位相比較器４に入力してＰＬＬ回路を形
成する。
及び２の位相差を位相比較器４で比較して、その出力を
低域通過フィルタ５に入力し、その平滑された直流信号
を、電圧制御発振器６に入力する。電圧制御発振器６の
出力クロック３を、高速なクロックで動作する１／Ｍ分
周器７に入力して、低速なクロックで動作する１／Ｎ分
周器８が動作する周波数まで落とし、１／Ｎ分周器８に
クロックとして入力する。一方、この１／Ｍ分周器７の
出力を、パルススワロカウンタ９に入力して、このパル
ススワロカウンタ９で、１／Ｍ分周器７の分周比をＭと
Ｍ＋１に切り替え、その制御信号を１／Ｍ分周器７に入
力する。１／Ｍ分周器７が電圧制御発振器６の出力クロ
ック３をＭ＋１で分割した回数により、１／Ｎ分周器８
を含めたＰＬＬ回路としての分周比が決定され１／Ｎ分
周器８から出力される。その出力信号２とＰＬＬ回路の
入力信号１とを位相比較器４に入力してＰＬＬ回路を形
成する。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の構成では、高速なクロックを扱うＰＬＬ回
路において、ＰＬＬ回路の入力信号と、そのＰＬＬ回路
内の電圧制御発振器の出力クロックとの位相関係を一定
に保つことは困難であった。これを、図３及び図４を用
いて説明する。
ような従来の構成では、高速なクロックを扱うＰＬＬ回
路において、ＰＬＬ回路の入力信号と、そのＰＬＬ回路
内の電圧制御発振器の出力クロックとの位相関係を一定
に保つことは困難であった。これを、図３及び図４を用
いて説明する。
【０００８】図３のブロック図において、電圧制御発振
器６の出力クロック３と１／Ｍ分周器７の出力信号との
位相関係は、出力クロック３の１クロック幅内で一定の
関係があり、１／Ｍ分周器７の出力信号と１／Ｎ分周器
８の出力信号の位相関係は、１／Ｍ分周器７の出力信号
の１クロック幅内で一定の関係がある。しかし、電圧制
御発振器６の出力クロック３と１／Ｎ分周器８の出力信
号との位相関係は、出力クロック３の１クロック幅内
で、一定の関係がない。これらの各信号の位相関係を図
４に示す。１／Ｍ分周器７の出力信号に対して、１／Ｎ
分周器８の出力信号の位相が温度特性等で変化したと
き、その遅延時間の幅が電圧制御発振器６の出力クロッ
ク３の幅以上あると、両者の位相関係に一定の関係がな
くなる。すなわち、出力クロック３が高速であるほど、
ＰＬＬ回路の入力信号１と出力クロック３の位相関係を
一定に保つことが困難となる。
器６の出力クロック３と１／Ｍ分周器７の出力信号との
位相関係は、出力クロック３の１クロック幅内で一定の
関係があり、１／Ｍ分周器７の出力信号と１／Ｎ分周器
８の出力信号の位相関係は、１／Ｍ分周器７の出力信号
の１クロック幅内で一定の関係がある。しかし、電圧制
御発振器６の出力クロック３と１／Ｎ分周器８の出力信
号との位相関係は、出力クロック３の１クロック幅内
で、一定の関係がない。これらの各信号の位相関係を図
４に示す。１／Ｍ分周器７の出力信号に対して、１／Ｎ
分周器８の出力信号の位相が温度特性等で変化したと
き、その遅延時間の幅が電圧制御発振器６の出力クロッ
ク３の幅以上あると、両者の位相関係に一定の関係がな
くなる。すなわち、出力クロック３が高速であるほど、
ＰＬＬ回路の入力信号１と出力クロック３の位相関係を
一定に保つことが困難となる。
【０００９】上述のように、従来、高速のクロックを扱
うＰＬＬ回路で、電圧制御発振器の出力クロックとＰＬ
Ｌ回路の入力信号との位相関係を一定に保つことは、パ
ルススワロ方式を用いると困難であり、実現するために
は、高速なクロックで動作する分周器が多数必要であっ
た。
うＰＬＬ回路で、電圧制御発振器の出力クロックとＰＬ
Ｌ回路の入力信号との位相関係を一定に保つことは、パ
ルススワロ方式を用いると困難であり、実現するために
は、高速なクロックで動作する分周器が多数必要であっ
た。
【００１０】本発明は、従来の問題点を解決するもの
で、パルススワロ方式を用いたＰＬＬ回路において、高
速なクロックで動作する１／Ｍ分周器と、低速なクロッ
クで動作する１／Ｎ分周器とを組み合わせることで、高
速なクロックを扱うときでも、ＰＬＬ回路の入力信号と
出力クロックの位相関係を容易に一定に保つことを目的
とする。
で、パルススワロ方式を用いたＰＬＬ回路において、高
速なクロックで動作する１／Ｍ分周器と、低速なクロッ
クで動作する１／Ｎ分周器とを組み合わせることで、高
速なクロックを扱うときでも、ＰＬＬ回路の入力信号と
出力クロックの位相関係を容易に一定に保つことを目的
とする。
【００１１】
【課題を解決するための手段】上記従来の課題を解決す
るために、本発明の、パルススワロ方式を用いたＰＬＬ
回路は、ＰＬＬ回路内にある電圧制御発振器の出力クロ
ックを入力とした高速で動作する１／Ｍ分周器と、その
１／Ｍ分周器の出力を入力とした低速で動作する１／Ｎ
分周器と、同じく１／Ｍ分周器の出力を入力とし、その
出力を１／Ｍ分周器の入力とした１／Ｍ分周器の分周比
を制御するパルススワロカウンタと、前記１／Ｍ分周器
の出力を入力とし、前記電圧制御発振器の出力をクロッ
クとした高速なクロックで動作する第一のＤ−フリップ
フロップ（以下、Ｄ−ＦＦと記す）と、前記１／Ｎ分周
器の出力を入力とし、前記第一のＤ−ＦＦの反転出力を
クロックとした高速なクロックで動作する第二のＤ−Ｆ
Ｆから構成される。
るために、本発明の、パルススワロ方式を用いたＰＬＬ
回路は、ＰＬＬ回路内にある電圧制御発振器の出力クロ
ックを入力とした高速で動作する１／Ｍ分周器と、その
１／Ｍ分周器の出力を入力とした低速で動作する１／Ｎ
分周器と、同じく１／Ｍ分周器の出力を入力とし、その
出力を１／Ｍ分周器の入力とした１／Ｍ分周器の分周比
を制御するパルススワロカウンタと、前記１／Ｍ分周器
の出力を入力とし、前記電圧制御発振器の出力をクロッ
クとした高速なクロックで動作する第一のＤ−フリップ
フロップ（以下、Ｄ−ＦＦと記す）と、前記１／Ｎ分周
器の出力を入力とし、前記第一のＤ−ＦＦの反転出力を
クロックとした高速なクロックで動作する第二のＤ−Ｆ
Ｆから構成される。
【００１２】
【作用】本発明の構成によって、従来、高速なクロック
を扱うパルススワロ方式を用いたＰＬＬ回路では、ＰＬ
Ｌ回路の入力信号と、電圧制御発振器の出力クロックと
の位相関係を一定に保つことが困難であったが、上述の
ような高速なクロックで動作するＤ−ＦＦ２個を用いる
ことで、ＰＬＬ回路の入力信号と、電圧制御発振器の出
力クロックとの位相関係を一定に保つことが容易にな
る。
を扱うパルススワロ方式を用いたＰＬＬ回路では、ＰＬ
Ｌ回路の入力信号と、電圧制御発振器の出力クロックと
の位相関係を一定に保つことが困難であったが、上述の
ような高速なクロックで動作するＤ−ＦＦ２個を用いる
ことで、ＰＬＬ回路の入力信号と、電圧制御発振器の出
力クロックとの位相関係を一定に保つことが容易にな
る。
【００１３】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１４】図１は本発明の、高速なクロックを扱うパ
ルススワロ方式を用いたＰＬＬ回路のブロック図であ
る。図１は、位相比較器４と、低域通過フィルタ５と、
電圧制御発振器６と、高速なクロックで動作する１／Ｍ
分周器７と、低速なクロックで動作する１／Ｎ分周器８
と、１／Ｍ分周器７の分周比を制御するパルススワロカ
ウンタ９と、１／Ｍ分周器７の出力を入力とし、電圧制
御発振器６の出力クロック３をクロックとした高速なク
ロックで動作するＤ−ＦＦ１０と、１／Ｎ分周器８の出
力を入力とし、Ｄ−ＦＦ１０の反転出力をクロックとし
た高速なクロックで動作するＤ−ＦＦ１１で構成され
る。また、ＰＬＬ回路の入力信号１、電圧制御発振器６
の出力クロック３、その出力クロック３を分周器で分周
し、入力信号１と同位相なＰＬＬ回路の出力信号２であ
る。
ルススワロ方式を用いたＰＬＬ回路のブロック図であ
る。図１は、位相比較器４と、低域通過フィルタ５と、
電圧制御発振器６と、高速なクロックで動作する１／Ｍ
分周器７と、低速なクロックで動作する１／Ｎ分周器８
と、１／Ｍ分周器７の分周比を制御するパルススワロカ
ウンタ９と、１／Ｍ分周器７の出力を入力とし、電圧制
御発振器６の出力クロック３をクロックとした高速なク
ロックで動作するＤ−ＦＦ１０と、１／Ｎ分周器８の出
力を入力とし、Ｄ−ＦＦ１０の反転出力をクロックとし
た高速なクロックで動作するＤ−ＦＦ１１で構成され
る。また、ＰＬＬ回路の入力信号１、電圧制御発振器６
の出力クロック３、その出力クロック３を分周器で分周
し、入力信号１と同位相なＰＬＬ回路の出力信号２であ
る。
【００１５】以上のように構成された本発明の、パルス
スワロ方式を用いた、高速なクロックを扱うＰＬＬ回路
について、以下、その動作を説明する。
スワロ方式を用いた、高速なクロックを扱うＰＬＬ回路
について、以下、その動作を説明する。
【００１６】図１において、位相比較器４に入力された
ＰＬＬ回路の入力信号１及び２の位相差を位相比較器４
で比較し、その出力を低域通過フィルタ５に入力し、そ
の低域通過フィルタ５で平滑された直流出力を電圧制御
発振器６に入力する。その電圧制御発振器６の出力クロ
ック３を、高速なクロックで動作する１／Ｍ分周器７に
入力し、低速なクロックで動作する１／Ｎ分周器８の動
作周波数まで出力クロック３を分周して、１／Ｎ分周器
８にクロックとして入力する。一方、この１／Ｍ分周器
７の出力をパルススワロカウンタ９に入力し、１／Ｍ分
周器７の分周比をＭとＭ＋１に切り替えて、その制御信
号を１／Ｍ分周器７に入力する。これより、１／Ｍ分周
器７が電圧制御発振器６の出力クロック３をＭ＋１で分
割した回数により、１／Ｎ分周器８を含めたＰＬＬ回路
としての分周比が決定され１／Ｎ分周器８から出力され
る。また、１／Ｍ分周器７の出力を入力とし、電圧制御
発振器６の出力クロック３をクロックとしたＤ−ＦＦ１
０を用いることで、出力クロック３とＤ−ＦＦ１０の出
力との位相関係を一定にする。このＤ−ＦＦ１０の反転
出力をクロックとし、１／Ｎ分周器８の出力を入力とし
たＤ−ＦＦ１１を用いて、Ｄ−ＦＦ１０の出力と、Ｄ−
ＦＦ１１の出力２の位相関係を一定にする。ここで、Ｄ
−ＦＦ１０の反転出力をＤ−ＦＦ１１のクロックとして
用いるのは、双方の位相関係を容易に一定とするため
で、その位相関係については後述する。Ｄ−ＦＦ１１の
出力信号２と、ＰＬＬ回路の入力信号１を、位相比較器
４に入力し、双方の信号１及び２の位相を合わせる。
ＰＬＬ回路の入力信号１及び２の位相差を位相比較器４
で比較し、その出力を低域通過フィルタ５に入力し、そ
の低域通過フィルタ５で平滑された直流出力を電圧制御
発振器６に入力する。その電圧制御発振器６の出力クロ
ック３を、高速なクロックで動作する１／Ｍ分周器７に
入力し、低速なクロックで動作する１／Ｎ分周器８の動
作周波数まで出力クロック３を分周して、１／Ｎ分周器
８にクロックとして入力する。一方、この１／Ｍ分周器
７の出力をパルススワロカウンタ９に入力し、１／Ｍ分
周器７の分周比をＭとＭ＋１に切り替えて、その制御信
号を１／Ｍ分周器７に入力する。これより、１／Ｍ分周
器７が電圧制御発振器６の出力クロック３をＭ＋１で分
割した回数により、１／Ｎ分周器８を含めたＰＬＬ回路
としての分周比が決定され１／Ｎ分周器８から出力され
る。また、１／Ｍ分周器７の出力を入力とし、電圧制御
発振器６の出力クロック３をクロックとしたＤ−ＦＦ１
０を用いることで、出力クロック３とＤ−ＦＦ１０の出
力との位相関係を一定にする。このＤ−ＦＦ１０の反転
出力をクロックとし、１／Ｎ分周器８の出力を入力とし
たＤ−ＦＦ１１を用いて、Ｄ−ＦＦ１０の出力と、Ｄ−
ＦＦ１１の出力２の位相関係を一定にする。ここで、Ｄ
−ＦＦ１０の反転出力をＤ−ＦＦ１１のクロックとして
用いるのは、双方の位相関係を容易に一定とするため
で、その位相関係については後述する。Ｄ−ＦＦ１１の
出力信号２と、ＰＬＬ回路の入力信号１を、位相比較器
４に入力し、双方の信号１及び２の位相を合わせる。
【００１７】次に、図１に示す各信号の位相関係につい
て説明する。電圧制御発振器６の出力クロック３と、１
／Ｍ分周器７の出力との位相関係は、出力クロック３の
１クロック幅内で一定の関係があり、１／Ｍ分周器７の
出力と、Ｄ−ＦＦ１０の出力との位相関係は、出力クロ
ック３の１クロック幅内で一定の関係がある。また、１
／Ｍ分周器７の出力と、１／Ｎ分周器８の出力との位相
関係は、１／Ｍ分周器７の出力の１クロック幅内で一定
の関係がある。１／Ｍ分周器７，１／Ｎ分周器８，Ｄ−
ＦＦ１０の各出力の位相関係より、１／Ｎ分周器８の出
力と、Ｄ−ＦＦ１０の出力との位相関係は、出力クロッ
ク３の１クロック幅内で一定の関係がある。ここで、Ｄ
−ＦＦ１０の出力として反転出力を用いるのは、１／Ｎ
分周器８の出力が温度変化等で、１／Ｍ分周器７の出力
に対して位相が変化しても確実にＤ−ＦＦ１１が動作す
ることを目的とする。Ｄ−ＦＦ１１の出力２とＰＬＬ回
路の入力信号１は同位相のため、ＰＬＬ回路の入力信号
１と電圧制御発振器６の出力クロック３との位相関係
は、出力クロック３の１クロック幅内で一定の関係があ
る。上記、各信号の位相関係を図２に示す。
て説明する。電圧制御発振器６の出力クロック３と、１
／Ｍ分周器７の出力との位相関係は、出力クロック３の
１クロック幅内で一定の関係があり、１／Ｍ分周器７の
出力と、Ｄ−ＦＦ１０の出力との位相関係は、出力クロ
ック３の１クロック幅内で一定の関係がある。また、１
／Ｍ分周器７の出力と、１／Ｎ分周器８の出力との位相
関係は、１／Ｍ分周器７の出力の１クロック幅内で一定
の関係がある。１／Ｍ分周器７，１／Ｎ分周器８，Ｄ−
ＦＦ１０の各出力の位相関係より、１／Ｎ分周器８の出
力と、Ｄ−ＦＦ１０の出力との位相関係は、出力クロッ
ク３の１クロック幅内で一定の関係がある。ここで、Ｄ
−ＦＦ１０の出力として反転出力を用いるのは、１／Ｎ
分周器８の出力が温度変化等で、１／Ｍ分周器７の出力
に対して位相が変化しても確実にＤ−ＦＦ１１が動作す
ることを目的とする。Ｄ−ＦＦ１１の出力２とＰＬＬ回
路の入力信号１は同位相のため、ＰＬＬ回路の入力信号
１と電圧制御発振器６の出力クロック３との位相関係
は、出力クロック３の１クロック幅内で一定の関係があ
る。上記、各信号の位相関係を図２に示す。
【００１８】以上のように本実施例によれば、高速のク
ロックを扱うパルススワロ方式を用いたＰＬＬ回路で、
ＰＬＬ回路の入力信号と、電圧制御発振器の出力クロッ
クとの位相関係を、出力クロックの１クロック幅内で、
一定に保つことが容易に実現できる。
ロックを扱うパルススワロ方式を用いたＰＬＬ回路で、
ＰＬＬ回路の入力信号と、電圧制御発振器の出力クロッ
クとの位相関係を、出力クロックの１クロック幅内で、
一定に保つことが容易に実現できる。
【００１９】
【発明の効果】以上のように、従来、高速なクロックを
扱うパルススワロ方式を用いたＰＬＬ回路では、ＰＬＬ
回路の入力信号と電圧制御発振器の出力クロックとの位
相関係を、一定に保つことが困難であった問題が、本発
明により、高速なクロックで動作するＤ−ＦＦを２個用
いることで容易に実現できる。
扱うパルススワロ方式を用いたＰＬＬ回路では、ＰＬＬ
回路の入力信号と電圧制御発振器の出力クロックとの位
相関係を、一定に保つことが困難であった問題が、本発
明により、高速なクロックで動作するＤ−ＦＦを２個用
いることで容易に実現できる。
【００２０】これより、高速なクロックを扱うシステム
で、本発明のＰＬＬ回路によって、ＰＬＬ回路の入力信
号と電圧制御発振器の出力クロックの位相関係が、出力
クロックの１クロック幅内において一定の関係を持つ。
また、本発明の、ＰＬＬ回路は、パルススワロ方式を用
いているため、高速なクロックを扱うＰＬＬ回路におい
て、分周器の設計は、高速でビット数の少ない分周器と
低速でビット数の多い分周器とを組み合わせることで容
易に行える利点がある。
で、本発明のＰＬＬ回路によって、ＰＬＬ回路の入力信
号と電圧制御発振器の出力クロックの位相関係が、出力
クロックの１クロック幅内において一定の関係を持つ。
また、本発明の、ＰＬＬ回路は、パルススワロ方式を用
いているため、高速なクロックを扱うＰＬＬ回路におい
て、分周器の設計は、高速でビット数の少ない分周器と
低速でビット数の多い分周器とを組み合わせることで容
易に行える利点がある。
【図１】本発明の一実施例におけるパルススワロ方式Ｐ
ＬＬ回路のブロック図
ＬＬ回路のブロック図
【図２】同回路における各信号の位相関係図
【図３】従来のパルススワロ方式ＰＬＬ回路のブロック
図
図
【図４】同回路における各信号の位相関係図
１ ＰＬＬ回路の入力信号 ３ 電圧制御発振器の出力クロック ６ 電圧制御発振器 ７ 高速なクロックで動作する１／Ｍ分周器 ８ 低速なクロックで動作する１／Ｎ分周器 ９ パルススワロカウンタ １０ 高速なクロックで動作するＤ−ＦＦ １１ 高速なクロックで動作するＤ−ＦＦ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/18 - 7/199
Claims (1)
- 【請求項１】 位相比較器と、その位相比較器の出力を
入力とした低域通過フィルタと、その低域通過フィルタ
の出力を入力とした電圧制御発振器と、その電圧制御発
振器の出力を入力とした電圧制御発振器の出力を１／Ｍ
分周もしくは１／（Ｍ＋１）分周する１／Ｍ分周器と、
その１／Ｍ分周器の出力を入力とした低速で動作する１
／Ｎ分周器と、同じく１／Ｍ分周器の出力を入力とし、
その出力を１／Ｍ分周器の入力とした１／Ｍ分周器の分
周比を制御するパルススワロカウンタと、前記１／Ｍ分
周器の出力を入力とし、前記電圧制御発振器の出力をク
ロックとした第一のＤ−フリップフロップと、前記１／
Ｎ分周器の出力を入力とし、前記第一のＤ−フリップフ
ロップの反転出力をクロックとした第二のＤ−フリップ
フロップと、前記第二のＤ−フリップフロップの出力と
ＰＬＬ回路の入力信号とを前記位相比較器に入力した、
前記電圧制御発振器の出力と前記第二のＤ−フリップフ
ロップの出力の位相関係を一定に保つことを目的とし
た、パルススワロ方式を用いたＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05056841A JP3136824B2 (ja) | 1993-03-17 | 1993-03-17 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05056841A JP3136824B2 (ja) | 1993-03-17 | 1993-03-17 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268520A JPH06268520A (ja) | 1994-09-22 |
| JP3136824B2 true JP3136824B2 (ja) | 2001-02-19 |
Family
ID=13038634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05056841A Expired - Fee Related JP3136824B2 (ja) | 1993-03-17 | 1993-03-17 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136824B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101653932B1 (ko) * | 2012-11-21 | 2016-09-02 | 코가네이 코포레이션 | 체크 밸브 |
-
1993
- 1993-03-17 JP JP05056841A patent/JP3136824B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101653932B1 (ko) * | 2012-11-21 | 2016-09-02 | 코가네이 코포레이션 | 체크 밸브 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06268520A (ja) | 1994-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098027B2 (ja) | 位相ロック回路及び該位相ロック回路より成る周波数逓倍器 | |
| CA1173917A (en) | Digital frequency divider suitable for a frequency synthesizer | |
| JP2522413B2 (ja) | 位相周波数比較器 | |
| JP2914297B2 (ja) | Ｐｌｌ周波数シンセサイザ | |
| JPH0292021A (ja) | ディジタルｐｌｌ回路 | |
| JP3136824B2 (ja) | Ｐｌｌ回路 | |
| JPH0645930A (ja) | 周波数シンセサイザ | |
| JPH07336217A (ja) | 信号処理回路 | |
| JP3161137B2 (ja) | Ｐｌｌ回路 | |
| JPH10256908A (ja) | 周波数シンセサイザ | |
| JP2704000B2 (ja) | 位相同期ループ回路 | |
| JP3527593B2 (ja) | フェーズド・ロックド・ループ回路 | |
| JPH0379888B2 (ja) | ||
| JP2002280897A (ja) | フルディジタルｐｌｌ回路 | |
| JP2790564B2 (ja) | 周波数シンセサイザ | |
| JP2806661B2 (ja) | 二重ループ形ｐｌｌ回路 | |
| JPS6354823A (ja) | Ｐｌｌ回路 | |
| JPH0233218A (ja) | 周波数シンセサイザ | |
| JP2601096B2 (ja) | 周波数シンセサイザ | |
| JPS6359217A (ja) | 周波数シンセサイザ | |
| JPH07154252A (ja) | 位相同期回路 | |
| JPH0316317A (ja) | 分周値切り換え方式デイジタルｖｃｏ | |
| JPS61142842A (ja) | 搬送波引込み補助方式 | |
| JPH0983350A (ja) | クロック発生装置 | |
| JPS63152216A (ja) | 遅延回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |