JPH05342771A - 電流平均化データ・セパレータ - Google Patents

電流平均化データ・セパレータ

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JPH05342771A
JPH05342771A JP3155389A JP15538991A JPH05342771A JP H05342771 A JPH05342771 A JP H05342771A JP 3155389 A JP3155389 A JP 3155389A JP 15538991 A JP15538991 A JP 15538991A JP H05342771 A JPH05342771 A JP H05342771A
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data
signal
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clock
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JP3155389A
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Richard Wahler
ワーラー リチャード
Carl Schooley
スクーリー カール
Robert Gross
グロス ロベルト
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SMC STANDARD MICROSYST CORP
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Abstract

(57)【要約】 （修正有） 【目的】 高い周波数で信頼できる動作ができる、デー
タ・セパレータを提供すること。 【構成】 データの中心化または同期化が達成されるま
で、電荷の可変正味利得または損失を与えることによっ
て、クロックに対するデータの相対位置に従って、電圧
制御発振器の周波数を変化させる。実効電荷は、データ
とクロックの間で検出された位相差に比例する時間持続
する電荷ポンプアップ信号、及び１クロックサイクル時
間持続する電荷ポンプダウン信号によって制御される電
荷ポンプ回路から誘導される。データパルスがクロック
サイクル内で中心化されると、ポンプアップ信号の持続
時間はポンプダウン信号の持続時間の半分となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ハードディスクやフロ
ピーディスクなどの磁気または光データ記憶装置に使用
する、改善されたデータ・セパレータに関する。
【０００２】
【従来の技術】ディジタル・データは一般に、マイクロ
プロセッサやその他の形のデータ処理装置におけるその
後の処理のために、様々な磁気または光データ記憶装置
に保存される。データ保存に一般的によく使用される媒
体の１つにフロッピーディスクがある。データは通常、
例えばMFM、 FM などを含む自己クロッキング・マンチェ
スタ・コードなど、いくつかのフォーマットの１つを用
いて、そこに保存される。こうしたフォーマットの１つ
でフロッピーディスクに保存されたデータは、データと
クロックパルスの両方を含んでおり、符号化データスト
リームに結合されている。フロッピーディスクのデータ
をデータ処理装置で利用するためには、データをクロッ
クから分離しなければならず、またディスクの符号化デ
ータパルスを半ビット・クロックまたはウィンドウに対
し同期化しなければならない。
【０００３】本発明の被譲渡人に譲渡された米国特許第
4,845,575号は、ディジタル遅延線を用いて所望のデー
タとクロックの同期化を達成するフロッピーディスクの
データ・セパレータを開示している。そのデータ・セパ
レータは、現在の500 mHz ないし1 mHz までの比較的低
いデータレートでは非常に効果的であることが立証され
ている。しかし、現在使用され始めている1.0 mHz から
2.5 mHz の間の高いデータレートでは、量子化誤差の軽
減が要求されるために、ディジタル遅延線を使用しても
必要な精度が得られないので、役に立たない。要求され
る高い精度は、アナログ遅延線を使用することによって
達成することができるが、高いデータレートで必要な高
い精度を達成できるアナログ遅延線はコストが高く。実
現性のある設計選択とはいえない。そこで、より高いデ
ータレートで、より安価に、しかも集積回路または回路
基板で要求される少ない空間で利用することができ、正
確で信頼性の高いデータ・セパレーションを達成できる
データ・セパレータが必要である。
【０００４】
【発明が解決しようとする課題】本発明の目的は、高い
周波数で信頼できる動作が可能なデータ・セパレータを
提供することである。本発明の別の目的は、ディジタル
遅延線またはアナログ遅延線を使用する必要のないデー
タ・セパレータを提供することである。本発明の更に別
の目的は、高い周波数で作動でき、しかも比較的安価な
データ・セパレータを提供することである。本発明の更
に別の目的は、アナログ遅延線を採用したデータ・セパ
レータと同じ精度で作動するが、それよりずっと安価で
サイズの小さいデータ・セパレータを提供することであ
る。
【０００５】
【課題を解決するための手段】本発明のデータ・セパレ
ータでは、クロックパルスまたはウィンドウに対するデ
ータパルスの相対的位置によって、各受信データパルス
に対し、可変実効電流または電荷が追加または減少され
る。電荷の正味利得または損失は、データパルスの位置
をクロックサイクルの中心に合わせるために必要な、電
圧制御発振器の周波数の補償の幅と方向を決定する。
【０００６】ここで述べる本発明の１つの好適実施例で
は、クロックサイクル内におけるデータパルスの位置を
検出し、クロックサイクルの中心位置に対するデータ位
置のずれによって、１クロックサイクルまたはそれ以下
の持続時間を持つポンプアップ信号を発生する。データ
信号の後にポンプアップ信号が発生すると、ポンプダウ
ン信号が発生する。ポンプダウン信号の持続時間の長さ
は、１クロックサイクルである。データパルスがクロッ
クサイクル内で中心化されると、ポンプアップ信号の持
続時間はポンプダウン信号の２分の１になる。
【０００７】ポンプアップ信号とポンプダウン信号は、
電荷ポンプ回路の動作を制御する。電荷ポンプ回路は、
ポンプアップ中にポンプダウン中の２倍のレートで電流
を発生する。ポンプアップ中及びポンプダウン中に電荷
ポンプから供給されれる電荷の正味利得または損失は、
電圧制御発振器の周波数に対して行われる補償の内容を
決定する。データパルスがクロックサイクルに中心化さ
れた定常状態の場合、実効電荷はゼロであり、電圧制御
発振器はデータパルスの中心化が維持されている限り、
一定の周波数を発生する。クロックまたはデータのどち
らのエッジが最初に同期したかを決定するための比較は
行わないので、比較を行う前に比較器を作動する必要が
なく、データを遅延させる必要がない。
【０００８】本発明のデータ・セパレータは、"Lock to
Clock" と"Lock to Data"という２つの動作モードを有
する。Lock to Clock モードは、データ・セパレータが
ディスクドライブからデータを読み出そうとしていない
ときに使用する。このモード時には、ディジタル位相検
出器が、フェーズ・ロック・ループ(PLL) の捕獲範囲を
理論的に無限にすることのできる真位相／周波数弁別器
として作動する。この捕獲範囲は、PLL に含まれる電圧
制御発振器の周波数エクスカーションに課せられた設計
制約条件によってのみ制限される。PLL が一定基準クロ
ックにロックされているとき、この拡張ロック能力は、
続出し操作中に発生しうるミスロック状態から適切なロ
ック状態の回復を保証する。データ・セパレータがディ
スクドライブから続出しているデータにロックしようと
すると、Lock to Dataモードに切替わり、データ・セパ
レータは電流平均化データ・セパレータとして作動す
る。
【０００９】
【実施例】図１に概略的に示す好適実施例のように、本
発明のデータ・セパレータは、局部水晶発振器10の形で
示す正確な非同期周波数源を有する。発振器10の周波数
はデータレートの既知数倍であるが、その出力はプログ
ラム可能水晶発振器ディバイダ12の入力に接続される。
ディバイダは局部水晶発振器の周波数をＮで割り、デー
タレートの２倍の周波数で出力する。
【００１０】発振器のディバイダ12の出力は、図２に更
に詳しく示す位相及び周波数検出器14の１つの入力とな
る。位相及び周波数検出器14にはその他に、外部続出ゲ
ート信号、ディバイダ発振器12の出力、外部記憶装置か
らの生読出しデータ、及び電圧制御発振器のプログラム
可能ディバイダ16の出力も入力される。以下に詳しく述
べるように、データが保存するとき、つまり読出ゲート
信号が起動中のとき、データ・セパレータはLock to Da
taモードで作動し、位相及び周波数検出器14は発振器プ
ログラム可能ディバイダ16の出力周波数を入力周波数と
比較し、データパルスと次のクロックサイクルの開始位
置の位相差の大きさに比例するポンプアップ信号UP、及
びポンプダウン信号DOWNを発生する。データがないと
き、データ・セパレータはLock to Clock モードで作動
し、読出ゲート信号は起動せず、検出器14は発振器ディ
バイダ12から導出されるクロックをプログラム可能ディ
バイダ16から導出される内部クロックで位相ロックする
ように作動する。
【００１１】この目的のために、プログラム可能ディバ
イダ16の出力周波数を、検出器14で発振器ディバイダ12
の出力と比較する。この比較の結果、検出器14から発生
するポンプダウンDN信号とポンプアップUP信号は、以下
の説明及び図４に詳しく示す電荷ポンプ18の入力にな
る。電荷ポンプ18は、単位時間ごとに発効電荷または電
流を発生する。電荷ポンプ18の出力は、抵抗器及びコン
デンサのネットワークを含むループ・フィルタ22を通過
する。電荷ポンプ18から入ってきた電荷は、時間全体で
平均化するために一定時間フィルタ22のコンデンサに蓄
積され、平均化された電荷に比例する平滑化された出力
電圧を発生する。フィルタ22の電圧出力は、電圧制御発
振器(VCO)20 に制御電圧として印加され、VCO 20は、制
御電圧に比例し、従って電荷ポンプ18から導出される実
効電荷に比例する周波数の生VCO クロック出力信号を出
力部に発生する。
【００１２】VCO 20の出力は、プログラム可能ディバイ
ダ16の１つの入力となる。ディバイダ16には更に、プロ
グラミング少数Ｎ、及び零相始動回路24からのリセット
信号も入力される。プログラム可能ディバイダ16は、検
出器14内の位相比較器に任意のデータレートを得るのに
適した周波数のVCO 信号を与えるために、VCO 20の出力
をファクタＮで割る。適切な周波数とは、MFM 符号化の
場合、一般に250 kHz、300 kHz、 500 kHzまたは1 MHz で
ある。
【００１３】零相始動回路24は、読出ゲート信号と生読
出しデータを入力として受取り（図７(c))、プログラム
可能ディバイダ16にリセット信号を送り出し、読出ゲー
ト信号がhighになった後最初に受取ったデータパルス
で、つまり読出しデータ・モードになっときに、ディバ
イダ16内のカウンタをリセットする。これにより、プロ
グラム可能ディバイダ16のデータ出力とクロック出力間
の初期位相差を減少することによって、データとクロッ
クの同期化をより迅速に行うことができる。
【００１４】プログラム可能ディバイダ16の出力は、検
出器14の１つの入力部及び図５及び図６に詳しく示すウ
ィンドウ及びデータ・ジェネレータ26に送られる。ウィ
ンドウ及びデータ・ジェネレータ26には、零相始動回路
24からのリセット信号、プログラム可能ディバイダ12か
らの生発振器出力信号OSC OUT 、生読出しデータ及び読
出ゲート信号も入力される。以下の詳しく述べるよう
に、ウィンドウ及びデータ・ジェネレータ26は適切にタ
イミングを取り、配置された読出しデータ信号RDD （図
７(g))及び読出しデータ・ウィンドウRDW （図７(h) 及
び(i))を発生する。
【００１５】フロッピーディスクからデータを受信する
前、つまり本発明のデータ・セパレータが非読出しモー
ドのとき、読出ゲート信号はlow である。このモード時
に位相及び周波数検出器14は、発振器ディバイダ12の出
力OSC OUT の位相をプログラム可能ディバイダ16の出力
VCO OUT と比較し、これらの２つの信号間の位相合わせ
またはロックを行う。読出ゲート信号がhighになり、符
号化データパルスを受取ると、データ・セパレータはデ
ータ・モードになり、データパルスの位置は内部クロッ
クパルスの正縁に対して中心化される。
【００１６】符号化データパルスをデータ・セパレータ
が受取ると、検出器14でポンプアップ信号が起動し、VC
O OUT 信号の次の正縁に対するデータパルスの位置ずれ
によって決定される時間だけ、highつまり起動状態にな
る（図３）。これにより、電荷ポンプ18から電流2Iがポ
ンプアップ信号の持続時間だけ流れる。その後、ポンプ
アップ信号UPは停止し、ポンプダウン信号DNが起動する
（図３）。電流Ｉはポンプダウン信号の持続時間中、電
荷ポンプ18から流れる。VCO OUT 信号の次の正縁で、ポ
ンプダウン信号DNは停止する。これにより、VCO OUT 信
号の正縁が符号化データパルスの平均位置に対して中心
化される。
【００１７】VCO クロックサイクルの中心でデータパル
スが発生するとき、ポンプアップ信号は１クロックサイ
クルの２分の１周期になる。電荷ポンプ18に付加される
電荷の量は、 2×Ｉ×Tp／ 2＝Ｉ×Tp となる。次のVCO サイクルで、ポンプアップ信号UPは停
止し、ポンプダウン信号DNが１クロックサイクルだけ起
動する。電荷ポンプに付加される電荷の量は、 −Ｉ×Tp となる。この負の電荷は、その前の半VCO サイクル中に
付加された電荷を取り消す。VCO クロックサイクルの中
心より前に受信符号化データパルスが発生すると、ポン
プアップ信号UPの持続時間は長くなる。従って、電荷ポ
ンプ18に生じる電荷の正味利得は正となり、VCO 20の周
波数は高くなる。VCO クロックサイクルの中心より後に
受信符号化データパルスが発生すると、ポンプアップ信
号UPの持続時間は短くなる。従って、電荷ポンプ18から
の電荷の正味利得は負になり、VCO周波数は短くなる。
【００１８】図２に示すように、位相及び周波数検出器
14にはマルチプレクサMUX1のが含まれており、その２つ
の入力はOSC OUT 信号及び生読出しデータ信号を受取
り、その選択入力は読出ゲート信号を受取る。マルチプ
レクサMUX1の出力はフリップフロップFF1 の入力に接続
され、FF1 はマルチプレクサMUX2の出力からクリアまた
はリセット信号を受取る。フリップフロップFF1 の真出
力は、マルチプレクサMUX3の１つの入力に接続され、そ
の補数はマルチプレクサMUX3の他の入力、NANDゲートNA
ND1 の入力、及び緩衝増幅器A1の入力に接続される。緩
衝増幅器A1の出力はポンプアップ信号UPの逆である。
【００１９】選択入力部で読出ゲート信号を受信するマ
ルチプレクサMUX3の出力は、NANDゲートNAND2 の１つの
入力に接続され、NAND2 のもう１つの入力は、フリップ
フロップFF2 の出力から得られる。フリップフロップFF
2 のリセット端子は、マルチプレクサMUX2の入力の１つ
及びNANDゲートNAND2 の出力に接続される。VCO プログ
ラム可能ディバイダ16からのVCO OUT 信号は、フリップ
フロップFF2 に入力される。
【００２０】マルチプレクサMUX2はその選択端子で続出
ゲート信号を受信し、別の入力部でNANDゲートNAND3 の
出力を受信する。NANDゲートNAND2 の別の入力は、フリ
ップフロップFF2 の出力から得られる。フリップフロッ
プFF2 の出力は、フリップフロップFF3 の入力、及びマ
ルチプレクサMUX4の１つの入力にも接続される。フリッ
プフロップFF3 の他の入力はゲートNAND1 の出力であ
り、その出力はマルチプレクサMUX4の他の入力に接続さ
れる。マルチプレクサMUX4の選択端子は、続出ゲート信
号を受信する。マルチプレクサMUX4の出力は、緩衝増幅
器A2の入力に接続され、緩衝増幅器の出力はポンプダウ
ン信号DNとなる。
【００２１】Lock to Clock モード時、続出ゲート信号
はlow なので、マルチプレクサMUX1はOSC OUT 信号をフ
リップフロップFF1 に渡し、フリップフロップFF1 はOS
C OUT 信号の正縁でhighになる。この信号の逆が緩衝増
幅器A1に直接渡され、その出力は逆ポンプアップ信号UP
となる。VCO OUT 信号の正縁は、フリップフロップFF2
の出力をhighにする。このhigh信号は、ゲートNAND2 を
通過してフリップフロップをリセットする。フリップフ
ロップFF2 の出力もマルチプレクサMUX2を通過し、フリ
ップフロップFF1 をリセットする。フリップフロップFF
1 真出力はマルチプレクサMUX3を通過し、ゲートNAND2
の他の入力に渡される。
【００２２】Lock to Clock モードでは、続出ゲート信
号はlow であり、ポンプアップ信号UPとポンプダウン信
号DNの持続時間の差は、OSC とVCO のクロックの位相及
び周波数の差に比例する。ポンプアップ信号UPとポンプ
ダウン信号DNの相対的持続時間によって、電荷ポンプか
らの電荷が付加または減少され、OCS とVCO のクロック
の正縁が位相整合されるまで、VCO 20に印加する制御電
圧を変化させることによって、VCO OUT の周波数を変化
させる。既に述べたように位相及び周波数検出器14で設
定される、位相が整合したときのポンプアップ信号とポ
ンプダウン信号の持続時間は、VCO 20の周波数が変化し
ない値である。
【００２３】続出ゲート信号がhighになると、回路はLo
ck to Dataモードになる。このモード時に、マルチプレ
クサMUX1は生続出しデータをフリップフロップFF1 に渡
し、フリップフロップFF1 は生続出しデータ信号の正縁
でhighになる。この信号の逆は、緩衝増幅器A1に直接渡
され、ポンプアップ信号UPを発生する。前のモードの時
と同じように、VCO OUT 信号はフリップフロップFF2 を
highにする。このhigh信号はゲートNAND2 を通過してフ
リップフロップFF2 をリセットし、ゲートNAND3 及びマ
ルチプレクサMUX2を通過してフリップフロップFF1 をリ
セットする。
【００２４】フリップフロップFF1 のlow 出力は、ゲー
トNAND1 を介してフリップフロップFF3 の入力に接続さ
れる。フリップフロップFF2 のhigh出力は、フリップフ
ロップFF3 の入力をサンプリングし、マルチプレクサMU
X4を通って緩衝増幅器A2に渡され、ポンプダウン信号DN
を生成する。このようにして、データパルスが存在する
と、フリップフロップFF1 の出力がhighになる。これに
より、ポンプアップ信号UPがhighになる。ポンプアップ
信号UPは、VCO OUT 信号の次の正縁までhighの状態を維
持する。
【００２５】フリップフロップFF1 の出力がhighのと
き、VCO OUT 信号の次の正縁でフリップフロップFF2 は
highになり、これによりフリップフロップFF3 はこの入
力をサンプリングし、フリップフロップFF3 の出力をhi
ghにする。これによって緩衝増幅器A2はポンプダウン信
号DNを発生し、そのことによってDNはhighになる。フリ
ップフロップFF1 をリセットすると、ポンプアップ信号
UPは停止する。生データとVCO クロック間の位相差はこ
うして、ポンプアップ信号とポンプダウン信号の相対的
持続時間を決定し、データの位置がVCO クロックに対し
て適切に整合するときの制御電圧VCO を決定する。
【００２６】データ・ロック・モード、つまり続出ゲー
ト信号がhighのときの動作の一例を前縁が次に正になる
VCO クロックパルスから3/8 Tp離れているデータパルス
Ａと、次に正になるVCO クロックより7/8 Tp前に発生す
るデータパルスＢについて、図３(a) に示す。ただし、
Tpはクロックサイクルまたはクロックウィンドウの持続
時間である。
【００２７】データパルスＡの場合、ポンプアップ信号
UPの持続時間は3/8 Tpであり、データパルスＢの場合は
7/8 Tpである。ポンプダウン信号DNの持続時間は、VCO
クロックだけによって制御されているので、どのデータ
パルスとも同じであり、どちらの場合も１クロックサイ
クル幅つまりTpである。以下に説明するように、ポンプ
アップ信号UPがhighになると、電荷ポンプ18が2Iの電流
を発生し、一方ポンプダウン信号がhighになると、その
値の半分の電流が反対方向に流れる。つまり、Ｉの電流
が発生する。
【００２８】このように、図３(a) に示す例では、デー
タパルスＡの正味電流利得（または損失）は2I×3Tp/8
− ITp＝−1/4ITpとなり、VCO の周波数に減少を生じ
る。同様に、データパルスＢの例では、電荷ポンプ18に
よって生じる正味電流利得（または損失）は、2I×7/8T
p − ITp＝3/4ITpとなり、VCO クロックの周波数に増加
を生じる。VCO クロックの周波数の変動によるこの補正
処理は、データパルスがVCO クロックの正縁の中心に来
て、データパルスがクロックウィンドウの中心位置に来
るまで続く。
【００２９】ポンプアップ信号UPは、データパルスから
VCO クロックウィンドウが終わるまでの長さに比例する
時間だけhigh状態になることが予測される。一方、ポン
プダウン信号DNはクロックウィンドウの全時間起動し、
停止する。位相ロック時、つまりデータパルスがVCO ク
ロックの正縁の中心にあるとき、ポンプアップ信号の持
続時間はクロックウィンドウの1/2 となり、従ってポン
プダウン信号の持続時間の1/2 となる。位相ロック時に
はVCO 20に付与される実効電荷はゼロとなるので、UP信
号のポンプアップ時間に供給される電流は、ポンプダウ
ン信号の時間中に供給される電流の２倍である。一方、
データがVCO クロックと適切に整合していない場合、ポ
ンプアップ信号時間はデータとVCO クロック間の位相誤
差の関数である。この誤差を補正するために、ポンプア
ップ信号UPの持続時間がポンプダウン信号DNの持続時間
の半分になるまで、VCO クロックの周波数を変化させ
る。
【００３０】本発明のデータ・セパレータがLock to Cl
ock モードで作動するとき、つまり続出ゲート信号がlo
w のときの例を、２つの条件の場合について、図３(b)
に示す。１つは、基準クロックガVCO クロックに比べて
遅れている場合であり、もう１つは基準クロックがVCO
クロックに比べて進んでいる場合である。図３(b) か
ら、ポンプダウン信号DNの持続時間は、基準クロックが
VCO クロックより遅れている程度に比例することが分か
る。発生する実効電流は、実質的にDNサイクル持続時間
に電流ソースの電流Ｉを掛けた積となる。一方、ポンプ
アップ信号UPは、基準クロックがVCO クロックより進ん
でいる程度に比例し、正味電流利得は実質的にポンプア
ップ持続時間に2Iを掛けた積となる。いずれの場合も、
この動作の最終結果として、基準クロックはVCO クロッ
クと同相になる。
【００３１】次に、電荷ポンプ18が、ポンプダウン時間
中に発生する電流の２倍の電流をポンプアップ時間中に
発生する方法を、電荷ポンプ18を概略的に示す図４を参
照しながら説明する。図から分かるように、電荷ポンプ
18は基準電流ソース28を有しており、これは2Iの大きさ
の電流ソース30及び大きさ−Ｉの負電流を供給する電流
シンク32に電流を与える。電流ソース30と電流シンク32
の出力同士は、MOS FET Q1及びA2のソースドレーン・パ
ス及びその共通接続部に形成されたノード34を介して接
続する。FET Q1のゲートはポンプアップ信号UPを受取
り、FET Q2のゲートはポンプダウン信号DNを受取る。ノ
ード34はフィルタ22を介してVCO 20の制御入力部に接続
する。
【００３２】ポンプアップ信号UPが起動すると、FET Q1
が起動し、電流ソース30から電流2Iをフィルタを介して
VCO 20に渡す。一方、ポンプダウン信号DNが起動する
と、FET Q2が起動し、−Ｉの電流シンクをフィルタを介
してVCO に接続する。
【００３３】ウィンドウ及びデータ・ジェネレータ26
は、再構成したクロック(RDW) とデータパルス(RDD) を
発生する。図５に示すように、データレートの２倍のVC
O 信号が２分割回路35に入力する。この分割回路35は、
零相始動信号も受信する。回路35の出力はウィンドウＡ
（図７(a))及びその補数ウィンドウＢ（図７(b))であ
る。ウィンドウＡ及びＢの信号は２つの入力として、２
つのORゲート36及び38からなる論理回路に接続し、これ
らのゲートの出力はNANDゲートNAND4 の入力に接続す
る。ゲートNAND4 の出力は、フリップフロップFF4 の入
力に接続する。FF4 はVCO クロックをそのクロック入力
として受信する。フリップフロップFF4 の出力は、イン
バータ40に接続してRDW 信号を発生し（図７(i))、また
バッファ42に接続してRDW 信号を発生する（図７(h))。
これらの信号はそれぞれORゲート36及び38の入力にもフ
ィーバックする。
【００３４】図６に示すように、続出ゲート信号及びイ
ンバータ44で反転したVCO クロックは、フリップフロッ
プFF5 の入力端子及びクロック端子に入力し、その出力
は続出許可信号であるが、NANDゲートNAND5 の１つの入
力に接続する。続出しデータ信号（図７(c))はフリップ
フロップFF6 及びFF7 のクロック入力端子に接続する。
RDW 信号はフリップフロップFF6 のクリア端子に入力
し、RDW 信号はフリップフロップFF7 のクリア端子に入
力する。
【００３５】フリップフロップFF6 及びFF7 の出力はそ
れぞれデータＡ信号及びデータＢ信号であり（図７(d)
及び(e))、これらの信号はそれぞれフリップフロップ F
F8及びFF9 に入力する。FF8 及びFF9 はまた、それぞれ
のクロック端子でウィンドウＡ信号及びウィンドウＢ信
号も受信する。フリップフロップFF8 及びFF9 の出力
は、ウィンドウＡ信号及びウィンドウＢ信号とともに、
AND ゲートAND1及びAND2からなる論理回路に入力し、こ
れらのAND ゲートの出力は、NOR ゲートNOR1に入力す
る。NOR1の出力は、NANDゲートNAND5 の他の入力にな
り、NAND5 自体の出力はインバータ50で反転した後、RD
D データ信号となり（図７(g))、定義の通りクロックウ
ィンドウRDW で中心化する（図７(h))。
【００３６】
【発明の効果】本発明のデータ・セパレータは、外部デ
ータ源から受取るデータを遅延線を使用せずにクロック
に正確に同期化するという、その意図する目的を達成で
きる。また、ここに述べた本発明の単独の実施例は、本
発明の精神及び範囲を逸脱することなく、変形すること
ができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施例によるデータ・セパレ
ータの概略ブロック図である。
【図２】図２は、図１のデータ・セパレータの位相検出
器を更に詳細に示した概略図である。
【図３】図３(a) 及び図３(b) は、データ・セパレータ
回路がそれぞれLock to DataモードとLock to Clock モ
ードで作動する場合の図２の位相検出器のポンプアップ
信号とポンプダウン信号の導出を説明する波形図であ
る。
【図４】図４は、図１のデータ・セパレータの電荷ポン
プの概略図である。
【図５】図５は、図１のデータ・セパレータのウィンド
ウ及びデータ・ジェネレータの概略図である。
【図６】図６は、図１のデータ・セパレータのウィンド
ウ及びデータ・ジェネレータの概略図である。
【図７】図７ (a)〜(i) は、図６のウィンドウ及びデー
タ・ジェネレータの作動に使用される信号の波形図であ
る。
【符号の説明】
１０ 発振器 １２ ディバイダ
発振器 １４ 検出器 １６ プログラム
可能ディバイダ １８ 電荷ポンプ ２０ ＶＣＯ ２２ ルーフフィルタ ２６ データ・ジ
ェネレータ ２８ 基準電流ソース ３０ 電流ソース ３２ 電流シンク ３４ ノード。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】図１は、本発明の実施例によるデータ・セパレ
ータの概略ブロック図である。
【図２】図２は、図１のデータ・セパレータの位相検出
器を更に詳細に示した概略図である。
【図３】図３は、データ・セパレータ回路がそれぞれLo
ck to DataモードとLock to Clock モードで作動する場
合の図２の位相検出器のポンプアップ信号とポンプダウ
ン信号の導出を説明する波形図である。
【図４】図４は、データ・セパレータ回路がそれぞれLo
ck to DataモードとLock to Clock モードで作動する場
合の図２の位相検出器のポンプアップ信号とポンプダウ
ン信号の導出を説明する波形図である。
【図５】図５は、図１のデータ・セパレータの電荷ポン
プの概略図である。
【図６】図６は、図１のデータ・セパレータのウィンド
ウ及びデータ・ジェネレータの概略図である。
【図７】図７は、図１のデータ・セパレータのウィンド
ウ及びデータ・ジェネレータの概略図である。
【図８】図８ (a)〜(i) は、図７のウィンドウ及びデー
タ・ジェネレータの作動に使用される信号の波形図であ
る。
【符号の説明】 １０ 発振器 １２ ディバイダ
発振器 １４ 検出器 １６ プログラム
可能ディバイダ １８ 電荷ポンプ ２０ ＶＣＯ ２２ ルーフフィルタ ２６ データ・ジ
ェネレータ ２８ 基準電流ソース ３０ 電流ソース ３２ 電流シンク ３４ ノード。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図５】
【図６】
【図１】
【図２】
【図３】
【図４】
【図７】
【図８】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カール スクーリー アメリカ合衆国、11733 ニューヨーク、 シトーケット、 ヒュレー コート 43 (72)発明者 ロベルト グロス アメリカ合衆国、11733 ニューヨーク、 シトーケット、 クレイン ネック ロ ード 56

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 入力データパルスとクロック間の位相差
    を検出する手段と、可変周波数クロック源と、前記位相
    差検出に応答して前記位相差を縮小するように前記可変
    周波数クロック源に制御信号を与える手段と、ポンプア
    ップ信号とポンプダウン信号の相対的持続時間に比例す
    る実効電荷を発生する手段とからなり、前記制御信号発
    生手段が順次電荷ポンプアップ信号と電荷ポンプダウン
    信号を発生する手段を有し、前記信号の１つがデータと
    クロック間の検出された位相差を代表する時間だけ持続
    することを特徴とする、データ・セパレータ。
  2. 【請求項２】 前記制御信号発生手段が更に、前記電荷
    ポンプ信号発生手段及び前記可変周波数クロック源に結
    合した、前記実効電荷を前記制御信号に変換する手段を
    有することを特徴とする、請求項１に記載のデータ・セ
    パレータ。
  3. 【請求項３】 前記制御信号発生手段が更に、前記検出
    手段に結合した電荷ポンプと、前記ポンプアップ信号及
    びポンプダウン信号のそれぞれの持続時間中に電流を反
    対方向に発生する手段とを有することを特徴とする、請
    求項２に記載のデータ・セパレータ。
  4. 【請求項４】 前記電荷ポンプが更に、前記ポンプアッ
    プ時間中に１つの大きさの電流を発生し、かつ前記ポン
    プダウン時間中に第２の異なる大きさの電流を発生する
    手段を有することを特徴とする、請求項３に記載のデー
    タ・セパレータ。
  5. 【請求項５】 前記電荷ポンプが出力と、第１の電流値
    の電流ソースと、第２の異なる値の電流ドレーンと、そ
    れぞれ前記ポンプアップ信号及びポンプダウン信号に応
    答して、前記電流ソースと電気電流シンクの一方を前記
    出力に交互に接続する切替え手段とを有することを特徴
    とする、請求項４に記載のデータ・セパレータ。
  6. 【請求項６】 データ信号がないときはLock to Clock
    モード、データ信号があるときはLock to Dataモードで
    データ・セパレータを作動する手段を更に有することを
    特徴とする、請求項１に記載のデータ・セパレータ。
JP3155389A 1990-07-13 1991-05-31 電流平均化データ・セパレータ Pending JPH05342771A (ja)

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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5438461A (en) * 1991-07-19 1995-08-01 Canon Kabushiki Kaisha Magnetic reproduction apparatus for a camera
US5260842A (en) * 1992-04-16 1993-11-09 Vtc Inc. Data separator having an accurate delay circuit
US5258877A (en) * 1992-04-16 1993-11-02 Vtc Inc. Data separator having a restart circuit
FI92780C (fi) * 1992-07-21 1994-12-27 Nokia Telecommunications Oy Menetelmä ja laite kellosignaalin muodostamiseksi kanavointijärjestelmässä
US5307028A (en) * 1992-10-16 1994-04-26 Ncr Corporation Phase-and-frequency mode/phase mode detector with the same gain in both modes
US5329251A (en) * 1993-04-28 1994-07-12 National Semiconductor Corporation Multiple biasing phase-lock-loops controlling center frequency of phase-lock-loop clock recovery circuit
US6288602B1 (en) * 1993-06-25 2001-09-11 International Business Machines Corporation CMOS on-chip precision voltage reference scheme
US5452325A (en) * 1993-07-12 1995-09-19 Quantum Corp. Averaging zero phase start for phase locked loops
JP3331711B2 (ja) * 1993-11-24 2002-10-07 ソニー株式会社 クロック信号生成装置
US5553100A (en) * 1994-04-01 1996-09-03 National Semiconductor Corporation Fully digital data separator and frequency multiplier
US5552942A (en) * 1994-08-23 1996-09-03 Quantum Corporation Zero phase start optimization using mean squared error in a PRML recording channel
US5651035A (en) * 1995-04-28 1997-07-22 International Microcircuits, Inc. Apparatus for reducing jitter of a spectrum spread clock signal and method therefor
US5648994A (en) * 1995-09-14 1997-07-15 Lite-On Communications Corp. Digital phase-locked loop
US6067335A (en) * 1996-08-02 2000-05-23 Silicon Systems, Inc. Read channel IC for dual PLL solution
US6031672A (en) * 1996-12-17 2000-02-29 International Business Machines Corporation Method and apparatus for servo data pattern detection
US5987085A (en) * 1997-03-26 1999-11-16 Lsi Logic Coporation Clock recovery circuit
US6369624B1 (en) * 1998-11-03 2002-04-09 Altera Corporation Programmable phase shift circuitry
US6836164B1 (en) 1998-11-03 2004-12-28 Altera Corporation Programmable phase shift circuitry
US7109765B1 (en) 1998-11-03 2006-09-19 Altera Corporation Programmable phase shift circuitry
US6642758B1 (en) 1998-11-03 2003-11-04 Altera Corporation Voltage, temperature, and process independent programmable phase shift for PLL
JP3397193B2 (ja) 2000-01-06 2003-04-14 日本電気株式会社 クロック生成装置
US7813411B1 (en) 2005-06-30 2010-10-12 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer with high order accumulation for frequency profile generation
US8072277B1 (en) 2005-06-30 2011-12-06 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer
US8174326B1 (en) 2005-06-30 2012-05-08 Cypress Semiconductor Corporation Phase lock loop control error selection system and method
US7932787B1 (en) 2005-06-30 2011-04-26 Cypress Semiconductor Corporation Phase lock loop control system and method
US7912109B1 (en) 2005-06-30 2011-03-22 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer with first order accumulation for frequency profile generation
US7961059B1 (en) 2005-06-30 2011-06-14 Cypress Semiconductor Corporation Phase lock loop control system and method with non-consecutive feedback divide values
US7948327B1 (en) 2005-06-30 2011-05-24 Cypress Semiconductor Corporation Simplified phase lock loop control model system and method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171263D1 (en) * 1980-12-12 1985-08-08 Philips Electronic Associated Phase sensitive detector
JPS58182938A (ja) * 1982-04-21 1983-10-26 Toshiba Corp Ｐｌｌ形タイミング抽出回路
US4837643A (en) * 1986-11-07 1989-06-06 Archive Corporation Circuit for controlling frequency and phase of voltage controlled oscillator in a data smoother for a streaming cartridge tape drive
US4908841A (en) * 1987-10-30 1990-03-13 Digital Equipment Corporation Data decoding circuit including phase-locked loop timing

Also Published As

Publication number Publication date
CA2041867C (en) 1994-04-05
GB2249004B (en) 1994-07-06
GB2249004A (en) 1992-04-22
GB9114810D0 (en) 1991-08-28
CA2041867A1 (en) 1992-01-14
US5170297A (en) 1992-12-08

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