JPH08139598A

JPH08139598A - Ｐｌｌ回路

Info

Publication number: JPH08139598A
Application number: JP6297908A
Authority: JP
Inventors: Kenji Taniguchi; 研二谷口; Hiroyuki Shirahama; 弘幸白濱; Kazuhiko Hikasa; 和彦日笠; Yoshikazu Era; 佳和江良
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-11-07
Filing date: 1994-11-07
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】雑音帯域が小さく且つ高速引き込み可能なＰ
ＬＬ回路を提供する。【構成】制御信号に従って発振周波数が制御される局
部発振器１５、その出力信号と外部入力信号の位相差に
従った信号を形成する位相比較回路１１、及び位相比較
回路の出力に基づき局部発振器の制御信号を形成するロ
ウパスフィルタ１４を含んで成るＰＬＬ本体回路を主体
に、上記外部入力信号に対する周波数引き込み時にＰＬ
Ｌ本体回路を用いてスイッチ２２を経由する第１ＰＬＬ
ループを、位相引き込みと定常時にＰＬＬ本体回路を用
いて第２ＰＬＬループを形成し、更に周波数引き込みで
得た局部発振器への制御信号を記憶保持し、第２ＰＬＬ
ループ動作時の局部発振器の実効自走周波数を設定する
状態制御回路２を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ（フェーズ・ロ
ックド・ループ）回路に関するもので、例えば、ＬＡＮ
（ローカル・エリア・ネットワーク）、携帯電話、その
他高速ディジタル通信システムのクロック信号またはデ
ータ信号の抽出用装置に利用して有効な技術に関するも
のである。

【０００２】

【従来の技術】本願発明者は、高速ディジタル通信にお
けるクロックまたはデータ抽出用素子として、ＰＬＬ回
路を利用することを考えた。従来形のＰＬＬ回路は基本
的に、位相比較器、ロウパスフィルタ、電圧制御発振器
（あるいは電流制御発振器）である局部発振器から構成
されているが、場合によってはチャージポンプおよびサ
ンプルホールド回路（平滑フィルタ）を含むこともあ
る。現在までにＰＬＬ回路の低ジッタ、高速引き込みの
ための工夫は行われており、代表的なものとしてＰＬＬ
のループ定数を最適化し、ＰＬＬの動特性を制御するこ
とができる。ＰＬＬ回路について記載された文献の例と
しては１９８６年２月１０日に秋葉出版株式会社より発
行された「ＰＬＬ−ＩＣの使い方」がある。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
ＰＬＬ回路では、引き込み特性を向上させるためＰＬＬ
の周波数感度を増大させると出力信号ジッタが増大し、
出力信号ジッタを減少させるため周波数感度を低下させ
ると引き込み時間が増大し、低ジッタ、高速引き込み特
性を持つＰＬＬ回路を設計することは困難であった。こ
の問題を解決するために例えば、（１）IEEE J. Solid-
State-Circuits, Vol. 24, No.6, pp.1560-1568, Dec.
1989.には複数個の位相比較器を用いてＰＬＬの動特性
を制御するＰＬＬ回路が開示され、（２）電子情報通信
学会論文誌Ｂ−Ｉ分冊、Ｊ−ＢＩ−７５巻、第１０号、
ｐｐ．８１７−８２５、１９９１年１０月発行には引き
込み時と定常時でＰＬＬ回路のロウパスフィルタの構成
を変化させＰＬＬ回路の動特性を制御するＰＬＬ回路が
開示され、（３）電子情報通信学会論文誌, B-II, Vol.
J76-B-II, No.10, pp.679-687, Oct.1993.には周波数
差検出器を用いて動特性を制御するＰＬＬ回路が開示さ
れている。上記（１），（２）の文献に記載されたＰＬ
Ｌ回路では、周波数引き込みに従来形のＰＬＬ回路を用
いているために当該従来形のＰＬＬ回路に比し飛躍的に
特性を改善することは難しく、また、（３）の文献に記
載されたＰＬＬ回路では周波数差検出器の出力信号誤差
が生じるために局部発振器の周波数変換特性に非線形性
があるものには適応することが難しい。このように、現
在のところ、クロック再生用のＰＬＬ回路などに求めら
れている低ジッタ、高速引き込み特性を実現するには至
っていない。

【０００４】本発明の目的は、低ジッタ、高速引き込み
を行うことができるＰＬＬ回路を提供することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】〔１〕制御信号に従って発振周波数が制御
される局部発振器（１５）と、その出力信号と外部入力
信号との位相差に従った出力信号を形成する位相比較器
（１１）と、上記位相比較器の出力に基づいて上記局部
発振器の制御信号を形成するロウパスフィルタ（１４）
とを含んで成るＰＬＬ本体回路を主体とするＰＬＬ回路
に、上記外部入力信号に対する周波数引き込み時に上記
ＰＬＬ本体回路を用いて第１ＰＬＬループを形成し、位
相引き込み及び定常時に上記ＰＬＬ本体回路を用いて第
２ＰＬＬループを形成し、更に上記周波数引き込みによ
って得られた局部発振器への制御信号を記憶保持回路
（Ｃｖｃｏ）で保持して上記第２ＰＬＬループの動作時
における局部発振器の実効自走周波数を設定する状態制
御回路（２）を設けるものである。

【０００８】〔２〕別の観点による本発明は、同じくＰ
ＬＬ本体回路（１）を主体とし、上記外部入力信号に対
する周波数引き込み時に上記ＰＬＬ本体回路を用いて第
１ＰＬＬループを形成し、位相引き込みおよび定常時に
上記ＰＬＬ本体回路を用いて第２ＰＬＬループを形成
し、更に上記周波数引き込みによって得られた局部発振
器への制御信号を記憶保持回路（Ｃｖｃｏ）で保持して
上記第２ＰＬＬループの動作時における局部発振器の実
効自走周波数を設定する状態制御回路（２）を設け、上
記状態制御回路には周波数引き込み及び位相引き込み時
における第１及び第２ＰＬＬループのループゲインに対
して定常時における第２ＰＬＬループのループゲインを
小さくする利得制御手段（２５，２６）を設けるもので
ある。

【０００９】〔３〕周波数引き込みによって得られた局
部発振器への制御信号を安定に記憶保持するための記憶
保持回路は例えば容量素子（Ｃｖｃｏ）によって構成す
ることができる。当該容量素子（Ｃｖｃｏ）は、第１Ｐ
ＬＬループにて上記局部発振器の出力周波数が外部入力
信号周波数にほぼ等しくされるときの当該局部発振器へ
の制御信号を保持し、第２ＰＬＬループの動作時におけ
る局部発振器の実効自走周波数を設定するものとされ
る。

【００１０】〔４〕物理的回路規模の増大を抑えてＰＬ
Ｌループの切換えを可能にするには、上記状態制御回路
は、電圧制御発振器の入力に出力が結合された２入力加
算器（２３）と、当該２入力加算器の一方の入力とロウ
パスフィルタ（１４）の出力とを選択的に接続して第１
ＰＬＬループを形成するための第１のスイッチ（２２）
と、上記２入力加算器の他方の入力とロウパスフィルタ
の出力とを選択的に接続して第２ＰＬＬループを形成す
るための第２のスイッチ（２１）とを有し、上記記憶保
持回路（Ｃｖｃｏ）を第１のスイッチ（２２）と上記２
入力加算器（２３）の他方の入力とを結ぶ経路に接続し
て構成するとよい。

【００１１】〔５〕ＰＬＬ回路自らがＰＬＬループの切
換えを制御できるようにするには、上記容量素子のよう
な記憶保持回路に保持される制御信号の変化率が所定以
下とされる状態を検出して、第１スイッチ（２２）によ
る第１ＰＬＬループの選択状態を第２スイッチ（２１）
による第２ＰＬＬループの選択状態に切り換え制御する
ループ切換え制御回路（２４，２７）を採用するとよ
い。

【００１２】〔６〕上記ロウパスフィルタは、第２ＰＬ
Ｌループの形成に同期して当該ループを２次ループと
し、第１ＰＬＬループの形成に同期して当該ループを１
次ループとする切り換えスイッチ（１４２）を備えて構
成できる。

【００１３】

【作用】上記した手段によれば、ＰＬＬ回路の状態を少
なくとも第１ＰＬＬループによる周波数引き込み状態
と、第２ＰＬＬループによる位相引き込み及び同期保持
（定常時）状態に分け、周波数引き込みにおいては１次
ループの第１ＰＬＬループにより高速引き込みを行うと
共に、周波数引き込みによって得られた局部発振器への
制御信号を記憶保持回路に保持し、これを位相引き込み
及び定常時の局部発振器の実効自走周波数設定に用いる
ことによって、比較的ループゲインが小さくても、全体
としての引き込み動作の完了を高速化し、しかも定常時
における雑音帯域を小さくすることを達成する。

【００１４】引き込み状態と同期保持（定常時）状態と
でループ定数を利得制御手段（２５）で切り換えること
により、換言すれば、引き込み状態におけるループゲイ
ンを同期保持状態におけるループゲインよりも相対的に
大きくし、若しくは同期保持状態におけるループゲイン
を引き込み状態におけるループゲインよりも相対的に小
さくすることにより、ＰＬＬ回路の高速引き込み、低出
力雑音特性を更に改善することが可能になる。

【００１５】位相引き込み状態における局部発振器の実
効自走周波数を設定する制御信号を、容量（Ｃｖｃｏ）
のような記憶保持回路に保持された周波数引き込み完了
時の制御電圧値のような情報で与えることは、第１ＰＬ
Ｌループから第２ＰＬＬループへの切換えに際して、位
相引き込み状態における上記制御信号記憶保持値がスイ
ッチ（２１，２２）の切換えノイズなどによって変動す
ることを防止するという作用も持つ。この点においても
引き込み動作のための処理時間を短縮する。

【００１６】同期保持動作を２次ループのＰＬＬで行う
ように構成することは、容量（Ｃｖｃｏ）のような記憶
保持回路を持つ周波数引き込み用の第１ＰＬＬループが
周波数引き込みを終えた後に、外部入力信号周波数の変
化や容量（Ｃｖｃｏ）の出力値の変化（例えばクロスト
ークや出力電圧の変化）等に伴い入出力信号間の周波数
差が発生した場合に、上記ローパスフィルタ（１４）の
作用によってその周波数差を補正することができる。す
なわち、同期外れ時あるいは起動時から出発してＰＬＬ
回路が同期動作を行う場合に、まず上記第１ＰＬＬルー
プが引き込み動作を行い、上記位相比較器の出力信号に
よって上記局部発振器の出力周波数を入力信号周波数に
ほぼ等しく設定し、かつ記憶保持回路がその出力周波数
を制御する制御信号の保持を行うことにより周波数引き
込みを完了し、次に上記第２ＰＬＬループによって、Ｐ
ＬＬ出力信号の位相を外部入力信号の位相に一致させる
位相引き込み動作と同期保持動作を行い、かつ位相引き
込み時あるいは同期保持動作を行っているときに外部入
力信号周波数の変化や記憶保持回路における保持値の変
動、例えば容量の放電による電圧の低下による出力周波
数の変化に対応して、２次ループとされる上記第２ＰＬ
Ｌループが出力周波数を制御する。すなわち、１次ルー
プとされる第１ＰＬＬループが周波数を設定した後に生
じた入出力信号間の周波数差を２次ループとされる第２
ＰＬＬループが補正する。

【００１７】ＰＬＬ回路の回路構成が１次ループのＰＬ
Ｌ回路を基本とすることにより、いかなるループ定数を
選択してもジッタ伝達特性にピークやジッタの蓄積がな
く、回路規模が非常に小さく、更に、周波数引き込みを
１次ループの第１ＰＬＬループによって行うことによっ
て非線形特性を持つ電圧制御発振器を使用したＰＬＬ回
路においても高速引き込みができ、かつプルインレンジ
も広くすることができる。

【００１８】以上の作用を総合すれば、ＰＬＬ回路にお
いては同期外れ状態に対応してトリガ信号が生成される
とき、或いは外部からトリガ信号が印加されるとき、こ
れによって動作する状態制御回路はＰＬＬ回路の状態
を、周波数引き込み状態、位相引き込み状態、同期保持
（定常時）状態の３つの状態を考慮して切り換えること
になる。引き込み過程の最初の段階である周波数引き込
み状態では、例えば１次ループのＰＬＬ、すなわちロウ
パスフィルタが抵抗のみで構成されているＰＬＬ回路に
出力周波数に対応する局部発振器制御信号を記憶保持す
るための記憶保持回路例えば容量（Ｃｖｃｏ）を付加し
た第１ＰＬＬループが選択される。この第１ＰＬＬルー
プはそのループゲインの逆数すなわちＰＬＬループの時
定数程度の時間で周波数引き込みが完了される。位相引
き込み状態では、前過程でＰＬＬ回路の出力周波数が入
力信号の周波数にほぼ等しく設定されることによって得
られた容量（Ｃｖｃｏ）の端子電圧の値を利用する第２
ＰＬＬループが選択され、例えば通常の１次ループのＰ
ＬＬと同様に位相引き込み動作が行われる。同期保持動
作は基本的には上記の位相引き込み動作を行った第２Ｐ
ＬＬループによって行われるが、ＰＬＬ回路をより高性
能化するために、同期保持時と引き込み時においてＰＬ
Ｌのループゲインを切り換えることも可能である。この
ように、本ＰＬＬ回路は周波数引き込み、位相引き込
み、及び同期保持（定常時）に着目し、夫々の状態に最
適なループゲインを持つＰＬＬループを設定して同期動
作を行う。このことが、高速引き込み、低ジッタ特性を
実現させ、かつ各々の状態において、ＰＬＬ回路の各構
成要素がほとんど変わらないために物理的回路規模の増
大も最小限に抑えられる。

【００１９】

【実施例】図１には本発明の第１実施例に係るＰＬＬ回
路のブロック図が示される。本実施例のＰＬＬ回路は、
従来のＰＬＬ回路と略同一のＰＬＬ本体回路１に、状態
制御回路２及びトリガ信号発生回路３を設けて構成さ
れ、内部状態を少なくとも後述の第１ＰＬＬループによ
る周波数引き込み状態と、後述する第２ＰＬＬループに
よる位相引き込み及び保持状態に分けることができる基
本的な回路構成を示すものである。

【００２０】上記ＰＬＬ本体回路１は、特に制限されな
いが、位相比較器１１、平滑フィルタ１２、チャ−ジポ
ンプ１３、ロウパスフィルタ１４、及び電圧制御発振器
１５を備えて成る。

【００２１】上記位相比較器１１は、外部入力信号４０
１と電圧制御発振器１５の出力信号４０２を入力とし、
両信号の位相差に応じた出力信号を形成する。すなわ
ち、外部入力信号４０１の位相が電圧制御発振器１５の
出力信号４０２の位相より進んでいる場合に位相比較器
１１は、ＵＰ出力端子１１２に両者の位相差に応じたパ
ルス幅を持つ信号を出力する。逆に外部入力信号４０１
の位相が電圧制御発振器１５の出力信号４０２の位相よ
り遅れている場合に位相比較器１１は、ＤＯＷＮ出力端
子１１２に両者の位相差に応じたパルス幅を持つ信号を
出力する。

【００２２】平滑フィルタ１２は位相比較器１１のＵＰ
出力端子１１１およびＤＯＷＮ出力端子１１２から出力
される信号を平滑化する。チャージポンプ１３は平滑化
された信号を入力して上記ＵＰ出力端子１１１およびＤ
ＯＷＮ出力端子１１２から出力される信号のパルス幅に
応じた電流を後段のロウパスフィルタ１４に出力する。

【００２３】上記ロウパスフィルタ１４はＰＬＬ回路の
諸特性を大きく左右する重要な構成要素であり、チャ−
ジポンプ１３の出力信号を入力とし、入力電流信号を所
定の電圧信号１３１に変換して出力する。なお、図１に
示すような１次ループのＰＬＬ回路のロウパスフィルタ
は抵抗Ｒのみで構成され、厳密にはロウパスフィルタと
言うことはできないが、ＰＬＬ回路においてはこのよう
に抵抗Ｒのみで構成されたフィルタに対しても慣用的に
ロウパスフィルタと称することがあるので本明細書では
それをもロウパスフィルタと言う。

【００２４】電圧制御発振器１５はアナログ加算器２３
の出力信号を入力とし、入力信号に応じた発振周波数を
持つ出力信号４０２を出力端子に形成する。電圧制御発
振器１５の入力信号電圧が上昇すると出力信号周波数は
上昇し、入力信号電圧が降下すると出力信号周波数は降
下する。また、本実施例のＰＬＬ回路で用いられる電圧
制御発振器１５は入力電圧が零であるときその出力信号
は一定周波数即ち固有自走周波数を持つものと仮定して
以下の説明を行う。

【００２５】従来のように上記位相比較器１１、平滑フ
ィルタ１２、チャ−ジポンプ１３、ロウパスフィルタ１
４、及び電圧制御発振器１５だけでＰＬＬ回路を構成し
た場合、ＰＬＬ本体回路１の雑音帯域幅を広く設定する
場合（例えばループゲインを大きくする場合）、高速同
期（高速引き込み動作）を行えるが出力の雑音は増大
し、逆に雑音帯域幅を狭く設定する場合、出力雑音は減
少するが高速同期を行うことはできない。本実施例にお
いて状態制御回路２はそれらを解決するために設けられ
る。

【００２６】上記状態制御回路２は第１スイッチ２２、
第２スイッチ２１、アナログ加算器２３、及び第１状態
制御パルス発生回路２４からなり、ＰＬＬ本体回路１の
動作状態を切り換える働きをする。すなわち、本実施例
のＰＬＬ回路の引き込み動作の第１段階である周波数引
き込み時において、例えば同期はずれ時に対応してトリ
ガ発生回路３（例えば、文献 H.Shirahama et. al., "
A NEW VERY FAST PLLSYSTEM WITH ANTI-PSEUDO-LOCK FU
NCTION", 1993 VLSI Symposium on Circuits,Digest of
Tecnical Papers, pp.75-76(May 1993). に示すような
回路）で生成されるトリガ信号３０１に応じて、第１状
態制御パルス発生回路２４の出力信号がアクティブレベ
ルに変化する。この第１状態制御パルス発生回路２４の
出力信号がアクティブレベルにされると、第２スイッチ
２１が開き（オフ状態）、第１スイッチ２２が閉じ（オ
ン状態）、ＰＬＬ回路は位相比較器１１、平滑フィルタ
１２、チャージポンプ１３、ロウパスフィルタ１４、第
１スイッチ２２、アナログ加算器２３、記憶保持回路で
ある容量Ｃｖｃｏ、及び電圧制御発振器１５からなる１
次のＰＬＬの構成を採る（以下そのようなループを第１
ＰＬＬループと称する）。この第１ＰＬＬループはその
ループのループゲインに従って周波数引き込みを完了す
ることになる。

【００２７】斯る周波数引き込み動作において、第１Ｐ
ＬＬループにおける動作では通常のＰＬＬ回路の動作に
対して、周波数引き込み動作で所定の値に制御された電
圧制御発振器１５の実効自走周波数の制御電圧が、以下
に説明する同期保持動作時においても、記憶保持回路で
ある容量Ｃｖｃｏによって保持される。

【００２８】次に、本実施例のＰＬＬ回路は第２段階で
ある位相引き込み及び同期保持動作を行う。本実施例の
ＰＬＬ回路の状態は、タイマ回路、シングルショット回
路等によって、周波数引き込み開始時から所定の時間が
経過した後に出力信号が変化するように構成された回路
の出力信号、あるいは本ＰＬＬ回路が周波数引き込みを
完了したことを検出して出力信号が変化するように構成
された回路の出力信号、である第１クリア信号３０２の
変化によって、第１段階から第２段階へ移行される。す
なわち、第１状態制御パルス発生回路２４のクリア端子
ＣＬＲに与えられる第１クリア信号３０２が周波数引き
込みの完了に対応してアクティブレベル（例えばロウレ
ベルからハイレベル）に変化されると、第１状態制御パ
ルス発生回路２４の出力信号２４１がインアクティブレ
ベル（例えばハイレベルからロウレベル）にされ、今度
は第２スイッチ２１が閉じ、第１スイッチ２２が開き、
本実施例のＰＬＬ回路は位相比較器１１、平滑フィルタ
１２、チャージポンプ１３、ロウパスフィルタ１４、第
２スイッチ２１、電圧制御発振器１５、アナログ加算器
２３からなるＰＬＬの構成を採る（以下そのようなルー
プを第２ＰＬＬループと称する）。この第２ＰＬＬルー
プは、そのループゲインに従って位相引き込みを完了
し、ＰＬＬ回路を同期保持状態とするように動作され
る。本実施例において第２ＰＬＬループは１次ループと
される。

【００２９】ここで、上記アナログ加算器２３は第１Ｐ
ＬＬループと第２ＰＬＬループを介する電圧制御発振器
１５への制御入力信号を合成するための回路である。即
ち、本実施例のＰＬＬ回路における周波数引き込み状態
時には（スイッチ２１＝オフ、スイッチ２２＝オン）、
アナログ加算器２３の出力信号はロウパスフィルタ１４
の出力電圧と等しくなり、位相引き込み状態時には（ス
イッチ２１＝オン、スイッチ２２＝オフ）、その出力信
号はロウパスフィルタ１４の出力電圧と容量Ｃｖｃｏの
電圧の和に等しくなるように構成されている。したがっ
て、第２ＰＬＬループにおいて容量Ｃｖｃｏは、周波数
引き込み完了時点における電圧制御発振器１５の出力周
波数に応ずる制御電圧を記憶保持しており、これが、ス
イッチ２１からの電圧信号２１１に加算され、位相引き
込み及び同期保持時の実効自走周波数を設定する制御電
圧として電圧制御発振器１５に供給される。すなわち、
本実施例ではＰＬＬ回路の状態を少なくとも第１ＰＬＬ
ループによる周波数引き込み状態と、第２ＰＬＬループ
による位相引き込み及び同期保持状態に分け、位相引き
込み状態における電圧制御発振器１５の実効自走周波数
を設定する制御電圧を、容量Ｃｖｃｏに記憶保持した電
圧として与えることになる。尚、第１ＰＬＬループと第
２ＰＬＬループとにおけるループゲインは、各ループの
抵抗成分や容量成分を相違させることによって簡単に相
違させることができる。それらのループゲインを積極的
に制御する構成については後の実施例で詳述する。

【００３０】図２に示すように、本実施例のＰＬＬ回路
はトリガ信号３０１がアクティブレベルにされると、第
１ＰＬＬループによって周波数引き込み動作が行われ
（例えばＰＬＬ回路への入力信号の１０００周期以下の
時間で完了され）、定常位相誤差出力によって電圧制御
発振器１５の制御電圧がＶsetに設定されることによ
り、電圧制御発振器１５の実効自走周波数が外部入力信
号４０１の周波数にほぼ等しく制御される。このときの
電圧制御発振器１５の制御電圧は容量Ｃｖｃｏにホール
ドされる。この直後に、本実施例のＰＬＬ回路は第２Ｐ
ＬＬループとされ、位相引き込みと同期保持を行う。

【００３１】本実施例によれば、〔１〕ＰＬＬ回路の状
態を少なくとも第１ＰＬＬループによる周波数引き込み
状態と、第２ＰＬＬループによる位相引き込み及び同期
保持状態に分け、周波数引き込みにおいては１次ループ
である第１ＰＬＬループによって引き込みを行うと共
に、周波数引き込み終了時に得られる電圧制御発振器１
５への制御電圧を容量Ｃｖｃｏに記憶保持し、これによ
り位相引き込み及び同期保持時の電圧制御発振器１５の
実効自走周波数を設定することにより、ループゲインが
比較的小さくても、引き込み動作の高速化を確保して雑
音帯域を小さくすることができる。〔２〕本実施例では
制御電圧の記憶保持を容量Ｃｖｃｏで行っており、第１
ＰＬＬループから第２ＰＬＬループへの切換えに際し
て、スイッチ２１，２２の切換えノイズなどによって制
御電圧が不所望に変動することを防止できる。〔３〕本
実施例のＰＬＬ回路の回路構成は１次ループのＰＬＬ回
路を基本としているために、いかなるループ定数を選択
してもジッタ伝達特性にピークやジッタの蓄積がなく、
従来の２モードＰＬＬ回路や周波数差検出器を持つＰＬ
Ｌ回路に比べて回路規模が非常に小さく、更に、周波数
引き込みを１次ループの第１ＰＬＬループによって行っ
ているために、非線形特性を持つ電圧制御発振器を使用
したＰＬＬ回路においても高速引き込みができ、かつプ
ルインレンジも広くすることができる。

【００３２】図３には本発明の第２実施例に係るＰＬＬ
回路が示される。第２実施例に係るＰＬＬ回路は上記第
１ＰＬＬループと第２ＰＬＬループのループゲインを利
得制御増幅器２５で相違させることによって最適化を図
った具体例として位置付けられる。本実施例のＰＬＬ回
路は図１に示されるＰＬＬ回路に対して、ＰＬＬ回路の
各状態（周波数引き込み状態、位相引き込み状態、同期
保持状態）に対応してループ定数（ループゲイン）を変
更できるように構成されている。ＰＬＬ回路のループ定
数Ｋ［１／ｓ］は位相比較器利得Ｋｄ［Ａ／ｒａｄ］
（平滑フィルタ利得を含む）、ＶＣＯ利得Ｋｏ［ｒａｄ
／ｓ／Ｖ］、抵抗Ｒの積、すなわちＫ＝Ｋｄ・Ｋｏ・Ｒ
で表され、以下の式（２）〜（４）に示すように、引き
込み時間ｔｐ、プルインレンジｆｐ及び雑音帯域幅ＢＬ
を大きく左右するパラメータである。本実施例のＰＬＬ
回路の入出力信号間の位相差φの時間ｔに対する振舞い
は、入力信号が入力した時間を零（すなわちｔ＝０）と
して、φ＝(Δω／K) {１−ｅｘｐ(−Ｋｔ)} {ｕ(０)−
ｕ(ｔ1)}＋(Δω／K){１−ｅｘｐ(−Ｋｔ1)}ｅｘｐ{−
Ｋ(ｔ−ｔ1)}ｕ(ｔ1)…（１）のように表される。ここで、Δωはｔ＝０における入出
力信号間の角周波数差、ｔ１は本ＰＬＬ回路の構成が第
１ＰＬＬから第２ＰＬＬに切り変わる時間であり、ｕは
単位ステップ関数である。そして、この式を時間ｔにつ
いて解くと引き込み時間ｔｐがｔｐ＝ｔ1＋Ｋｌｏｇ(φ１／φｅ) …（２）のように求まる。ここで、φｅは許容位相誤差、φ１は
時間ｔ１における入出力信号間の位相差；φ１＝Δω／
Ｋ（１−ｅｘｐ（−Ｋｔ１））である。プルインレンジ
ｆｐは引き込み時において入出力信号間の位相差の最大
値が±πを超えないような周波数差の範囲と定義する
と、式（１）よりｆｐ＝Ｋ／２ …（３）のように求まる。また、本ＰＬＬ回路は１次ループのＰ
ＬＬであるので、雑音帯域幅ＢＬはＢＬ＝Ｋ／４ …（４）となる。したがって、本実施例のＰＬＬ回路ではループ
定数（ループゲイン）が大きな場合には、引き込み時間
が短くなり、プルインレンジが拡大するが、雑音帯域幅
は広くなる。図３に示される本実施例のＰＬＬ回路は引
き込み状態と同期保持状態（定常状態）との間でループ
定数を利得制御増幅器２５で切り換えることにより、タ
イミング再生回路に適した特性、すなわち、高速引き込
み、広プルインレンジ、低出力雑音特性を持つように構
成されている。

【００３３】図３において、本実施例のＰＬＬ回路は図
１のＰＬＬ回路に比べて状態制御回路の構成が相違され
る。ＰＬＬ本体回路１及びトリガパルス発生回路３は上
記と同じに構成される。

【００３４】状態制御回路２は上記同様の第２スイッチ
２１、第１スイッチ２２、アナログ加算器２３、第１状
態制御パルス発生回路２４を備え、それらに対して引き
込み時（周波数引き込みと位相引き込み）と同期保持時
との間でＰＬＬのループ定数を切り換えるための回路、
すなわち、利得制御増幅回路２５および第２状態制御パ
ルス発生回路２６を付加して構成される。図４に示され
るように、本実施例のＰＬＬ回路は同期外れ状態に対応
して出力されるトリガパルス信号発生回路の出力３０１
をもとにして第１状態制御パルス発生回路２４の出力信
号２４１および第２状態制御パルス発生回路２６の出力
信号２６１が共にアクティブレベルにされることによっ
て周波数引き込み状態に入る。信号２４１がアクティブ
レベルにされることによってＰＬＬ回路は第１ＰＬＬル
ープによって動作され、信号２６１がアクティブレベル
にされることによって利得制御増幅回路２５の利得は相
対的に大きな値Ｋ１にされる。その後、周波数引き込み
の終了を示す信号である第１状態制御パルス発生回路２
４のＣＬＲ端子への入力信号３０２がアクティブレベル
に変化することによって本実施例のＰＬＬ回路は位相引
き込み状態へ入る。すなわち、信号２４１がインアクテ
ィブレベルにされることによってＰＬＬ回路は第２ＰＬ
Ｌループによって動作される。この後、本実施例のＰＬ
Ｌ回路は位相引き込み動作の完了に対応して出力信号が
変化する回路あるいはタイマ回路の出力信号である第２
クリア信号３０３がアクティブレベルにされて第２状態
制御パルス発生回路２６のＣＬＲ端子に供給されるまで
の間、第２ＰＬＬループによって位相引き込みを行って
おり、第２状態制御パルス発生回路２６のＣＬＲ端子に
供給される第２クリア信号３０３がアクティブレベルへ
変化されると、第２状態制御パルス発生回路２６の出力
信号２６１がインアクティブレベルに変化されて、利得
制御増幅回路２５の利得が例えばＫ１（＝Ｋｄ・Ｋｏ・
Ｋａ1・Ｒ）からＫ２（＝Ｋｄ・Ｋｏ・Ｋａ2・Ｒ）に変
化し、本実施例ＰＬＬ回路は定常状態に入る。このとき
Ｋ１＞Ｋ２である。

【００３５】以上のように本実施例のＰＬＬ回路には周
波数引き込み、位相引き込み、同期保持の状態があり、
各々の状態において図５に示すようなの回路構成とルー
プ定数を持つように制御される。また、本実施例のＰＬ
Ｌ回路の引き込み時間ｔｐ、プルインレンジｆｐ、雑音
帯域幅ＢＬは式（２）、（３）、（４）よりｔｐ＝ｔ1（Ｋ2／Ｋ1）＋Ｋｌｏｇ（φ1／φe）…
（５）ｆｐ＝Ｋ1／２…（６）ＢＬ＝Ｋ2／４…（７）となる。

【００３６】なお、本実施例ＰＬＬ回路に示した状態制
御パルス発生回路２４，２６及び状態制御回路２の形式
は順序回路に限定されるものではなく、例えば、状態制
御パルス発生回路２４，２６はシングルショットパルス
発生回路でもよく、状態制御回路の形式も周波数引き込
み、位相引き込み、同期保持の状態において図５に示す
ようなループ定数および回路からなるＰＬＬ回路を構成
できるものであれば特に図４に制限されない。

【００３７】図６には上記第１状態制御パルス発生回路
２４のＣＬＲ端子に供給される第１クリア信号３０２の
発生回路（第１クリア信号発生回路）２７の一例が示さ
れる。同図に示される第１クリア信号発生回路２７は第
１ＰＬＬループのアナログ加算器２３の入力信号２２１
（場合によってはロウパスフィルタの出力信号あるいは
平滑フィルタの出力信号でもよい）を入力信号とし、低
域フィルタ（積分器）２７１、高域フィルタ（微分器）
２７２およびしきい値回路２７３からなり、入力信号の
変化率が所定の値より小さくなったときに出力信号が変
化するように構成されている。すなわち、この第１クリ
ア信号発生回路２７は入出力信号間の周波数差に比例し
たＣｖｃｏの電圧２２１が所定の値に落ち着いた（収束
した）ことを検出し、第１制御パルス発生回路２４のク
リア信号３０２をアクティブレベルに変化させる。

【００３８】図７には第１クリア信号発生回路２７の各
部の出力信号と入力信号、すなわちＣｖｃｏの電圧２２
１の関係が示される。同図に示されるように、低域フィ
ルタ２７１は入力信号のリプルを除去するために設けら
れたものであり、その時定数は入力信号の概形を変化さ
せない程度、すなわちＰＬＬ回路の動作周波数程度が望
ましい。

【００３９】高域フィルタ２７２は低域フィルタ２７１
の出力信号を入力とし、Ｃｖｃｏ間の電圧２２１の変化
率が所定の値以下に落ちついているか否かを検出するも
のである。しきい値回路２７３は、高域フィルタ２７２
の出力信号が所定の値以下であれば、すなわちＣｖｃｏ
間の電圧２２１の変化率が所定の値以下であれば、出力
信号を変化させる回路である。なお、本回路はノイズに
よる誤動作を防ぐために、入出力信号特性にヒステリシ
ス特性を持っている方がよい。

【００４０】上記のような回路によって構成された第１
クリア信号発生回路２７の入出力信号間には、図７に示
すような関係が成り立ち、ＰＬＬ回路の周波数同期の完
了に対応して出力信号を変化させる。また、第１クリア
信号発生回路２７は上記のような形式に制限されること
はなく、周波数引き込みの完了を示す信号を検出して、
これによって出力信号を変化させるもの（例えば入出力
信号間の周波数差を直接検出できる周波数差検出回路の
出力信号）や周波数引き込みが完了できるような時間の
後に出力信号を反転させるタイマ回路でもよい。なお、
第１制御パルス発生回路２４としてトリガ信号が入力し
た時刻より一定時間が経過した後に、自動的に出力信号
を初期状態に戻すような回路を用いた場合（例えば、シ
ングルショットパルス回路）には、第１クリア信号発生
回路２７は必要でない。

【００４１】図８には第２状態制御パルス発生回路２６
のＣＬＲ端子に供給される第２クリア信号３０３の発生
回路（第２クリア信号発生回路）２８の一例が示され
る。図９には第２クリア信号発生回路２８への入力信号
２１１と第２クリア信号発生回路の各部の信号が示され
る。

【００４２】第２クリア信号発生回路２８は第２ＰＬＬ
のアナログ加算器２３の入力信号２１１（場合によって
はロウパスフィルタの出力信号あるいは平滑フィルタの
出力信号でもよい）を入力し、低域フィルタ（積分器）
２８１及びしきい値回路２８２から成り、入力信号が所
定の値より小さくなったときに出力信号が変化するよう
に構成されている。すなわち、本回路は入出力信号間の
位相差に対応した第１スイッチ２１の出力電圧２１１が
所定の値（許容位相誤差）以下になったことを検出し、
第２制御パルス発生回路２６のクリア信号３０３を発生
させる。

【００４３】第１クリア信号発生回路２４と同様に、低
域フィルタ２８１は入力信号のリプルを除去するために
設けられたものであり、その時定数は入力信号の概形を
変化させない程度、すなわちＰＬＬ回路の動作周波数程
度が望ましい。また、本回路ではその信号処理の過程で
微分演算を施していないので、場合によってはこの回路
を省略することもできる。

【００４４】しきい値回路２８２は、低域フィルタ２８
１の出力信号が所定のレベル以下であれば、すなわちス
イッチ２１の出力電圧２１１が所定の値以下であれば、
出力信号を変化させる回路である。なお、本回路はノイ
ズによる誤動作を防ぐために、入出力信号特性にヒステ
リシス特性を持っている方がよい。

【００４５】また、第２クリア信号発生回路２８は上記
のような形式に制限されることはなく、位相引き込みの
完了を示す信号を検出して、これによって出力信号を変
化させるものや位相引き込みが完了できるような時間の
後に出力信号を反転させるタイマ回路でもよい。なお、
第２制御パルス発生回路２６としてトリガ信号が入力し
た時刻より一定時間が経過した後に、自動的に出力信号
を初期状態に戻すような回路（例えば、シングルショッ
トパルス回路）を用いた場合には、第２クリア信号発生
回路２８は必要でない。

【００４６】図１０には第３実施例に係るＰＬＬ回路が
示される。このＰＬＬ回路は図３、図６、及び図８ので
説明した回路構成に対してトリガ信号発生回路の構成が
相違される。トリガ信号発生回路３は内部トリガ信号発
生回路３０とトリガ信号混合回路３１にて構成される。
内部トリガ信号発生回路３０は、入力信号４０１と出力
信号４０２とを入力し、所定の時間（通常は定期的なサ
ンプリング時間）に行われる同期状態チェックの結果、
同期外れが検出されたときに、内部トリガ信号をアクテ
ィブレベルにする。すなわち、同期外れを生じたときに
内部トリガ信号をアクティブに変化させる。トリガ信号
混合回路３１は上記内部トリガ信号又は外部トリガ信号
による周波数引き込み動作の開始の指示をトリガ信号３
０１として出力する。尚そのようなトリガ信号発生回路
の参考文献としては、H.Shirahama et. al., "A NEW VE
RY FAST PLL WITH SYSTEM ANTI-PSEUDO-LOCK FUNCTION"
1993 VLSI Symposium on Circuits ,Digest of Technic
al Papers, pp.75-76 (May 1993)がある。

【００４７】図１１には本発明の第４実施例に係るＰＬ
Ｌ回路が示される。本実施例のＰＬＬ回路は既に説明し
た各実施例のＰＬＬ回路とは、同期保持動作を２次ルー
プのＰＬＬで行うように構成されている点が相違され
る。図１１に示されるＰＬＬ回路は、図３に示される抵
抗Ｒで構成されたロウパスフィルタ１４を、抵抗Ｒと容
量ＣＬＰＦを直列接続したロウパスフィルタに変更した
ものである。これにより、本実施例のＰＬＬ回路は出力
周波数をホールドするための容量Ｃｖｃｏを持つ周波数
引き込み用の第１ＰＬＬループが周波数引き込みを終え
た後に、入力信号周波数の変化や出力周波数をホールド
する容量Ｃｖｃｏの出力値の変化（例えばクロストーク
や出力電圧の変化）等に伴い入出力信号間の周波数差が
発生した場合に、上記ローパスフィルタ１４の作用によ
ってその周波数差を補正することができるようにしたも
のである。

【００４８】図１１のＰＬＬ回路は上記各実施例のＰＬ
Ｌ回路と同様に、ＰＬＬ本体回路１、状態制御回路２及
びトリガパルス発生回路３からなる。ＰＬＬ本体回路１
はロウパスフィルタ１４を除いて上記実施例のものと同
じ構成とされる。

【００４９】状態制御回路２は図３で説明した実施例と
同様の、第２スイッチ２１、第１スイッチ２２、アナロ
グ加算器２３、状態制御パルス発生回路２４、利得制御
増幅回路２５、及び第２状態制御パルス発生回路２６を
備え、更に引き込み状態と同期保持状態でＰＬＬ回路の
ロウパスフィルタ１４の構成を切り換えるための第３ス
イッチ１４２を付加した構成とされる。本実施例のＰＬ
Ｌ回路は図３のＰＬＬ回路と同様の手順を経て引き込み
動作を完了する。すなわち、本実施例のＰＬＬ回路は同
期外れ状態に対応して出力されるトリガパルス信号発生
回路３の出力３０１をもとにして第１状態制御パルス発
生回路２４の出力信号および第２状態制御パルス発生回
路２６の出力信号がアクティブレベルに変化されること
によって引き込み（周波数引き込み）状態に入る。周波
数引き込み状態においてスイッチ２７は容量ＣＬＰＦを
抵抗Ｒから切り離し、代わりに抵抗Ｒの一端を接地す
る。その後、周波数引き込みの終了を示す信号である第
１状態制御パルス発生回路２４のＣＬＲ端子への入力信
号３０２がアクティブレベルに変化されることによって
本実施例のＰＬＬ回路は位相引き込み状態へ入る。位相
引き込み状態においてスイッチ２１はオン状態、スイッ
チ２２はオフ状態、スイッチ１４２は容量ＣＬＰＦを抵
抗Ｒに接続する。本実施例のＰＬＬ回路は位相引き込み
動作の完了に対応して出力信号が変化する回路あるいは
タイマ回路の出力信号である第２状態制御パルス発生回
路２６のＣＬＲ端子への入力信号３０３がアクティブに
されるまでの間、第２ＰＬＬループによって位相引き込
みを行っており、第２状態制御パルス発生回路２６のＣ
ＬＲ端子への信号３０３がアクティブに変化されると、
第２状態制御パルス発生回路２６の出力信号がインアク
ティブレベルに変化されることによって、利得制御増幅
回路２５の利得がＫ１（＝Ｋｄ・Ｋｏ・Ｋａ1・Ｒ）か
らＫ２（＝Ｋｄ・Ｋｏ・Ｋａ2・Ｒ）に変化し本ＰＬＬ
回路は定常状態に入る。ただし、Ｋ１＞Ｋ２とされる。

【００５０】このように本実施例のＰＬＬ回路には周波
数引き込み、位相引き込み、同期保持の状態があり、第
２実施例に示したＰＬＬ回路と異なり、位相引き込みお
よび同期保持状態において、ロウパスフィルタの容量Ｃ
ＬＰＦを抵抗Ｒに接続して第２ＰＬＬループを２次ルー
プとし、これにより、容量Ｃｖｃｏの保持電荷が変動し
ても、それによる局部発振器の実効自走周波数の変動分
を補正して出力周波数を制御することができる。

【００５１】なお、本実施例のＰＬＬ回路に示した状態
制御パルス発生回路２４，２６および状態制御回路２の
形式は順序回路に限定されるものではなく、例えば、状
態制御パルス発生回路２４，２６はシングルショットパ
ルス発生回路でもよく、状態制御回路２の形式も周波数
引き込み、位相引き込み、同期保持の状態において図５
に示すようなループ定数および回路からなるＰＬＬ回路
を構成できるものであればよく、また引き込み用ＰＬＬ
および同期保持用ＰＬＬのループの次数やＰＬＬの直流
ループゲインの制御の有無等のＰＬＬの具体的な構成方
法はＰＬＬ回路の用途に応じて多様に設定することがで
きる。

【００５２】上記各実施例によれば以下の作用効果があ
る。〔１〕図１に示されるようにＰＬＬ回路の状態を少
なくとも第１ＰＬＬループによる周波数引き込み状態
と、第２ＰＬＬループによる位相引き込み及び同期保持
状態に分け、周波数引き込みにおいては１次ループであ
る第１ＰＬＬループによって引き込みを行う。そして、
周波数引き込みによって得られた電圧制御発振器１５へ
の制御信号を容量Ｃｖｃｏに記憶保持し、これにより位
相引き込み及び同期保持時の電圧制御発振器１５の実効
自走周波数を外部入力信号周波数にほぼ等しくすること
ができるため、第２ＰＬＬループによる引き込みを高速
に行うことができる。更に、１次ループのＰＬＬループ
ではループゲインを小さくしても高速動作が可能であ
る。したがって、それらにより、全体として高速で雑音
帯域の小さなＰＬＬ回路を実現することができる。

【００５３】〔２〕位相引き込み状態における制御電圧
の初期状態を容量Ｃｖｃｏで与えるから、第１ＰＬＬル
ープから第２ＰＬＬループへの切換えに際して、位相引
き込み状態における制御電圧の初期状態がスイッチ２
１，２２の切換えノイズなどによって変動することを防
止でき、この点においても引き込み動作のための処理時
間短縮に寄与する。

【００５４】〔３〕本実施例のＰＬＬ回路の回路構成は
１次ループのＰＬＬ回路を基本としているために、いか
なるループ定数を選択してもジッタ伝達特性にピークや
ジッタの蓄積がなく、従来の２モードＰＬＬ回路や周波
数差検出器を持つＰＬＬ回路に比べて回路規模が非常に
小さく、更に、周波数引き込みを１次ループの第１ＰＬ
Ｌループによって行っているために、非線形特性を持つ
電圧制御発振器を使用したＰＬＬ回路においても高速引
き込みができ、かつプルインレンジも広くすることがで
きる。

【００５５】〔４〕図３に示される本実施例のＰＬＬ回
路は引き込み状態と同期保持状態（定常状態）とでルー
プ定数を利得制御増幅器２５で切り換えることにより、
タイミング再生回路に適した特性、すなわち、高速引き
込み、広プルインレンジ、低出力雑音特性を持つように
構成されている。

【００５６】〔５〕図１１に示されるように、同期保持
動作を２次ループのＰＬＬで行うように構成されたＰＬ
Ｌ回路は、周波数引き込み後、容量Ｃｖｃｏの保持電荷
が変動しても、その変動分を補正して位相引き込みを制
御することができる。

【００５７】〔６〕本実施例にＰＬＬ回路は同期はずれ
状態を起こしているとき（起動時を含む）、あるいは外
部からトリガ信号が入力されたときに、まず、出力周波
数保持機能を持つ１次ループのＰＬＬによって出力信号
周波数を入力信号周波数に等しくなるように制御し、次
に、通常の１次ループＰＬＬにより出力信号位相を入力
信号位相に等しくなるように制御し、最後に、ループ定
数の大きなＰＬＬにより同期保持を行うように構成され
ており、高速引き込み、低ジッタ特性の両立を図ること
ができる。このＰＬＬ回路は周波数引き込みを閉ループ
回路で行っているために、制御信号と出力周波数の間に
非線形性な特性がある局部発振器を用いたＰＬＬ回路に
おいても高速引き込みを実現することができる。

【００５８】〔７〕また、本実施例のＰＬＬ回路では１
次ループのＰＬＬによって周波数引き込みを行うので、
入力信号がＮＲＺ(Non-Return-to-Zero）符号のように
不規則な場合でも、正確に高速引き込みを行うことがで
きる。したがって、本実施例のＰＬＬ回路は通信システ
ムにおいてクロック再生素子として用いる場合に非常に
有効である。また、本実施例のＰＬＬ回路で使用した異
なる２つの１次ループのＰＬＬループの大部分の構成要
素は共用できるために、回路規模の増大を極力抑えるこ
とができる。

【００５９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６０】例えば、ＰＬＬ本体回路の局部発振器は電
圧制御発振器であるが、電流制御発振器（ＣＣＯ）の形
態をとることができ、また、その回路形式はエミッタ結
合型マルチバイブレータに限定されることもなく、例え
ば、リングオシレータの回路形式を採ることもできる。
また、第一段階で、周波数引き込みを時定数の小さな出
力周波数記憶保持機能を持つ１次ループのＰＬＬで行
い、第二段階で、位相引き込みを時定数の小さな通常の
１次ループのＰＬＬで行い、第三段階で、時定数の大き
な１次ループＰＬＬにより同期保持を行わせる構成に限
定されず、各スイッチの配置およびその制御動作のタイ
ミングは適宜変更可能である。また、ＰＬＬ回路はその
全部、又は外付けの抵抗成分や容量成分を除いてシング
ルチップ又はマルチチップで半導体集積回路化すること
ができる。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６２】すなわち、周波数引き込みによって得られ
た局部発振器への制御信号を記憶保持回路で保持して第
２ＰＬＬループの動作時における局部発振器の実効自走
周波数を設定し、また、周波数引き込み、位相引き込
み、定常時を考慮してループゲインの異なるＰＬＬルー
プを選択することにより、引き込み動作の高速化と出力
の低ジッタ化とを達成することができる。

【００６３】容量で構成されるような記憶保持回路を採
用するから、第１ＰＬＬループから第２ＰＬＬループへ
の切換えに際して、位相引き込み状態における制御電圧
の初期状態がループ切換えに伴うノイズなどによって変
動することを防止でき、この点においても引き込み動作
のための処理時間短縮に寄与する。

【００６４】上記効果は周波数引き込みのための第１Ｐ
ＬＬループを１次ループとしても実現できるので、入力
信号がＮＲＺ(Non-Return-to-Zero）符号のように不規
則な場合でも、正確に高速引き込みを行うことができ
る。したがって、本発明に係るＰＬＬ回路は通信システ
ムにおいてクロック再生素子として用いる場合に非常に
有効である。

【００６５】局部発振器や位相比較器など第１及び第２
ＰＬＬループの大部分の回路要素は共用されるため、物
理的回路規模の増大を極力抑えて上記効果を得ることが
できる。

【００６６】第２ＰＬＬループを選択的に２次ループと
することにより、周波数引き込み後、容量にホールドさ
れた局部発振器の制御信号情報電荷が変動しても、それ
による実効自走周波数の変動分を補正して位相引き込み
を制御することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＰＬＬ回路のブロッ
ク図である。

【図２】第１実施例における一例動作タイミングチャー
トである。

【図３】本発明の第２実施例に係るＰＬＬ回路のブロッ
ク図である。

【図４】第２実施例における一例動作タイミングチャー
トである。

【図５】第２実施例のＰＬＬ回路における周波数引き込
み、位相引き込み、及び同期保持の各状態での回路構成
とループ定数を示す説明図である。

【図６】第１クリア信号発生回路の一例ブロック図であ
る。

【図７】第１クリア信号発生回路の一例動作タイミング
チャートである。

【図８】第２クリア信号発生回路の一例ブロック図であ
る。

【図９】第２クリア信号発生回路の一例動作タイミング
チャートである。

【図１０】本発明の第３実施例に係るＰＬＬ回路のブロ
ック図である。

【図１１】本発明の第４実施例に係るＰＬＬ回路のブロ
ック図である。

【符号の説明】

１ＰＬＬ本体回路１１位相比較器１４ロウパスフィルタＲ抵抗ＣＬＰＦ容量１４２スイッチ１５電圧制御発振器２状態制御回路２１，２２スイッチＣｖｃｏ容量２３アナログ加算器２４第１状態制御パルス発生回路２６第２状態パルス発生回路２７第１クリア信号発生回路２８第２クリア信号発生回路３トリガ信号発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者江良佳和神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所光技術開発推進本部内

Claims

【特許請求の範囲】

【請求項１】制御信号に従って発振周波数が制御され
固有の自走周波数を有する局部発振器と、その出力信号
と外部入力信号との位相差に従った出力信号を形成する
位相比較器と、上記位相比較器の出力に基づいて上記局
部発振器の制御信号を形成するロウパスフィルタとを含
んで成るＰＬＬ本体回路と、上記外部入力信号に対する周波数引き込み時に上記ＰＬ
Ｌ本体回路を用いて第１ＰＬＬループを形成し、位相引
き込み及び定常時に上記ＰＬＬ本体回路を用いて第２Ｐ
ＬＬループを形成し、更に上記周波数引き込みによって
得られた局部発振器への制御信号を記憶保持回路で保持
して上記第２ＰＬＬループの動作時における局部発振器
の実効自走周波数を設定する状態制御回路と、を備えて
成るものであることを特徴とするＰＬＬ回路。
【請求項２】制御信号に従って発振周波数が制御され
固有の自走周波数を有する局部発振器と、その出力信号
と外部入力信号との位相差に従った出力信号を形成する
位相比較器と、上記位相比較器の出力に基づいて上記局
部発振器の制御信号を形成するロウパスフィルタとを含
んで成るＰＬＬ本体回路と、上記外部入力信号に対する周波数引き込み時に上記ＰＬ
Ｌ本体回路を用いて第１ＰＬＬループを形成し、位相引
き込み及び定常時に上記ＰＬＬ本体回路を用いて第２Ｐ
ＬＬループを形成し、更に上記周波数引き込みによって
得られた局部発振器への制御信号を記憶保持回路にて保
持して上記第２ＰＬＬループの動作時における局部発振
器の実効自走周波数を設定する状態制御回路とを備え、上記状態制御回路は周波数引き込み及び位相引き込み時
における第１及び第２ＰＬＬループのループゲインに対
して定常時における第２ＰＬＬループのループゲインを
小さくする利得制御手段を備えて成るものであることを
特徴とするＰＬＬ回路。
【請求項３】上記状態制御回路は、局部発振器の入力
に出力が結合された２入力加算器と、当該２入力加算器
の一方の入力とロウパスフィルタの出力とを選択的に接
続して第１ＰＬＬループを形成するための第１のスイッ
チと、上記２入力加算器の他方の入力とロウパスフィル
タの出力とを選択的に接続して第２ＰＬＬループを形成
するための第２のスイッチとを有し、上記記憶保持回路
は第１のスイッチと上記２入力加算器の他方の入力とを
結ぶ経路に接続されて成るものであることを特徴とする
請求項１又は２記載のＰＬＬ回路。
【請求項４】上記状態制御回路は更に、上記記憶保持
回路に保持される制御信号の変化率が所定以下とされる
状態を検出して、第１スイッチによる第１ＰＬＬループ
の選択状態を第２スイッチによる第２ＰＬＬループの選
択状態に切り換え制御するループ切換え制御回路を備え
て成るものであることを特徴とする請求項３記載のＰＬ
Ｌ回路。
【請求項５】上記ロウパスフィルタは、第２ＰＬＬルー
プの形成に同期して当該ループを２次ループとし、第１
ＰＬＬループの形成に同期して当該ループを１次ループ
とする切り換えスイッチを備えて成るものであることを
特徴とする請求項１乃至４の何れか１項記載のＰＬＬ回
路。
【請求項６】上記記憶保持回路は、第１ＰＬＬループ
に接続される容量素子で構成されて成るものであること
を特徴とする請求項１乃至５の何れか１項記載のＰＬＬ
回路。