JP3238287B2 - 位相同期発振器 - Google Patents

位相同期発振器

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JP3238287B2
JP3238287B2 JP19969294A JP19969294A JP3238287B2 JP 3238287 B2 JP3238287 B2 JP 3238287B2 JP 19969294 A JP19969294 A JP 19969294A JP 19969294 A JP19969294 A JP 19969294A JP 3238287 B2 JP3238287 B2 JP 3238287B2
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、例えばディジタル通信
でのビットタイミング(シンボルタイミング)再生等に
おいて、受信データからクロックの抽出を行う位相同期
発振器に関する。
【0002】
【従来の技術】一般に、ディジタル通信でのビットタイ
ミング再生におけるタイミング抽出には、PLL(Ph
ase−Locked Loop:位相同期ループ)回
路が用いられている。
【0003】ディジタル通信では、受信信号に変化の生
じないビット列(同一シンボルの連続)が存在すると、
受信信号からのエッジ抽出が行われないため、位相比較
のできないビット(シンボル)周期が発生することにな
る。
【0004】このような間欠的に位相比較が発生するデ
ィジタル通信での受信クロック抽出に用いられるPLL
回路として、位相比較が行われた周期だけチャージポン
プを起動する方式や、その際に発生するアップ/ダウン
チャージによる脈流電圧を除去するためのサンプルホー
ルダを用いた回路などが提案されている。
【0005】図8は、この様な従来のPLL回路の一構
成例を示すブロック図であり、図9はその動作タイミン
グチャートである。
【0006】このPLL回路は、後述する電圧制御発振
器(VCO)105より出力されたクロック信号CLK
と受信信号Dataとの位相比較を行う位相比較器10
1を有している。この位相比較器101は、クロック信
号CLKの上昇エッジ位置を基準として受信信号Dat
aの上昇エッジ位置を検出し、その結果によりチャージ
ポンプ102を制御するUp/Down信号を出力す
る。
【0007】ここで、図9に示すように、Up信号は、
受信信号Dataの上昇エッジで立上がり、クロック信
号CLKの上昇エッジで立ち下がる波形となり、Dow
n信号は、Up信号の下降エッジで立上がり、クロック
信号CLKの下降エッジで立ち下がる波形となる。そし
て、位相比較が行われない周期(図9の時刻t1,t2
を中心とする周期)は、Up/Down信号は発生しな
いようになっている。
【0008】チャージポンプ102は、前記Up/Do
wn信号によりそれぞれ制御される充電電流源102a
及び放電電流源102bと、これら電流源1022a,
102bで発生した電流iを電荷として蓄積するコンデ
ンサ103cとから構成され、位相比較が行われた周期
だけ起動する。
【0009】そして、前記チャージポンプ102のアッ
プ/ダウンチャージによってコンデンサ103cには電
圧vが生ずる。この電圧vには、位相比較が行われる度
に脈流電圧が発生してしまうので(図9の電圧波形v参
照)、これを除去するためにサンプルホールダ103
は、位相比較器101からのSamp信号によりチャー
ジポンプ102の充放電後の電圧をサンプリングして保
持している(図9の電圧波形v´参照)。
【0010】その後、サンプルホールダ103の出力電
圧v´はフィルタ104を通過して、VCO105の制
御電圧として入力される。
【0011】
【発明が解決しようとする課題】しかしながら、位相比
較が行われた周期だけチャージポンプを起動する方式の
位相比較器(以下、第1の位相比較器という。例えばI
BM型)を用いた上述した従来のPLL回路では、図9
から明らかなように、受信信号Dataの上昇エッジ位
置とクロック信号CLKの上昇エッジ位置とにつき、定
常的にπ/2のずれが生じてしまう。その結果、位相比
較器101が正常に動作し得る位相差の範囲は、クロッ
ク信号CLKの上昇エッジを中心に±π/2しか確保す
ることができず、正確な位相比較が行えないという問題
があった。
【0012】さらに、この方式のPLL回路では、充電
電流に引き続いて放電電流が発生するため、前述したよ
うに位相比較が行われる周期において三角波状の脈流電
圧が発生してしまう(図9の電圧波形v参照)。一方、
位相比較を行われない周期ではこの脈流電圧も発生しな
いため、VCO105への制御信号の平均電圧が位相比
較が行われる周期と、行われない周期とでずれることに
なり、PLL回路全体野の安定性を損なうことになる。
【0013】そこで、この脈流電圧を除去するために、
上述したように図8に示すようなサンプルホールダ10
3を用いたPLL回路が提案されている。しかし、この
PLL回路では、位相比較後のチャージポンプ102の
電圧vが確定するのが、クロック信号CLKの上昇エッ
ジから+πの時点(図9参照:Down信号の下降エッ
ジ時点)になるため、位相比較の結果がサンプルホール
ダ102に取り込まれて電圧v´に反映されるまでの平
均時間は、受信信号Dataの上昇エッジ位置から約3
π/2かかることになり、PLL回路の追従特性を遅く
してしまう要因となっていた。
【0014】このように、第1の位相比較器を用いた場
合には種々の問題点が生ずるので、この第1の位相比較
器に代えて、受信信号Dataのエッジ位置とVCOが
発生するクロック信号CLKとの定常位相差を0にでき
(上述したπ/2のずれが生じない)、チャージポンプ
の充放電完了時間を早くできる位相比較器(以下、第2
の位相比較器という。例えばモトローラ型)を用いるこ
とが考えられる。
【0015】しかし、この方式では、位相比較が行われ
ない周期においてもチャージポンプが起動するため、こ
の周期において異常な電圧変動が発生し、PLL回路が
誤動作するという問題があった。そのため、未だに第2
の位相比較器を用いたPLL回路を実現することができ
ず、依然として、上述したPLL回路の追従特性が遅い
等の問題を解決することはできなかった。
【0016】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、位相比較器が
正常に認識できる位相差の範囲を拡大することができる
位相同期発振器を提供することである。またその他の目
的は、VCOを制御するチャージポンプの電圧に不要な
脈流成分の発生がしないようにした位相同期発振器を提
供することである。さらに、その他の目的は、位相比較
が行われなかった周期にも、チャージポンプによる異常
な電圧変動が発生しないようにして誤動作を防止できる
位相同期発振器を提供することである。さらに、その他
の目的は、追従特性を改善した位相同期発振器を提供す
ることである。
【0017】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、クロック信号を基準とした一定の
周期毎に該クロック信号と入力データとの位相比較を行
う位相比較手段と、前記位相比較手段の位相比較結果に
基づいて動作する充電電流源及び放電電流源とこれらの
電流源の出力に応じた電荷を蓄積するコンデンサとを有
するチャージポンプ手段と、前記コンデンサで発生する
電圧を保持するサンプルホールド動作を行うサンプルホ
ールダと、前記位相比較手段による前記位相比較が行わ
れなかった周期でオンし、前記サンプルホールダの保持
電圧を前記チャージポンプの前記コンデンサへフィード
バックするスイッチ手段と、前記サンプルホールド手段
の保持電圧の変化に対して周波数帯域制限を施すフィル
タ手段と、前記フィルタ手段の出力電圧に基づいて発振
周波数が制御され前記クロック信号を出力する電圧制御
発振器とを備えたことにある。
【0018】また、前記位相比較手段は、前記入力デー
タのエッジを検出し、その検出時にセットされ前記クロ
ック信号の周期の+π時点でクリアされるアップ信号を
出力するエッジ検出手段と、前記クロック信号と同一に
0から+πの期間に亘って出力されるダウン信号及び前
記アップ信号の両信号が前記クロック信号の−πから+
πの周期の間に揃って出力されたことを検出して、ミー
ト信号を出力するサンプリング指示手段と、前記ミート
信号がクロック信号の+π時点でセットされないときに
セット信号を出力するセット信号生成手段とを備え、前
記チャージポンプ手段の前記充電電流源及び前記放電電
流源は、それぞれ前記アップ信号及び前記ダウン信号に
基づいて動作し、前記サンプルホールダは、前記ミート
信号に基づいて前記サンプルホールド動作を行い、前記
スイッチ手段は、前記セット信号に基づいてオンして前
記サンプルホールダの保持電圧を前記チャージポンプの
前記コンデンサへフィードバックするように構成するこ
とが望ましい。
【0019】また、前記充電電流源及び前記放電電流源
の発生する各電流量は、絶対値がほぼ同一となるように
調整されることが望ましい。
【0020】また、前記スイッチ手段のオン時に、前記
フィルタ手段の出力電圧を前記チャージポンプの前記コ
ンデンサへフィードバックするようにしてもよい。
【0021】また、前記サンプルホールダの保持電圧を
係数倍する電圧係数倍手段を設け、前記スイッチ手段の
オン時に、前記サンプルホールダの保持電圧を前記電圧
係数倍手段により係数倍して前記チャージポンプの前記
コンデンサへフィードバックすることが望ましい。
【0022】また、前記フィルタ手段の出力電圧を係数
倍する電圧係数倍手段を設け、前記スイッチ手段のオン
時に、前記フィルタ手段の出力電圧を前記電圧係数倍手
段より係数倍して前記チャージポンプの前記コンデンサ
へフィードバックするようにしてもよい。
【0023】また、前記サンプルホールダの保持電圧を
係数倍する第1の電圧係数倍手段と、前記フィルタ手段
の出力電圧を係数倍する第2の電圧係数倍手段とを設け
ると共に、前記第1と第2の電圧係数倍手段の各出力電
圧と予め設定された定電圧とを加算する加算手段を設
け、前記スイッチ手段のオン時に、前記加算手段の出力
電圧を前記チャージポンプの前記コンデンサへフィード
バックするようにしてもよい。
【0024】また、前記エッジ検出手段は、前記入力デ
ータの上昇エッジ及び下降エッジを検出してセットされ
前記周期の+π時点でクリアされるアップ信号を出力す
る構成にしてもよい。
【0025】
【作用】上述の如き構成によれば、例えば、位相比較手
段は、クロック信号の上昇エッジ位置を基準として−π
から+πの範囲に検出される入力データのエッジとクロ
ック信号との位相比較を行う。チャージポンプの放電電
流源を制御するダウン信号には、クロック信号自体が用
いられ、0から+πの期間に亘って放電が行われる。ま
た、チャージポンプの充電電流源を制御するアップ信号
は、前記入力データのエッジを検出してセットされ前記
クロック信号の周期の+π時点でクリアされる。入力デ
ータの検出がクロックの周期の0時点で行われるとき、
アップとダウンとが同じ長さの時間発生することとな
り、チャージポンプで発生する電荷の増減がなくなり、
位相同期発振器が定常位相で追従していることになる。
【0026】チャージポンプの充電電流源及び放電電流
源は、各々アップ信号及びダウン信号によって制御され
るが、両電流源の発生する電流量の絶対値がほぼ同じに
なるように調整することにより、両電流源同時に動作し
ているときにはチャージポンプの電荷の変化をほぼ0に
することができる。これにより、アップ信号がクロック
の上昇エッジを基準として、早く発生する場合にはその
時間差分の充電電荷が、遅く発生する場合にはその時間
差分の放電電荷がコンデンサに蓄積される。
【0027】また、充電電流源及び放電電流源の両電流
源が同時に動作している期間は実質的にはチャージポン
プの電位変動はないので、アップ/ダウン両信号が揃っ
たことを検出するミート信号が発生した時点で、サンプ
ルホールダを起動しこの時の電位を保持する。
【0028】前記クロック信号の−πから+πの周期内
に入力データのエッジが検出されなかった時には、ダウ
ン信号のみが発生してチャージポンプの電荷が一方的に
放出されてしまうので、この周期の+πの時点でセット
信号を出力してスイッチ手段をオンし、サンプルホール
ダで保持していた電圧をチャージポンプのコンデンサへ
フィードバックする。これにより、チャージポンプは、
ダウン信号のみが発生して一方的に電荷が放出される前
の電圧に復元される。
【0029】サンプルホールダ出力された信号は、PL
Lの追従特性を決定するフィルタを通過して、前記クロ
ック信号を発生している電圧制御発振器の制御電圧とし
て入力される。
【0030】また、前記スイッチ手段のオン時に、前記
フィルタ手段の出力電圧を前記チャージポンプの前記コ
ンデンサへフィードバックすることにより、サンプルホ
ールダの保持電圧の変化に対するフィルタの出力電圧の
過渡応答が中断されて、電圧制御発振器の制御電圧の変
動を抑制することができる。
【0031】また、スイッチ手段のオン時に、サンプル
ホールダの保持電圧を電圧係数倍手段により係数倍して
前記チャージポンプの前記コンデンサへフィードバック
することにより、例えば前記係数を0〜1の値に選択す
れば、位相比較が行われない周期が連続する場合におい
て、電圧制御発振器の制御電圧は次第に収束し、電圧制
御発振器の発振が一定状態に収束される。
【0032】また、スイッチ手段のオン時に、フィルタ
手段の出力電圧を電圧係数倍手段より係数倍してチャー
ジポンプのコンデンサへフィードバックすることによ
り、フィルタの出力電圧の過渡応答が中断されると共
に、例えば係数を0〜1の値に選択すれば、位相比較が
行われない周期が連続する場合において、電圧制御発振
器の制御電圧が次第に収束し、電圧制御発振器の発振が
一定状態に収束される。
【0033】また、スイッチ手段のオン時に、加算手段
の出力電圧をチャージポンプのコンデンサへフィードバ
ックすることにより、第1及び第2の電圧係数倍手段の
係数を各々0〜1の値に選択すれば、位相比較が行われ
ない周期が連続する場合において、電圧制御発振器の制
御電圧を予め設定された定電圧に収束させることができ
る。
【0034】また、エッジ検出手段は、入力データの上
昇エッジ及び下降エッジを検出し、その検出時にセット
されクロック信号の周期の+π時点でクリアされるアッ
プ信号を出力する構成にすることにより、入力データの
上昇エッジと下降エッジの両方を位相比較に利用するこ
とができ、位相比較の頻度を高めることができる。
【0035】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図1は、本発明の位相同期発振器の第1実施例に
係るPLL回路の構成を示すブロック図である。
【0036】このPLL回路は、クロック信号CLKと
受信信号Dataとの位相比較を行い、Up(アップ)
信号、Down(ダウン)信号、Meet(ミート)信
号、及びSet(セット)信号を出力する位相比較器1
を備え、その位相比較器1の出力側には、前記Up信号
及びDown信号により充放電動作を行うチャージポン
プ2と、前記Meet信号によりチャージポンプ2の出
力電圧を保持するサンプルホールダ3とが順次接続され
ている。
【0037】チャージポンプ2は、前記Up信号及びD
own信号によりそれぞれ制御される充電電流源2a及
び放電電流源2bと、これら電流源2a,2bで発生し
た電流を電荷として蓄積するコンデンサ2cとで構成さ
れ、コンデンサ2cから充放電に対応した出力電圧が取
り出される。なお、両電流源2a,2bが同時に動作し
ているときの蓄積電荷の変化をほぼ0とするために、両
電流源2a,2bの電流量はほぼ均等に設定されてい
る。
【0038】さらに、サンプルホールダ3の出力側は、
前記Set信号によりオンするスイッチ4を介してチャ
ージポンプ2のコンデンサ2cにフィードバック接続さ
れると共に、サンプルホールダ3の保持電圧の変化に対
して周波数帯域制限を施すフィルタ5が接続されてい
る。PLLの追従特性を決定するフィルタ5は、ローパ
スフィルタ(LPF)等で構成され、その出力側が前記
クロック信号CLKを発振するVCO6が接続されてい
る。
【0039】図2は図1中の位相比較器1の内部構成を
示す回路図である。
【0040】位相比較器1は、フリップフロップ1a,
1bと、ANDゲート1c,1dと、遅延回路1e,1
fとで構成されている。
【0041】フリップフロップ1aのデータ端子Dには
電源電位VCCが、クロック端子には受信信号Data
が、またクリア端子CLRにはANDゲート1cから出
力されるクリアパルスA1がそれぞれ供給される。そし
て、フリップフロップ1aの出力端子Q1からはUp信
号が出力されるようになっている。
【0042】このフリップフロップ1aは、受信信号D
ataの上昇エッジによってセットされ、クリアパルス
A1によってクリアされる。そして、Up信号は受信信
号Dataのエッジ検出時点からクロック信号CLKの
+π時点までセットされる信号となる。
【0043】前記クリアパルスA1は、ANDゲート1
cと遅延回路1eとによって生成される。遅延回路1e
は、クロック信号CLKを取り込み、クリアパルスA1
のパルス幅として必要な時間幅の遅延を発生させ、AN
Dゲート1cは、遅延回路1eで遅延されたクロック信
号CLKを用いてクロック信号CLKの後縁微分信号を
発生する。このクリアパルスA1はクロック信号CLK
の+π時点に発生する。
【0044】また、Down信号は、クロック信号CL
Kと同一の信号であり、クロック信号CLKが0から+
π時点となる間にセットされる。そして、ANDゲート
1dは、Up信号とDown信号とが同時にセット状態
にあることを検出し、サンプルホールダ3のサンプリン
グ信号として用いられるMeet信号を出力する。
【0045】また、このANDゲート1dの出力である
Meet信号は、フリップフロップ1bのデータ端子D
へ供給される。さらに、このフリップフロップ1bのク
ロック端子にはクロック信号CLKが供給され、クリア
端子CLRと出力端子Q2との間には遅延回路1fが接
続され、出力端子Q2からはSet信号が出力される。
【0046】このフリップフロップ1bは、クロック信
号CLKが+π時点となった時に前記Meet信号が発
生していないことを検出してセットされ、Set信号を
出力する。このSet信号は、上述したようにチャージ
ポンプ2のコンデンサ2cに、サンプルホールダ3の保
持電圧をフィールドバックするためのスイッチ4を起動
する信号として出力され、このフィードバック動作に必
要な時間だけ保持するため、遅延回路1fによって発生
する遅延時間だけ保持された後、クリア端子CLRに入
力されて自らクリアされる。
【0047】以上のように構成される本実施例の動作を
図3の動作タイミングチャートを参照しつつ説明する。
【0048】図3に示すように、Up信号は、受信信号
Dataのエッジを検出した時刻からクロック信号CL
Kが+πとなる時刻までセットされ、Down信号はク
ロック信号CLKが0から+π時刻となる間に亘ってセ
ットされる。
【0049】検出された受信信号Dataのエッジ位置
とクロック信号CLKの位相が揃っていれば、Up/D
own信号は同時にセットされ、同じ期間だけ保持され
る(図3の時刻T1,T4,T7,T10)。受信信号
Dataから検出されたエッジ位置がクロック信号CL
Kの位相よりも早ければ、その分だけUp信号が早くセ
ットされ、Down信号よりも長い時間保持される(図
3の時刻T2,T3)。逆に受信信号Dataから検出
されたエッジ位置がクロック信号CLKの位相よりも遅
ければ、その分だけUp信号が遅くセットされ、結果的
にDown信号の方が長く保持される(図3の時刻T
5,T6)。
【0050】これらUp信号及びDown信号は、それ
ぞれチャージポンプ2の充電電流源2a及び放電電流源
2bの充放電動作を制御する。両電流源2a,2bで発
生した電流はコンデンサ2cに電荷として蓄積され、充
放電電流量に対応した電圧として取り出される。これに
よって、位相比較器1で検出された位相差に応じた電圧
が、チャージポンプ2に発生することになる。
【0051】サンプルホールダ3は、位相比較器1での
位相差の検出が完了したことを示すMeet信号が出力
されるのを受けて、この時点でチャージポンプ2に発生
している電圧をサンプリングしてその電圧を保持する。
【0052】受信信号Dataからエッジの検出が行わ
れず、正常な位相比較が行われなかったクロック信号C
LKの周期(図3の時刻T8,T11を中心とする周
期)では、このMeet信号が発生しないため、サンプ
ルホールダ3の保持している電圧は変化しない。
【0053】また、この周期では、位相比較器1はDo
wn信号のみを発生するため、チャージポンプ2は放電
電流源2bだけが起動され、コンデンサ2cの電荷が一
方的に放出される(図中×印の波形)。このままでは、
位相比較が実際に行われなかったにも関わらず、チャー
ジポンプ2の出力電圧が変化してしまう結果、PLLの
誤動作を引き起こすことになるので、本実施例では、ク
ロック信号CLK周期の−πから+πの期間内に受信信
号Dataからのエッジ検出が行われなかったことを検
出して位相比較器1からSet信号を出力してスイッチ
4をオン状態にし(図3の時刻T9,T12)、サンプ
ルホールダ3の保持電圧をチャージポンプ2のコンデン
サ2cへフィードバックする。これによって、チャージ
ポンプ2は、ダウン信号のみが発生して一方的に電荷が
放出される前の電圧に復元される。
【0054】本実施例によれば、位相比較が行われない
周期においては、スイッチ4をオン状態にし、サンプル
ホールダ3の保持電圧をチャージポンプ2のコンデンサ
2cへフィードバックするようにしているので、放電電
流源2bだけの起動に起因するチャージポンプ2の異常
な電圧変動の発生を回避することができる。
【0055】これにより、前述した第1の位相比較器に
代えて第2の位相比較器を用いてPLL回路を構成する
ことができたので、チャージポンプ2の充放電完了時間
が早くなり、受信信号Dataのエッジ位置とVCOが
発生するクロック信号CLKとの定常位相差を0にでき
(前述したπ/2のずれが生じない)、位相比較器1が
正常に動作し得る位相差の範囲をクロック信号CLKの
上昇エッジを中心に±πの範囲(従来では±π/2)す
ることが可能となる。さらに、チャージポンプ2は、従
来のように充電電流に引き続いて放電電流が発生すると
いった動作をしないことから、チャージポンプ2の電圧
vに従来のような不要な脈流成分が発生することはな
い。
【0056】また、位相比較の結果がサンプルホールダ
に取り込まれて電圧v´に反映されるまでの平均時間に
つき、従来は図9から明らかなように約3π/2程度か
かっているのに対し、本実施例では図3から明らかなよ
うに約π/2程度と短くなり、PLLの追従性能が向上
する。
【0057】図4は、本発明の位相同期発振器の第2実
施例に係るPLL回路の要部構成を示すブロック図であ
る。
【0058】本実施例のPLL回路は、図1に示す上述
の第1実施例のPLL回路において、サンプルホールダ
3の保持電圧をα(=0〜1)倍する電圧係数倍手段1
1を設け、スイッチ4のオン時に、サンプルホールダ3
の保持電圧v´を電圧係数倍手段11によってα倍して
前記チャージポンプ2のコンデンサ2cへフィードバッ
クするようにしたものである。
【0059】位相比較が行われない周期が連続する場合
には、VCO6の制御電圧はα倍の等比数列のように変
化する。例えば係数αを0〜1の値に選択すればVCO
6の制御電圧は次第に収束し、VCO6の発振を一定状
態に収束させることができる。
【0060】図5は、本発明の位相同期発振器の第3実
施例に係るPLL回路の要部構成を示すブロック図であ
る。
【0061】本実施例のPLL回路は、図1に示す上述
の第1実施例のPLL回路において、フィルタ5の出力
電圧をβ倍する電圧係数倍手段21を設け、スイッチ4
のオン時に、フィルタ5の出力電圧v´´を電圧係数倍
手段21によってβ(=0〜1)倍して、前記チャージ
ポンプ2のコンデンサ2cへフィードバックするように
したものである。
【0062】本実施例によれば、サンプルホールダ3の
保持電圧の変化に対するフィルタ5の出力電圧v´´の
過渡応答を中断することができ、VCO6の制御電圧の
変動を抑制することができる。
【0063】さらに、例えば係数βを0〜1の値に選択
すれば、位相比較が行われない周期が連続する場合にお
いて、VCO6の制御電圧が次第に収束し、VCO6の
発振を一定状態に収束させることができる。
【0064】図6は、本発明の位相同期発振器の第4実
施例に係るPLL回路の要部構成を示すブロック図であ
る。
【0065】本実施例のPLL回路は、図1に示す上述
の第1実施例のPLL回路において、サンプルホールダ
3の保持電圧をα(=0〜1)倍する電圧係数倍手段1
1と、フィルタ5の出力電圧v´´をβ(=0〜1)倍
する電圧係数倍手段21とを設けると共に、これら電圧
係数倍手段11,21の各出力電圧と予め設定された定
電圧Eとを加算する加算手段31を設け、スイッチ4の
オン時に、加算手段31の出力電圧を前記チャージポン
プ2のコンデンサ2cへフィードバックするようにした
ものである。
【0066】本実施例によれば、位相比較が行われない
周期が連続する場合において、VOC6の制御電圧v´
´が次第に収束し、定電圧Eに収束させることができ
る。この定電圧Eを、PLL回路がフリーランする際の
望ましい発振周波数のVCO制御電圧に設定しておけ
ば、位相比較が行われないクロック信号CLKの周期が
連続する場合でも、PLL回路の発振周波数を任意に制
御することができる。
【0067】なお、本発明は上記実施例に限定されず種
々の変形が可能である。
【0068】例えば、上記実施例における位相比較器1
のエッジ検出手段は、フリップフロップ1aによって受
信信号Dataの上昇エッジのみを検出していたが、図
7に示すように、受信信号Dataの上昇エッジ及び下
降エッジをそれぞれ検出するフリップフロップ1a−
1,1a−2を設け、さらに、これらの出力データのオ
アをとるORゲート1a−3を設け、このORゲート1
a−3の出力をUp信号とする構成を用いてもよい。こ
の場合は、受信信号Dataの上昇エッジと下降エッジ
の両方を位相比較に利用することができ、位相比較の頻
度を高めることができる。
【0069】また、フィルタ5としては、上述したよう
にLPFによって構成してもよいが、チャージポンプ2
では、そのコンデンサ2cによって位相差信号の累積を
行っているので、必ずしもLPFで構成する必要はな
く、必要な周波数帯域の信号を透過するフィルタを用い
ることで、PLLの追従特性を任意に変更することがで
きる。
【0070】
【発明の効果】以上詳細に説明したように本発明によれ
ば、位相比較が行われない周期においては、スイッチ手
段オン状態にし、サンプルホールド手段の保持電圧をチ
ャージポンプ手段のコンデンサへフィードバックするよ
うにしているので、チャージポンプの異常な電圧変動の
発生を回避することが可能となる。
【0071】これにより、前述した第1の位相比較器に
代えて第2の位相比較器を用いて位相同期発振器を構成
することができるので、入力データのエッジ位置と電圧
制御発振器が発生するクロックとの定常位相差を0にで
き、位相比較器が正常に動作し得る位相差の範囲を±π
の範囲に拡大することが可能となる。さらに、チャージ
ポンプ手段の電圧に従来のような不要な脈流成分が発生
することはない。
【0072】また、位相比較の結果がサンプルホールド
手段に取り込まれて電圧制御発振器の制御電圧に反映さ
れるまでの平均時間を短縮することができ、PLL回路
の追従性能を向上させることができる。
【0073】また、前記スイッチ手段のオン時に、前記
フィルタ手段の出力電圧を前記チャージポンプの前記コ
ンデンサへフィードバックすることにより、電圧制御発
振器の制御電圧の変動を抑制することができる。
【0074】また、スイッチ手段のオン時に、サンプル
ホールダの保持電圧を電圧係数倍手段により係数倍して
前記チャージポンプの前記コンデンサへフィードバック
することにより、位相比較が行われない周期が連続する
場合において、電圧制御発振器の発振を一定状態に収束
することができる。
【0075】また、スイッチ手段のオン時に、フィルタ
手段の出力電圧を電圧係数倍手段より係数倍してチャー
ジポンプのコンデンサへフィードバックすることによ
り、電圧制御発振器の制御電圧の変動を抑制することが
できると共に、位相比較が行われない周期が連続する場
合において、電圧制御発振器の発振を一定状態に収束す
ることができる。
【0076】また、スイッチ手段のオン時に、加算手段
の出力電圧をチャージポンプのコンデンサへフィードバ
ックすることにより、位相比較が行われない周期が連続
する場合において、電圧制御発振器の制御電圧を予め設
定された定電圧に収束させることができる。
【0077】また、エッジ検出手段は、入力データの上
昇エッジ及び下降エッジを検出し、その検出時にセット
されクロック信号の周期の+π時点でクリアされるアッ
プ信号を出力する構成にすることにより、位相比較の頻
度を高めることが可能となる。
【図面の簡単な説明】
【図1】本発明の位相同期発振器の第1実施例に係るP
LL回路の構成を示すブロック図である。
【図2】図1中の位相比較器1の内部構成を示す回路図
である。
【図3】第1実施例の動作タイミングチャートである。
【図4】本発明の位相同期発振器の第2実施例に係るP
LL回路の要部構成を示すブロック図である。
【図5】本発明の位相同期発振器の第3実施例に係るP
LL回路の要部構成を示すブロック図である。
【図6】本発明の位相同期発振器の第4実施例に係るP
LL回路の要部構成を示すブロック図である。
【図7】本発明の変形例を示すPLL回路の要部回路図
である。
【図8】従来のPLL回路の一構成例を示すブロック図
である。
【図9】従来のPLL回路の動作タイミングチャートで
ある。
【符号の説明】
1 位相比較器 2 チャージポンプ 2a 充電電流源 2b 放電電流源 2c コンデンサ 3 サンプルホールダ 4 スイッチ 5 フィルタ 6 VCO 11 電圧係数倍手段 21 電圧係数倍手段 31 加算手段 E 定電圧 CLK クロック Data 受信信号 Up アップ信号 Down ダウン信号 Meet ミート信号 Set セット信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03L 7/10 H03L 7/093 H04L 7/033

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】 クロック信号を基準とした一定の周期毎
    に該クロック信号と入力データとの位相比較を行う位相
    比較手段と、 前記位相比較手段の位相比較結果に基づいて動作する充
    電電流源及び放電電流源とこれらの電流源の出力に応じ
    た電荷を蓄積するコンデンサとを有するチャージポンプ
    手段と、 前記コンデンサで発生する電圧を保持するサンプルホー
    ルド動作を行うサンプルホールダと、 前記位相比較手段による前記位相比較が行われなかった
    周期でオンし、前記サンプルホールダの保持電圧を前記
    チャージポンプの前記コンデンサへフィードバックする
    スイッチ手段と、 前記サンプルホールド手段の保持電圧の変化に対して周
    波数帯域制限を施すフィルタ手段と、 前記フィルタ手段の出力電圧に基づいて発振周波数が制
    御され前記クロック信号を出力する電圧制御発振器とを
    備えたことを特徴とする位相同期発振器。
  2. 【請求項2】 前記位相比較手段は、 前記入力データのエッジを検出し、その検出時にセット
    され前記クロック信号の周期の+π時点でクリアされる
    アップ信号を出力するエッジ検出手段と、 前記クロック信号と同一に0から+πの期間に亘って出
    力されるダウン信号及び前記アップ信号の両信号が前記
    クロック信号の−πから+πの周期の間に揃って出力さ
    れたことを検出してミート信号を出力するサンプリング
    指示手段と、 前記ミート信号がクロック信号の+π時点でセットされ
    ないときにセット信号を出力するセット信号生成手段と
    を備え、 前記チャージポンプ手段の前記充電電流源及び前記放電
    電流源は、それぞれ前記アップ信号及び前記ダウン信号
    に基づいて動作し、 前記サンプルホールダは、前記ミート信号に基づいて前
    記サンプルホールド動作を行い、 前記スイッチ手段は、前記セット信号に基づいてオンし
    て前記サンプルホールダの保持電圧を前記チャージポン
    プの前記コンデンサへフィードバックするようにしたこ
    とを特徴とする請求項1記載の位相同期発振器。
  3. 【請求項3】 前記充電電流源及び前記放電電流源の発
    生する各々の電流量は、その絶対値がほぼ同一となるよ
    うに調整されたことを特徴とする請求項2記載の位相同
    期発振器。
  4. 【請求項4】 前記スイッチ手段のオン時に、前記フィ
    ルタ手段の出力電圧を前記チャージポンプの前記コンデ
    ンサへフィードバックすることを特徴とする請求項1乃
    至3記載の位相同期発振器。
  5. 【請求項5】 前記サンプルホールダの保持電圧を係数
    倍する電圧係数倍手段を設け、 前記スイッチ手段のオン時に、前記サンプルホールダの
    保持電圧を前記電圧係数倍手段により係数倍して前記チ
    ャージポンプの前記コンデンサへフィードバックするこ
    とを特徴とする請求項1乃至3のいずれかに記載の位相
    同期発振器。
  6. 【請求項6】 前記フィルタ手段の出力電圧を係数倍す
    る電圧係数倍手段を設け、 前記スイッチ手段のオン時に、前記フィルタ手段の出力
    電圧を前記電圧係数倍手段より係数倍して前記チャージ
    ポンプの前記コンデンサへフィードバックすることを特
    徴とする請求項4記載の位相同期発振器。
  7. 【請求項7】 前記サンプルホールダの保持電圧を係数
    倍する第1の電圧係数倍手段と、前記フィルタ手段の出
    力電圧を係数倍する第2の電圧係数倍手段とを設けると
    共に、前記第1と第2の電圧係数倍手段の各出力電圧と
    予め設定された定電圧とを加算する加算手段を設け、 前記スイッチ手段のオン時に、前記加算手段の出力電圧
    を前記チャージポンプの前記コンデンサへフィードバッ
    クすることを特徴とする請求項1または2記載の位相同
    期発振器。
  8. 【請求項8】 前記エッジ検出手段は、 前記入力データの上昇エッジ及び下降エッジを検出し、
    その検出時にセットされ前記クロック信号の周期の+π
    時点でクリアされるアップ信号を出力する構成にしたこ
    とを特徴とする請求項2乃至7のいずれかに記載の位相
    同期発振器。
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