JP4072784B2 - スィープジェネレータを備えるｐｌｌ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＤ或はＤＶＤ等のジッタ量を測定するジッタ測定装置に用いるＰＬＬ回路に関し、特に、スィープジェネレータを備えたＰＬＬ回路に関する。
【０００２】
【従来の技術】
タイムインターバル形ジッタ測定装置は、ＣＤ或はＤＶＤ等のピックアップより読み出されるＲＦ信号から直接クロック信号を再生（以下「再生クロック」という。）し、この再生クロックと該ＲＦ信号との間の時間のゆらぎをジッタ量として測定する機能を具えており、再生クロックを得るにはＰＬＬ（フェーズ・ロックド・ループ）回路を用いるのが一般的である。図４は、位相検波器、ループフィルタ及びＶＣＯ（電圧制御発振器）からなる基本的なＰＬＬ回路を示したものであり、周知の如くＰＬＬ回路は、入力信号に対して出力信号の位相が進んでいるか或は遅れているかを比較し、位相が進んでいる場合には遅れ制御を行い、位相が遅れている場合には進み制御を行うことで入力信号の位相に出力信号の位相を追従させ入力信号の周波数に応じた周波数の出力信号を得るものである。
【０００３】
しかし、ＣＤやＤＶＤ等のピックアップより読み出されるＲＦ信号はランダムに変化するビットデータであり、このビットデータ自身から直接クロック信号を取り出すためには、通常「ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．ＶＯＬ．２７，ＮＯ．１２．ＤＥＣＥＭＢＥＲ １９９２」の３１頁から３３頁に記載されるＨｏｇｇｅの位相検波器を用いたＰＬＬ回路（以下「ＢｉｔＰＬＬ回路」という。）を用いる。
【０００４】
但し、ビットデータの周波数と再生クロックの周波数が著しく異なる場合、単にＨｏｇｇｅの位相検波器を用いるだけではループフィルタにて積分される直流電圧が僅かな値となり、両者の周波数を一致させることが困難になるため、周波数が広範囲に変化するビットデータを扱う必要のあるジッタ測定装置においては、図５に示すとおり、通常スィープジェネレータ回路３０を別に設け、その掃引信号によってＶＣＯの周波数を可変し、ビットデータの周波数に再生クロックの周波数を一致させ易くしたＢｉｔＰＬＬ回路を用いる。そして、このようなＢｉｔＰＬＬ回路を用いる場合には周波数一致状態を保持する必要があるため、ＶＣＯの出力とビットデータとの位相同期状態を比較し、同期状態になったと同時に掃引を停止させ且つ掃引停止時点の電圧を保持させるように機能する同期検出器をスィープジェネレータに回路３０に設ける。
【０００５】
これによって、両者の周波数が一致すればスィープジェネレータからは掃引停止時の直流電圧が出力され、これとループフィルタからの出力を加算器３を通してＶＣＯに入力することによって周波数一致状熊を保持すると共に、ループフィルタの出力による位相同期制御が可能になる。
【０００６】
図６は、本スィープジェネレータ回路３０の掃引状態を示すものであり、同図から分かるとおり、掃引速度は一定である。また、Ｖ１は２５ＭＨｚに対応する電圧を表し、Ｖ２は３０ＭＨｚに対応する電圧を表している。但し、確実に再生クロックを得るにはＶＣＯの周波数変化範囲をそれより広める必要があるので、実際には該スィープジェネレータ回路が１回掃引する間に概ね２４ＭＨｚから３１ＭＨｚまでＶＣＯの周波数は変化する。
【０００７】
周知の如くＰＬＬ回路は二次遅れ要素の伝達関数として表され、その伝達関数Ｇ（ｓ）は一般に以下のように表される。
Ｇ（ｓ）＝ωｎ^２／Ｓ^２＋２ζωｎＳ＋ωｎ^２
本方式のＢｉｔＰＬＬ回路も同様に二次遅れ要素の伝達関数として表され、減衰率ζと回路固有の周波数ωｎによって定まる整定時間（減衰振動期間）があるため、周波数が一致しても瞬時にその状態が保持される訳ではなく、整定時間経過後にループが定常状態になるという性質がある上、ビットデータの広範囲な周波数変化に対応させるが故に本ＢｉｔＰＬＬ回路は通常のＰＬＬ回路に比して、より不安定な振る舞いを示す傾向がある。
【０００８】
かかる不安定な振る舞いは、スィープジェネレータの掃引速度が高速になるほどビットデータの周波数に再生クロックの周波数を一致させ難くなる反面、スィープジェネレータの掃引速度がループ系の応答速度よりも低速になるほど異常な位相同期状態を生じさせ易くなり、その結果、本来所望としないビットデータに位相を同期させ再生クロックを生成しかねないという欠点として現われる。
【０００９】
とりわけ所望としないビットデータに位相を同期させる欠点は、以下のような整数比ｍが成立するビットデータの周波数に再生クロックの周波数を一致させて位相同期を開始してしまう現象として現われ、かかる異常な位相同期現象を擬似ロック現象と呼ぶ。
ｎ１×ｆｏ＝ｎ２×ｆｖ
ｆｏ＝ｍ×ｆｖ（但し、ｍ＝ｎ２／ｎ１）−−−−▲１▼
上式において、ｆｏはビットデータの周波数、ｆｖは再生クロックの周波数を示し、またｎ１及びｎ２は整数を示している。そして擬似ロック現象は、ビットデータの周波数に容易に追従し得る条件が揃っている時即ちビットデータに含まれるジッタ量が極めて僅かな時且又スィープジェネレータの掃引速度に比してループ系の応答速度が速い時に生じ易い。
【００１０】
図７は、整数比ｍとＨｏｇｇｅの位相検波器から出力される平均電圧との関係を概略的に示したものであり、例えば整数比ｍが４／５或は５／４の場合でもその比に応じた平均電圧が前記位相検波器から出力されることを示している。即ち同図は、整数比ｍが成立する周波数同士間で擬似ロック現象が生じていることを表し、このような整数比においては、次のような周波数同士間で擬似ロック現象が生じることになる。
２４．８ＭＨｚ（ｆｏ）＝０．８０×３１ＭＨｚ（ｆｖ） （ｍ＝４／５）
３０．０ＭＨｚ（ｆｏ）＝１．２５×２４ＭＨｚ（ｆｖ） （ｍ＝５／４）
【００１１】
上記の周波数差は夫々、６．２ＭＨｚ、６．０ＭＨｚであるため、ＶＣＯの周波数可変範囲が概ね５ＭＨｚ程度以下であれば、擬似ロック現象は極めて生じ難い。
そこで、この程度の周波数範囲になるようにＶＣＯの可変範囲を狭めて擬似ロック現象を対処する方法があるが、この方法はジッタ測定装置が扱えるビットデータの周波数範囲を狭めることになるため、利用者に対する利便性を損なうという欠点がある上、より広範囲に周波数が変化する新たなＣＤ或はＤＶＤ等が出現した場合の対応は困難である。
【００１２】
そのため、ビットデータの周波数やＢｉｔＰＬＬ回路の応答特性から、ループ系が追従し得る程度で且つ擬似ロックが生じ難い程度の掃引速度を経験的に割り出し、スィープジェネレータの掃引速度を人為的に最適化する方法（以下「微調整」という。）によって従来対処している。
【００１３】
しかしながら、ＣＤやＤＶＤ等は、夫々ビットデータの周波数が異なる上、ビットデータに含まれるジッタ量も常に一定ではないため、この微調整が災いして逆に擬似ロック状態を発生させかねないほど本微調整による対処は、実際には容易でなく、しかも新たな再生クロックを生成しようとする度に人為的微調整が必要になるという問題がある。
【００１４】
【発明が解決しようとする課題】
本発明は、前記課題を解決するためになされたものであって、その目的は、ビットデータの周波数範囲に関係なく自動的に所望のビットデータに位相を同期させるスィープジェネレータを備えるＰＬＬ回路を提供することにある。
【００１５】
即ち前記課題を解決するため、請求項１に記載の発明は、位相検波器１、ループフィルタ２及びＶＣＯ４を具え、前記ループフィルタとＶＣＯの間に加算器３を設け、該ループフィルタからの位相検波信号とスィープジェネレータ回路５からの掃引信号を該加算器にて加算してＶＣＯへ入力し、ＶＣＯの出力を前記位相検波器に帰還してビットデータの周波数にＶＣＯの周波数を追従させるＰＬＬ回路において、
前記スィープジェネレータ回路には掃引制御手段（１０）、電流源（１４）、積分手段（１６）、電圧コンパレータ（１８）、同期検出器（１２）、サンプルホールド手段（１１）を設け、前記積分手段の出力を前記電圧コンパレータの入力に接続し、前記積分手段の入力には電流源（１４）のプラス側と第１のスイッチ手段（１３）の一方の接点を接続し、電流源（１４）のマイナス側と第２のスイッチ手段（１５）の一方の接点を接続し、前記第１のスイッチ手段の他方の接点をプラス電源に接続し、前記第２のスイッチ手段の他方の接点をマイナス電源に接続する。
また、ビットデータ信号と、ＶＣＯ４から出力される再生クロック信号即ちフィードバック信号とを同期検出器（１２）に入力し、掃引制御手段（１０）には前記同期検出器の出力と前記電圧コンパレータの出力を入力し、電圧コンパレータ（１８）の出力をサンプルホールド手段（１１）の入力に接続する。
これにより、非同期状態になると前記掃引制御手段は前記電圧コンパレータから出力されるクロック信号に応じて前記第１のスイッチおよび前記第２のスイッチの開閉を制御して掃引信号を積分手段（１６）から出力させるとともに、スィープジェネレータ回路（５）を掃引時間ｔ１で掃引を開始させ、その後掃引時間がｔ１＜ｔ２＜ｔ３＜…＜ｔｎの如く逐次増大するように前記サンプルホールド手段が該クロック信号の個数を逐次加算ホールドして電流源（１４）の電流値を掃引の都度段階的に減少させることで、前記スィープジェネレータ回路を高速側から掃引を開始させ、その後掃引の度に段階的に掃引速度を低下させる。
ビットデータの周波数にフィードバック信号の周波数が一致すると、前記同期検出器は同期状態を検出して直ちに掃引を停止させると同時に掃引停止時点の電圧を保持する。
かかる前記スィープジェネレータ回路を備えることを特徴とする。
【００１７】
【発明の実施の形態】
本発明は、前記問題がスィープジェネレータ回路３０の掃引速度が常に一定であることに起因している点に着目し、スィープジェネレータの掃引速度が高速の時には擬似ロック現象が生じ難く、また低速時には生じ易い点から着想を得て創出されたものである。以下に、図１、図２及び図３に基づき本発明について説明する。スィープジェネレータ回路５が時間ｔ１で最初の掃引を開始すると、再生クロック即ちフィードバック信号の周波数は、１回の掃引の間に概ね２４ＭＨｚから３１ＭＨｚまでスィープしてビットデータの周波数に追従しようとする。
掃引速度が高速すぎて、ビットデータの周波数にフィードバック信号の周波数を一致させることが出来ない場合、スィープジェネレータ回路５は後述する如く、その内部に具備する電圧コンパレータから掃引の度ごとに出力されるクロック信号を逐次加算ホールドしてｔ１よりも長い掃引時間ｔ２で次の掃引を行う。このようにして、ビットデータとフィードバック信号の周波数が一致する最適な掃引速度になるまで、掃引の度ごとに自動的に逐次掃引時間をｔ１＜ｔ２＜ｔ３＜…＜ｔｎの如く増大させて高速側から低速側へと掃引速度を低下させ、ビットデータの周波数にフィードバック信号の周波数を追従させる。
【００１８】
スィープジェネレータ回路５にはスィープジェネレータ回路３０と同様の機能を有する同期検出器を備えており、該同期検出器は両者の位相同期状態を比較し、ビットデータの周波数にフィードバック信号の周波数が一致したとき、直ちに掃引を停止させ且つ掃引停止時点の電圧を保持させる。この掃引停止電圧にループフィルタ２からの出力を加算器３にて加算し、両者の周波数が一致した後はループフィルタ２からの出力によって位相同期状態を保持するようにＶＣＯを制御する。
【００１９】
ビットデータの周波数が変化して非同期状態になると、該同期検出器は再びスィープジェネレータ回路を掃引状態にし、スィープジェネレータは掃引時間ｔ１で掃引を開始する。このようにして、再生クロックを生成した後にビットデータの周波数が変化しても自動的に逐次掃引時間がｔ１＜ｔ２＜ｔ３＜…＜ｔｎの如く増大し、常に所望のビットデータの周波数にフィードバック信号の周波数を追従させる。
【００２０】
次に本発明のスィープジェネレータ回路５の一実施例について説明する。
掃引制御手段１０、スイッチ１３、スイッチ１５、電流源１４、ミラー積分回路１６及び電圧コンパレータ１８にて積分型掃引回路を構成する。なお、説明の便宜上掃引制御手段１０と、スイッチ１３及びスイッチ１５とを別々にしているが、該掃引制御手段にはこれらのスイッチ機能を兼備しても良い。
【００２１】
スイッチ１５がオン、スイッチ１３がオフのときはコンデンサ１７に蓄えられた電荷は電流源１４を通して放電中であるため、スィープジェネレータ回路５はＶ１からＶ２に向かう掃引状態にある。やがて掃引波形の電圧がＶ２に到達すると、電圧コンパレータ１８はオンになり、該電圧コンパレータからは立ち上がり信号が出力される。
この立ち上がり信号に応じて該掃引制御手段はスイッチ１５をオフにし且つスイッチ１３をオンにしてコンデンサ１７へ充電電流を供給し、急速にＶ２からＶ１へ復帰させる。すると、該電圧コンパレータはオフになり、該電圧コンパレータからは立ち下がり信号が出力される。この立ち下がり信号に応じて該掃引制御手段はスイッチ１５をオンにし且つスイッチ１３をオフにして再び掃引状態にする。このような動作を繰り返すことでミラー積分回路１６からは、Ｖ１からＶ２までの振幅をもつ右下傾斜の掃引波形が出力され、また該電圧コンパレータからは掃引の度に１つのクロック信号が出力される。
このクロック信号の個数をサンプルホールド回路１１にて加算ホールドし、この加算値に応じて電流源１４の電流値を減少させる。このようにして、掃引の度毎に逐次ｔ１＜ｔ２＜…＜ｔｎのように段階的に増大する掃引時間を得る。なお、この段階的に増大する割合及び最初の掃引時間ｔ１は実験的に求めているので、適宜最適な値を採用すれば良く、また該サンプルホールド回路の代わりに例えばカウンタ素子とＤ／Ａコンバータを組合せても良い。
【００２２】
ビットデータとフィードバック信号が位相同期状態になると、同期検出器１２の出力信号に応じて掃引制御手段１０はスイッチ１３及び１５を共にオフにする。すると掃引途中のスィープジェネレータは直ちに掃引を停止し、且つ停止時点の電圧を保持する。
【００２３】
なお、本発明は、段階的に増大する掃引時間を得ることを目的としているため、掃引波形自体は非直線的であっても良い。従って、電流源１４は格別定電流源である必要はない。また、本一実施例ではミラー積分回路１６にて右下傾斜の掃引波形を得ているが、該ミラー積分回路は単なるＣＲ回路でも良い。この場合、掃引波形は右上傾斜になるため、ＶＣＯの周波数は３１ＭＨｚ側から２４ＭＨｚ側に向かって変化することになるが、擬似ロック現象の回避に対しては同一の効果が得られる。
【００２４】
【発明の効果】
以上説明したとおり、本発明によれば、ビットデータの周波数が任意に変化しても自動的に所望のビットデータの周波数に位相同期する最適な掃引速度に合致させるため、人為的な掃引時間の微調整は不要であり、またＶＣＯの周波数可変範囲を狭める必要もない。
【００２５】
また、より広範囲に周波数が変化する新たなＣＤやＤＶＤ等が出現した場合は、ＶＣＯ回路及びスィープジェネレータ回路の定数を最適化するだけで対応できる。
【００２６】
しかも、位相同期に要する時間を圧倒的に短縮できるのみならず、擬似ロック現象は一切生じないという効果を奏する。
【図面の簡単な説明】
【図１】本発明のＢｉｔＰＬＬ回路の一実施例である。
【図２】本発明の掃引信号波形を示した図である。
【図３】本発明のスィープジェネレータの一実施例である。
【図４】基本的なＰＬＬ回路を示したブロック図である。
【図５】従来技術のＢｉｔＰＬＬ回路を示したブロック図である。
【図６】従来技術の掃引波形を示した図である。
【図７】整数比ｍにおける平均電圧を位相誤差との関係で示した概略図である。
【符号の説明】
１ 位相検波器
２ ループフィルタ
３ 加算器
４ 電圧制御発振器（ＶＣＯ）
５ スィープジェネレータ回路
１０ 掃引制御手段
１１ サンプルホールド手段
１２ 同期検出器
１３ スイッチ手段
１４ 電流源
１５ スイッチ手段
１６ 積分手段
１７ コンデンサ
１８ 電圧コンパレータ
３０ スィープジェネレータ回路

Claims (1)

1. 位相検波器（１）、ループフィルタ（２）及び電圧制御発振器（４）を具え、前記ループフィルタと電圧制御発振器の間に加算器（３）を設け、該ループフィルタからの位相検波信号とスィープジェネレータ回路（５）からの掃引信号を該加算器にて加算して該電圧制御発振器へ入力し、該電圧制御発振器の出力を前記位相検波器に帰還してビットデータの周波数に該電圧制御発振器の周波数を追従させるＰＬＬ回路において、
   前記スィープジェネレータ回路には掃引制御手段（１０）、電流源（１４）、積分手段（１６）、電圧コンパレータ（１８）、同期検出器（１２）、サンプルホールド手段（１１）を設け、前記積分手段の出力を前記電圧コンパレータの入力に接続し、前記積分手段の入力には電流源（１４）のプラス側と第１のスイッチ手段（１３）の一方の接点を接続し、前記電流源のマイナス側と第２のスイッチ手段（１５）の一方の接点を接続し、前記第１のスイッチ手段の他方の接点をプラス電源に接続し、前記第２のスイッチ手段の他方の接点をマイナス電源に接続し、ビットデータと電圧制御発振器（４）から出力されるフィードバック信号とを同期検出器（１２）に入力し、前記同期検出器の出力と前記電圧コンパレータの出力とを掃引制御手段（１０）に入力し、電圧コンパレータ（１８）の出力をサンプルホールド手段（１１）の入力に接続し、非同期状態の際には、前記電圧コンパレータから出力されるクロック信号に応じて前記掃引制御手段が前記第１のスイッチおよび前記第２のスイッチの開閉を制御して掃引信号を積分手段（１６）から出力させるとともに、掃引時間がｔ１＜ｔ２＜ｔ３＜…＜ｔｎの如く増大するように該クロック信号の個数を前記サンプルホールド手段が逐次加算ホールドして電流源（１４）の電流値を掃引の都度段階的に減少させることによって前記スィープジェネレータ回路を高速側から掃引を開始させ、その後掃引の度に段階的に掃引速度を低下させ、且つビットデータの周波数にフィードバック信号の周波数が一致すると前記同期検出器が同期状態を検出して掃引を停止させると同時に掃引停止時点の電圧を保持する前記スィープジェネレータ回路を備えることを特徴とするＰＬＬ回路。

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