JPH08139594A - クロック信号再生回路及び電圧制御発振器の負荷容量制御回路 - Google Patents

クロック信号再生回路及び電圧制御発振器の負荷容量制御回路

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JPH08139594A
JPH08139594A JP27075594A JP27075594A JPH08139594A JP H08139594 A JPH08139594 A JP H08139594A JP 27075594 A JP27075594 A JP 27075594A JP 27075594 A JP27075594 A JP 27075594A JP H08139594 A JPH08139594 A JP H08139594A
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Abstract

(57)【要約】 【目的】ＮＲＺ信号等のデータ信号からクロック信号を
再生するクロック信号再生回路（クロック・リカバリー
回路）に関し、同期はずれが起こりにくく、安定したク
ロック信号再生動作を確保できるようにする。 【構成】信号Ｓ２４を信号Ｓ１９１に周波数同期させる
ように動作するＰＬＬ回路２２と、その位相同期動作速
度をＰＬＬ回路２２の周波数同期動作速度よりも遅く
し、信号Ｓ１１４をデータ信号ＤＡＴＡに位相同期させ
るように動作するＰＬＬ部分回路２３とを設け、まず、
ＰＬＬ回路２２の動作により、信号Ｓ２４を信号Ｓ１９
１に周波数同期させ、次に、ＰＬＬ部分回路２３の動作
により、信号Ｓ１１４をデータ信号ＤＡＴＡに位相同期
させ、信号Ｓ１１４をデータ信号ＤＡＴＡから再生され
たクロック信号ＣＬＫとして出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＮＲＺ（Ｎo-Ｒeturn
to Ｚero）信号等のデータ信号からクロック信号を再生
（抽出）するクロック信号再生回路（クロック・リカバ
リー回路）及びクロック信号再生回路等に使用される電
圧制御発振器の負荷容量制御回路に関する。
【０００２】クロック信号再生技術は、光ファイバ通信
やハイビジョン通信などの高度情報通信には必要不可欠
な技術であり、クロック信号再生回路を構成するものと
して、ＧＨzで動作するＰＬＬ回路（Ｐhase-Ｌocked Ｌ
oop）が注目されている。
【０００３】
【従来の技術】従来、ＰＬＬ回路として、例えば、図１
９に、その回路図を示すようなものが知られている。
【０００４】図１９中、１は入力信号ＳＩＮが入力され
る入力端子、２は出力信号ＳＯＵＴが出力される出力端
子、３は位相周波数検出器（ＰＦＤ）、４はチャージポ
ンプ回路（ＣＰ）、５は増幅器（ＡＭＰ）、６はループ
フィルタ（ＬＦ）、７は電圧制御発振器（ＶＣＯ）であ
る。
【０００５】このＰＬＬ回路は、入力信号ＳＩＮと出力
信号ＳＯＵＴの周波数差を位相周波数検出器３により検
出し、その出力をチャージポンプ回路４に入力し、チャ
ージポンプ回路４において、電流の流し出し、流し込み
を行い、増幅器５から出力される電圧ＶＡ、ＶＢを電源
電圧として電圧制御発振器７に供給することにより、電
圧制御発振器７の出力信号ＳＯＵＴの周波数を制御し、
入力信号ＳＩＮと出力信号ＳＯＵＴの周波数差を縮めて
ゆき、入力信号ＳＩＮと出力信号ＳＯＵＴの周波数を一
致させるというものである。
【０００６】
【発明が解決しようとする課題】このＰＬＬ回路におい
ては、入力信号ＳＩＮの周波数は、電圧制御発振器７の
発振周波数の近辺になければならず、入力信号ＳＩＮと
して、周波数がランダムに変化するデータ信号を入力さ
せる場合には、ＰＬＬ動作を行うことができず、このＰ
ＬＬ回路を、このまま、クロック信号再生回路として使
用することはできず、何らかの工夫が必要となる。
【０００７】また、位相周波数検出器３は、周波数と位
相を同時に比較するので、入力信号ＳＩＮと出力信号Ｓ
ＯＵＴとの間に周波数差又は位相差を生じた場合、その
差が周波数差なのか、位相差なのか、瞬時に判断でき
ず、このため、このＰＬＬ回路は、同期はずれを起こし
易いという不都合があり、この点からしても、このＰＬ
Ｌ回路を、このまま、クロック信号再生回路として使用
することはできず、何らかの工夫が必要となる。
【０００８】本発明は、かかる点に鑑み、ＰＬＬ回路を
利用してなるクロック信号再生回路であって、同期はず
れが起こりにくく、安定したクロック信号再生動作を確
保することができるようにしたクロック信号再生回路を
提供することを第１の目的とする。
【０００９】また、電圧制御発振器の電源電圧を変化さ
せる場合よりも、電圧制御発振器の発振出力の周波数を
微妙に変化させることができ、これを、例えば、本発明
によるクロック信号再生回路に使用する場合には、同期
はずれが起こりにくく、安定したクロック信号再生動作
を確保することができるようにした電圧制御発振器の負
荷容量制御回路を提供することを第２の目的とする。
【００１０】
【課題を解決するための手段】図１は本発明によるクロ
ック信号再生回路の原理説明図であり、本発明によるク
ロック信号再生回路は、ＰＬＬ回路１０と、ＰＬＬ部分
回路１１とを設けてなり、ＰＬＬ回路１０から出力され
る信号Ｓ１３をデータ信号ＤＡＴＡから再生されたクロ
ック信号ＣＬＫとして出力するというものである。
【００１１】ここに、ＰＬＬ回路１０は、信号Ｓ１３、
Ｓ１５が入力される位相周波数検出器１２と、信号Ｓ１
３を出力する電圧制御発振器１３とを有し、信号Ｓ１３
を信号Ｓ１５に周波数同期させるように動作するもので
ある。
【００１２】また、ＰＬＬ部分回路１１は、データ信号
ＤＡＴＡ及び信号Ｓ１３が入力される位相検出器１４
と、信号Ｓ１５を出力する電圧制御発振器１５とを有
し、ＰＬＬ回路１０とともにＰＬＬ回路を構成し、か
つ、その位相同期動作速度をＰＬＬ回路１０の周波数同
期動作速度よりも遅くし、信号Ｓ１３をデータ信号ＤＡ
ＴＡに位相同期させるように動作するものである。
【００１３】なお、信号Ｓ１３、Ｓ１５を分周する分周
器を設け、これら信号Ｓ１３、Ｓ１５を分周してなる信
号を位相周波数検出器１２に入力させるように構成して
も良いし、電圧制御発振器１５は、外付けするようにし
ても良い。
【００１４】また、本発明による電圧制御発振器の負荷
容量制御回路は、交互に導通、非導通を繰り返し、それ
ぞれ、ドレインに、相補関係にある第１、第２の発振出
力を得るようにされた第１、第２の電界効果トランジス
タを備えて構成される電圧制御発振器の負荷容量を制御
する電圧制御発振器の負荷容量制御回路であって、一端
を高電圧側の電源線に接続された第１の抵抗素子と、ド
レインを第１の抵抗素子の他端に接続され、ゲートを第
１の電界効果トランジスタのドレインに接続された第３
の電界効果トランジスタと、ドレインを第３の電界効果
トランジスタのソースに接続され、ソースを低電圧側の
電源線に接続され、ゲートに制御電圧が印加される第４
の電界効果トランジスタと、一端を高電圧側の電源線に
接続された第２の抵抗素子と、ドレインを第２の抵抗素
子の他端に接続され、ゲートを第２の電界効果トランジ
スタのドレインに接続された第５の電界効果トランジス
タと、ドレインを第５の電界効果トランジスタのソース
に接続され、ソースを低電圧側の電源線に接続され、ゲ
ートに制御電圧が印加される第６の電界効果トランジス
タとを設けて構成される。
【００１５】
【作用】本発明によるクロック信号再生回路において
は、ＰＬＬ回路１０は、信号Ｓ１３を信号Ｓ１５に周波
数同期させるように動作し、ＰＬＬ部分回路１１は、信
号Ｓ１３をデータ信号ＤＡＴＡに位相同期させるように
動作するが、ＰＬＬ部分回路１１は、その位相同期動作
速度をＰＬＬ回路１０の周波数同期動作速度よりも遅く
なるように構成されている。
【００１６】この結果、データ信号ＤＡＴＡが入力され
ると、信号Ｓ１３は、まず、ＰＬＬ回路１０の動作によ
り、信号Ｓ１５に周波数同期し、次に、ＰＬＬ部分回路
１１の動作により、データ信号ＤＡＴＡに位相同期する
ことになる。
【００１７】即ち、本発明によるクロック信号再生回路
においては、同期過程は、図２に示すようになるので、
位相誤差を検出した場合において、データ信号ＤＡＴＡ
の周波数が大きくずれていた場合には、周波数誤差が検
出されることになり、従来のＰＬＬ回路のように、位相
誤差を周波数誤差に置き換えてしまうことがない。
【００１８】したがって、本発明によるクロック信号再
生回路によれば、一旦、同期すると、データ信号ＤＡＴ
Ａの周波数が大きくずれない限り、同期はずれを起こす
ことがなく、安定したクロック信号再生動作を確保する
ことができる。
【００１９】また、本発明による電圧制御発振器の負荷
容量制御回路においては、制御電圧の電圧値を可変する
ことにより、第３、第４の電界効果トランジスタのゲー
ト容量を可変し、第１、第２の発振出力の周波数を変化
させることができるが、このようにする場合には、電圧
制御発振器の電源電圧を変化させる場合よりも、第１、
第２の発振出力の周波数を微妙に変化させることができ
る。
【００２０】
【実施例】以下、図３〜図１８を参照して、本発明によ
るクロック信号再生回路の第１実施例〜第３実施例及び
本発明による電圧制御発振器の負荷容量制御回路の一実
施例について説明する。
【００２１】本発明によるクロック信号再生回路の第１
実施例・・図３〜図１２ 図３は、本発明によるクロック信号再生回路の第１実施
例の構成を示す回路図であり、図３中、２０はデータ信
号ＤＡＴＡが入力されるデータ信号入力端子、２１はデ
ータ信号ＤＡＴＡから再生されたクロック信号ＣＬＫが
出力されるクロック信号出力端子である。
【００２２】また、２２はＰＬＬ回路、２３はＰＬＬ回
路２２とともにＰＬＬ回路を構成するＰＬＬ部分回路で
あり、本実施例は、ＰＬＬ回路２２から出力される信号
Ｓ１１４をデータ信号ＤＡＴＡから再生されたクロック
信号ＣＬＫとして出力するというものである。
【００２３】また、ＰＬＬ回路２２において、２４は信
号Ｓ１１４を１／１６に分周する分周器であり、この分
周器２４は、例えば、図４に、その回路図を示すように
構成される。
【００２４】図４中、２６〜２９はＤフリップフロップ
回路、３０〜３２はＥx−ＮＯＲ回路（Ｅxclusive−Ｎ
ＯＲ回路）、３３、３４はＮＯＲ回路である。
【００２５】また、図３において、３６はＰＬＬ部分回
路２３の出力信号Ｓ１９１と、分周器２４から出力され
る信号Ｓ２４との周波数誤差を検出する位相周波数検出
器であり、この位相周波数検出器３６は、例えば、図５
に示すように構成される。
【００２６】図５中、３８〜４６はＮＯＲ回路、４７〜
５０はインバータ、ＵＰは出力信号であるアップパル
ス、ＤＯＷＮは出力信号であるダウンパルスである。
【００２７】また、図３において、５２は位相周波数検
出器３６の出力信号であるアップパルスＵＰ及びダウン
パルスＤＯＷＮが供給されるチャージポンプ回路であ
り、このチャージポンプ回路５２は、例えば、図６に示
すように構成される。
【００２８】図６中、５４は電源電圧ＶＤＤを供給する
ＶＤＤ電源線、５５はアップパルスＵＰにより導通、非
導通が制御されるエンハンスメント形のＧaＡs ＭＥＳ
ＦＥＴ、５６はダウンパルスＤＯＷＮにより導通、非導
通が制御されるエンハンスメント形のＧaＡs ＭＥＳＦ
ＥＴである。
【００２９】また、図３において、５８は増幅器、５９
はループフィルタであり、これら増幅器５８及びループ
フィルタ５９は、例えば、図７に示すように構成され
る。
【００３０】図７中、６２は完全差動増幅器であり、６
３は非反転入力端子、６４は反転入力端子、６５は非反
転出力端子、６６は反転出力端子、ＶＡは非反転出力端
子６５から出力される電圧、ＶＢは反転出力端子６６か
ら出力される電圧である。
【００３１】また、６７、６８は完全差動増幅器６２と
ともにループフィルタ５９を構成するインピーダンス回
路であり、６９、７０は抵抗、７１、７２はコンデンサ
である。
【００３２】なお、完全差動増幅器６２の非反転入力端
子６３にアナログ信号ＩＮを入力するとともに、完全差
動増幅器６２の反転入力端子６４にアナログ信号ＩＮと
アナログ的に反転関係にあるアナログ信号／ＩＮを入力
するようにしても良い。
【００３３】ここに、完全差動増幅器６２は、例えば、
図８に示すように構成することができ、図８中、７４は
電源電圧ＶＤＤを供給するＶＤＤ電源線、７５は電源電
圧ＶＳＳを供給するＶＳＳ電源線である。
【００３４】また、７６は入力回路であり、７７、７８
は入力トランジスタをなすデプレッション形のＧaＡs
ＭＥＳＦＥＴ、７９、８０はレベルシフタを構成するシ
ョットキー・ダイオード、８１、８２は定電流源をなす
デプレッション形のＧaＡsＭＥＳＦＥＴである。
【００３５】また、８３は抵抗負荷型の差動増幅回路で
あり、８４、８５は差動動作を行うエンハンスメント形
のＧaＡs ＭＥＳＦＥＴ、８６、８７は負荷抵抗、８８
は定電流源をなすエンハンスメント形のＧaＡs ＭＥＳ
ＦＥＴである。
【００３６】また、８９は出力電圧ＶＡ、ＶＢの電圧値
を調整するコモンモード・フィードバック回路であり、
９０、９１は差動増幅回路８３の出力が入力されるエン
ハンスメント形のＧaＡs ＭＥＳＦＥＴ、９２、９３は
抵抗である。
【００３７】また、９４、９５はレベルシフタをなすシ
ョットキー・ダイオード、９６は差動増幅回路８３のＧ
aＡs ＭＥＳＦＥＴ８８とともにカレントミラー回路を
構成するエンハンスメント形のＧaＡs ＭＥＳＦＥＴで
ある。
【００３８】また、９８、９９は出力電圧ＶＢ、ＶＡの
電圧差ＶＢ−ＶＡの最大値を規制するためのクリップ回
路を構成するショットキー・ダイオード、１０１、１０
２は出力電圧ＶＡ、ＶＢの電圧差ＶＡ−ＶＢの最大値を
規制するためのクリップ回路を構成するショットキー・
ダイオードである。
【００３９】また、１０３は出力回路であり、１０４、
１０５は出力トランジスタをなすエンハンスメント形の
ＧaＡs ＭＥＳＦＥＴ、１０６は抵抗、１０７、１０８
はレベルシフタを構成するショットキー・ダイオード、
１０９は定電流源をなすエンハンスメント形のＧaＡs
ＭＥＳＦＥＴである。
【００４０】また、１１０はＧaＡs ＭＥＳＦＥＴ１０
９にゲート・バイアス電圧を供給するゲート・バイアス
電圧供給回路であり、１１１はデプレッション形のＧa
ＡsＭＥＳＦＥＴ、１１２はエンハンスメント形のＧaＡ
s ＭＥＳＦＥＴである。
【００４１】また、図３において、１１４は増幅器５８
から出力される電圧ＶＡを高電圧側の電源電圧、電圧Ｖ
Ｂを低電圧側の電源電圧として動作するマルチバイブレ
ータ型の電圧制御発振器であり、この電圧制御発振器１
１４は、例えば、図９に示すように構成される。
【００４２】図９中、１１５、１１６は定電流源をなす
エンハンスメント形のＧaＡs ＭＥＳＦＥＴ、１１７、
１１８はスイッチング動作を行うエンハンスメント形の
ＧaＡs ＭＥＳＦＥＴ、１１９、１２０は負荷抵抗、１
２１は電流の充放電が行われるコンデンサである。
【００４３】この電圧制御発振器１１４は、ＧaＡs Ｍ
ＥＳＦＥＴ１１７、１１８に流れる電流を利用してコン
デンサ１２１に対する充放電を繰り返し、ＧaＡs ＭＥ
ＳＦＥＴ１１７、１１８を交互に導通、非導通とするこ
とにより、電圧差ＶＡ−ＶＢに対応した周波数の発振出
力Ｓ１１４、／Ｓ１１４を得るとするものである。
【００４４】また、図３に示すＰＬＬ部分回路２３おい
て、１２３はデータ信号ＤＡＴＡとＰＬＬ回路２２の電
圧制御発振器１１４の出力信号Ｓ１１４の位相誤差を検
出する位相検出器（ＰＤ）、１２４はチャージポンプ回
路であり、これら位相検出器１２３及びチャージポンプ
回路１２４は、例えば、図１０に示すように構成され
る。
【００４５】位相検出器１２３において、１２６はデー
タ信号ＤＡＴＡを遅延する遅延回路、１２７〜１３１
は、いわゆる、ハーフＤフリップフロップ回路（ＨＤＦ
Ｆ）、１３２〜１３５はＥx−ＯＲ回路である。
【００４６】ハーフＤフリップフロップ回路１２７〜１
３１は、縦列接続され、ＰＬＬ回路２２の電圧制御発振
器１１４から出力される信号Ｓ１１４をラッチ信号入力
端子Ｌに供給され、信号／Ｓ１１４をトランスファ信号
入力端子Ｔに供給されるように構成されている。
【００４７】なお、ハーフＤフリップフロップ回路１２
７〜１３１は、例えば、図１１に示すように構成され
る。
【００４８】図１１中、１３７は入力回路であり、１３
８、１３９は入力トランジスタをなすエンハンスメント
形のＧaＡs ＭＥＳＦＥＴ、１４０、１４１は負荷抵抗
である。
【００４９】また、１４２はラッチ信号入力端子Ｌに入
力されるラッチ信号により導通、非導通が制御され、入
力回路１３７の活性状態、非活性状態を制御するエンハ
ンスメント形のＧaＡs ＭＥＳＦＥＴである。
【００５０】また、１４３はフリップフロップ回路であ
り、１４４、１４５はエンハンスメント形のＧaＡs Ｍ
ＥＳＦＥＴである。
【００５１】また、１４６はトランスファ信号入力端子
Ｔに入力されるトランスファ信号により導通、非導通が
制御され、フリップフロップ回路１４３の活性状態、非
活性状態を制御するエンハンスメント形のＧaＡs ＭＥ
ＳＦＥＴである。
【００５２】なお、１４７は入力回路１３７、フリップ
フロップ回路１４３に共通に設けられている定電流源を
なすエンハンスメント形のＧaＡs ＭＥＳＦＥＴであ
る。
【００５３】また、１４８はコモンモード・フィードバ
ック回路であり、１４９、１５０はエンハンスメント形
のＧaＡs ＭＥＳＦＥＴ、１５１、１５２は抵抗、１５
３は定電流源をなすエンハンスメント形のＧaＡs ＭＥ
ＳＦＥＴである。
【００５４】また、１５４はＧaＡs ＭＥＳＦＥＴ１５
３にゲート・バイアス電圧を供給するゲート・バイアス
電圧供給回路であり、１５５はショットキー・ダイオー
ド、１５６、１５７はエンハンスメント形のＧaＡs Ｍ
ＥＳＦＥＴ、１５８は抵抗である。
【００５５】なお、ＧaＡs ＭＥＳＦＥＴ１５７は、Ｇa
Ａs ＭＥＳＦＥＴ１５３とともにカレントミラー回路を
構成し、ＧaＡs ＭＥＳＦＥＴ１５３に定電流が流れる
ようにされている。
【００５６】また、１５９は出力回路であり、１６０、
１６１は出力トランジスタをなすエンハンスメント形の
ＧaＡs ＭＥＳＦＥＴ、１６２、１６３はレベルシフタ
をなすショットキー・ダイオード、１６４、１６５は定
電流源をなすデプレッション形のＧaＡs ＭＥＳＦＥＴ
である。
【００５７】また、図１０に示すチャージポンプ回路１
２４において、１６７、１６８は、図３（図６）に示す
チャージポンプ回路５２と同一の回路構成のチャージポ
ンプ回路である。
【００５８】また、図１０において、１６９はリップル
除去回路であり、１７０、１７１はコンデンサ、１７２
は抵抗である。なお、このリップル除去回路１６９は、
図３では、図示を省略している。
【００５９】また、図３において、１７４は増幅器、１
７５はループフィルタであり、これら増幅器１７４及び
ループフィルタ１７５は、従来周知のように構成されて
いる。
【００６０】また、１７６は外付け回路であり、１７７
は電圧制御発振器、１７８は増幅器であり、電圧制御発
振器１７７は、例えば、図１２に示すように構成され
る。
【００６１】図１２中、１８０は発振周波数を制御する
制御電圧が入力される制御電圧入力端子、１８１はオフ
セット電圧が入力されるオフセット電圧入力端子、１８
２は電源電圧ＶＣＣが入力される電源電圧入力端子、１
８３は発振出力Ｓ１７７が出力される発振出力端子であ
り、本例の場合、図３に示すループフィルタ１７５の出
力がオフセット電圧入力端子１８１に入力される。
【００６２】また、１８４、１８５は抵抗、１８６はダ
イオード、１８７は圧電素子であるＬiＴnＯ3（リチウ
ムタンタレート）からなる圧電共振子、１８８はＮＰＮ
トランジスタ、１８９はコンデンサである。
【００６３】また、図３において、１９１は外付け回路
１７６の出力信号を１／１６に分周する分周器であり、
この分周器１９１は、例えば、分周器２４と同一の回路
構成とされる。
【００６４】このように構成された本実施例において
は、データ信号ＤＡＴＡが入力されると、位相検出器１
２３から、データ信号ＤＡＴＡと信号Ｓ１１４の位相誤
差に応じたアップパルスＵＰ又はダウンパルスＤＯＷＮ
が出力され、これがチャージポンプ回路１２４に入力さ
れる。
【００６５】チャージポンプ回路１２４においては、位
相検出器１２３から出力されるアップパルスＵＰ又はダ
ウンパルスＤＯＷＮに応じた電流の流し出し、流し込み
が行われる。
【００６６】増幅器１７４からは、データ信号ＤＡＴＡ
と信号Ｓ１１４の位相誤差に応じた電圧が出力され、こ
の電圧が電圧制御発振器１７７に供給される。
【００６７】電圧制御発振器１７７からは、増幅器１７
４から供給される電圧をオフセット電圧として、これに
対応する周波数の信号Ｓ１７７が出力され、これが増幅
器１７８を介して分周器１９１に入力される。
【００６８】分周器１９１においては、増幅器１７８を
介して入力される信号Ｓ１７７が１／１６に分周され、
これが信号Ｓ１９１としてＰＬＬ回路２２の位相周波数
検出器３６に入力される。
【００６９】位相周波数検出器３６からは、信号Ｓ１９
１と信号Ｓ２４の周波数誤差に応じたアップパルスＵＰ
又はダウンパルスＤＯＷＮが出力され、これがチャージ
ポンプ回路５２に入力される。
【００７０】チャージポンプ回路５２においては、位相
周波数検出器３６から出力されるアップパルスＵＰ又は
ダウンパルスＤＯＷＮに応じた電流の流し出し、流し込
みが行われる。
【００７１】増幅器５８からは、信号Ｓ１９１と信号Ｓ
２４の周波数誤差に応じた電圧ＶＡ、ＶＢが出力され、
これら電圧ＶＡ、ＶＢが電源電圧として電圧制御発振器
１１４に供給される。
【００７２】電圧制御発振器１１４からは、増幅器５８
から供給される電圧ＶＡ、ＶＢの電圧差ＶＡ−ＶＢに対
応する周波数の信号Ｓ１１４が出力され、これが分周器
２４に入力される。
【００７３】分周器２４においては、電圧制御発振器１
１４から供給される信号Ｓ１１４が１／１６に分周さ
れ、これが信号Ｓ２４として位相周波数検出器３６に入
力される。
【００７４】本実施例においては、ＰＬＬ部分回路２３
に圧電共振子１８７を有してなる電圧制御発振器１７７
を設けるとしているが、このように、圧電共振子１８７
を有してなる電圧制御発振器１７７は、マルチバイブレ
ータからなる電圧制御発振器１１４よりもゲインが小さ
い。
【００７５】したがって、ＰＬＬ回路２２は、信号Ｓ２
４を信号Ｓ１９１に周波数同期させるように動作し、即
ち、信号Ｓ１１４を信号Ｓ１７７に周波数同期させるよ
うに動作し、ＰＬＬ部分回路２３は、信号Ｓ１１４をデ
ータ信号ＤＡＴＡに位相同期させるように動作するが、
ＰＬＬ部分回路２３の位相同期動作速度は、ＰＬＬ回路
２２の周波数同期動作速度よりも遅くなる。
【００７６】この結果、データ信号ＤＡＴＡが入力され
ると、信号Ｓ１１４は、まず、ＰＬＬ回路２２の動作に
より、信号Ｓ１７７に周波数同期し、次に、ＰＬＬ部分
回路２３の動作により、データ信号ＤＡＴＡに位相同期
することになる。
【００７７】即ち、本実施例においては、同期過程は、
図２に示すと同様になるため、位相誤差を検出した場合
において、データ信号ＤＡＴＡの周波数が大きくずれて
いた場合には、周波数誤差が検出されることになり、従
来のＰＬＬ回路のように、位相誤差を周波数誤差に置き
換えてしまうことがない。
【００７８】したがって、本実施例によれば、一旦、同
期すると、データ信号ＤＡＴＡの周波数が大きくずれな
い限り、同期はずれを起こすことがなく、安定したクロ
ック信号再生動作を確保することができる。
【００７９】なお、位相検出器１２３の後段に積分器を
設けるようにする場合には、図３に示すクロック信号再
生回路の場合以上に、ＰＬＬ部分回路２３の位相同期動
作速度をＰＬＬ回路２２の周波数同期動作速度よりも遅
くすることができ、図３に示すクロック信号再生回路の
場合よりも、同期はずれを起こすことがなく、より安定
したクロック信号再生動作を確保することができる。
【００８０】本発明によるクロック信号再生回路の第２
実施例・・図１３〜図１７ 図１３は、本発明によるクロック信号再生回路の第２実
施例の構成を示す回路図であり、本実施例は、図３に示
すクロック信号再生回路が設けているＰＬＬ部分回路２
３と回路構成の異なるＰＬＬ部分回路１９３を設け、そ
の他については、図３に示すクロック信号再生回路と同
様に構成したものである。
【００８１】ＰＬＬ部分回路１９３において、１９４は
図３に示す位相検出器１２３と同一の回路構成の位相検
出器、１９５は図３に示すチャージポンプ回路１２４と
同一の回路構成のチャージポンプ回路である。
【００８２】また、１９６は増幅器５８と同一の回路構
成の増幅器であり、この増幅器１９６に必要な入力電圧
は、端子１９７を介して外部から供給されるように構成
されている。
【００８３】また、１９８は増幅器１９６から出力され
る電圧を電源電圧として動作する電圧制御発振器、１９
９は電圧制御発振器１９８の負荷容量を制御し、電圧制
御発振器１９８の発振出力Ｓ１９８の周波数を可変させ
る負荷容量制御回路である。
【００８４】これら電圧制御発振器１９８及び負荷容量
制御回路１９９は、例えば、図１４に示すように構成さ
れる。
【００８５】この図１４に示す負荷容量制御回路１９９
の構成例は、本発明による電圧制御発振器の負荷容量制
御回路の一実施例を示すものであり、図１４中、電圧制
御発振器１９８において、ＶＣ、ＶＤは増幅器１９６か
ら出力される電圧であり、ＶＣは、例えば、１.４Ｖ、
ＶＤは、例えば、０Ｖである。
【００８６】また、２０１、２０２は定電流源をなすエ
ンハンスメント形のＧaＡs ＭＥＳＦＥＴ、２０３、２
０４はスイッチング動作を行うエンハンスメント形のＧ
aＡsＭＥＳＦＥＴ、２０５、２０６はＧaＡs ＭＥＳＦ
ＥＴ２０３、２０４の負荷抵抗、２０７は電流の充放電
が行われるコンデンサである。
【００８７】この電圧制御発振器１９８は、ＧaＡs Ｍ
ＥＳＦＥＴ２０３、２０４に流れる電流を利用してコン
デンサ２０７に対する充放電を繰り返し、ＧaＡs ＭＥ
ＳＦＥＴ２０３、２０４を交互に導通、非導通とするこ
とにより、発振出力Ｓ１９８、／Ｓ１９８を得るとする
ものである。
【００８８】また、負荷容量制御回路１９９において、
ＶＥは、例えば、３.６Ｖの電源電圧、２０８、２０９
は抵抗、２１０、２１１は電圧制御発振器１９８の負荷
容量を制御するためのデプレッション形のＧaＡs ＭＥ
ＳＦＥＴである。
【００８９】また、２１２はＧaＡs ＭＥＳＦＥＴ２１
０に流れる電流を制御するためのエンハンスメント形の
ＧaＡs ＭＥＳＦＥＴ、２１３はＧaＡs ＭＥＳＦＥＴ２
１１に流れる電流を制御するためのエンハンスメント形
のＧaＡs ＭＥＳＦＥＴである。
【００９０】また、ＶＦは、ＧaＡs ＭＥＳＦＥＴ２１
２、２１３に流れる電流、即ち、ＧaＡs ＭＥＳＦＥＴ
２１０、２１１に流れる電流を制御する制御電圧であ
り、この制御電圧は、チャージポンプ回路１９５により
制御される。
【００９１】ここに、図３（図９）に示す電圧制御発振
器１１４は、電圧差ＶＡ−ＶＢを変化させることによ
り、出力信号Ｓ１１４、／Ｓ１１４の周波数を変化させ
るというものであり、図１５は、電圧差ＶＡ−ＶＢと、
発振周波数との関係を示している。
【００９２】即ち、この電圧制御発振器１１４において
は、電圧差ＶＡ−ＶＢを１.０Ｖから１.４Ｖに変化させ
ると、発振周波数は、１.５ＧＨzから１.９６ＧＨzに変
化し、発振周波数の変化率は、電圧差ＶＡ−ＶＢの変化
が０.１Ｖあたり、１.１６ＧＨzとなり、発振周波数の
微妙な制御を行うことができない。
【００９３】ここに、負荷容量制御回路１９９は、図３
（図９）に示す電圧制御発振器１１４と同一の回路構成
とされている電圧制御発振器１９８の発振周波数を微妙
に変化させるというものである。
【００９４】この負荷容量制御回路１９９においては、
制御電圧ＶＦの電圧値を変化させると、ＧaＡs ＭＥＳ
ＦＥＴ２１０、２１１のドレイン・ソース間に流れる電
流が変化し、ＧaＡs ＭＥＳＦＥＴ２１０、２１１にお
いては、それぞれ、ゲート・ドレイン間容量及びゲート
・ソース間容量が変化する。
【００９５】ここに、ＧaＡs ＭＥＳＦＥＴ２１０、２
１１において、それぞれ、ゲート・ドレイン間容量及び
ゲート・ソース間容量が変化すると、電圧制御発振器１
９８の負荷容量が変化し、発振周波数が変化することに
なる。
【００９６】図１６は、負荷容量制御回路１９９に印加
する制御電圧ＶＦと、電圧制御発振器１９８の発振周波
数との関係を示している。
【００９７】即ち、本実施例によれば、制御電圧ＶＦを
１.５Ｖから２.０Ｖに変化させると、発振周波数は、
１.９ＧＨzから１.８ＧＨzに変化し、発振周波数の変化
率は、制御電圧ＶＦの変化が０.１Ｖあたり、０.２ＧＨ
zとなり、発振周波数の微妙な制御を行うことができ
る。
【００９８】ちなみに、表１は、電圧制御発振器１９８
及び負荷容量制御回路１９９を構成するＧaＡs ＭＥＳ
ＦＥＴ２０１〜２０４、２１０〜２１３のサイズ（ゲー
ト幅、ゲート長）を示している。
【００９９】
【表１】
【０１００】ここに、負荷容量制御回路１９９におい
て、エンハンスメント形のＧaＡs ＭＥＳＦＥＴ２１
２、２１３をデプレッション形のＧaＡs ＭＥＳＦＥＴ
で置き換えると、図１７に示すように、制御電圧ＶＦが
１.５Ｖ前後で、発振周波数が上昇する傾向が見られ
る。
【０１０１】これは、ＧaＡs ＭＥＳＦＥＴ２１０、２
１１において、それぞれ、ソースからゲートに電流が流
れ込むためであるが、このような現象が生じると、電圧
制御発振器１９８の発振周波数を安定的に制御すること
ができないので、ＧaＡs ＭＥＳＦＥＴ２１２、２１３
は、本例のように、エンハンスメント形とすることが好
適である。
【０１０２】また、抵抗２０８、２０９の抵抗値は、１
ＫΩとすることが好適であり、これ以上の抵抗値にする
と、図１７に示すような現象が発生してしまう。
【０１０３】また、本例においては、表１に示すよう
に、ＧaＡs ＭＥＳＦＥＴ２１０〜２１３のゲート幅
は、例えば、ＧaＡs ＭＥＳＦＥＴ２０３、２０４のゲ
ート幅の１／４としている。
【０１０４】ここに、ＧaＡs ＭＥＳＦＥＴ２１０〜２
１３のゲート幅を大きくする場合には、ＧaＡs ＭＥＳ
ＦＥＴ２１０〜２１３のドレイン・ソース間に流れる電
流は大きくなり、図１７に示す現象が発生し易くなる一
方、ゲート容量も大きくなるので、電圧制御発振器１９
８の発振周波数の変化が大きくなってしまい、電圧制御
発振器１９８の発振周波数の微妙な制御を行うことがで
きない。
【０１０５】本発明者による実験、研究によれば、Ｇa
Ａs ＭＥＳＦＥＴ２１０〜２１３のゲート幅は、ＧaＡs
ＭＥＳＦＥＴ２０３、２０４のゲート幅の１／３より
も小さいことが好適であることが判明している。
【０１０６】また、図１３において、２１５は電圧制御
発振器１９８から出力される信号Ｓ１９８の周波数を１
／１６に分周する分周器であり、この分周器２１５は、
例えば、分周器２４と同一の構成とされる。
【０１０７】このように構成された本実施例において
は、データ信号ＤＡＴＡが入力されると、位相検出器１
９４から、データ信号ＤＡＴＡと信号Ｓ１１４の位相誤
差に応じたアップパルスＵＰ又はダウンパルスＤＯＷＮ
が出力され、これがチャージポンプ回路１９５に入力さ
れる。
【０１０８】チャージポンプ回路１９５においては、位
相検出器１９４から出力されるアップパルスＵＰ又はダ
ウンパルスＤＯＷＮに応じた電流の流し出し、流し込み
が行われる。
【０１０９】増幅器１９６からは、外部から供給される
入力電圧に応じた電圧ＶＣ、ＶＤが出力され、これら電
圧ＶＣ、ＶＤが電源電圧として電圧制御発振器１９８に
供給される。
【０１１０】負荷容量制御回路１９９においては、チャ
ージポンプ回路１９５により制御される制御電圧ＶＦに
より、電圧制御発振器１９８の負荷容量が制御され、電
圧制御発振器１９８の発振周波数が制御される。
【０１１１】即ち、電圧制御発振器１９８からは、制御
電圧ＶＦに対応した周波数の信号Ｓ１９８が出力され、
これが分周器２１５に供給される。
【０１１２】分周器２１５においては、電圧制御発振器
１９８から出力される信号Ｓ１９８が１／１６に分周さ
れ、これが信号Ｓ２１５としてＰＬＬ回路２２の位相周
波数検出器３６に入力される。
【０１１３】位相周波数検出器３６からは、信号Ｓ２１
５と信号Ｓ２４の周波数誤差に応じたアップパルスＵＰ
又はダウンパルスＤＯＷＮが出力され、これがチャージ
ポンプ回路５２に入力される。
【０１１４】チャージポンプ回路５２においては、位相
周波数検出器３６から出力されるアップパルスＵＰ又は
ダウンパルスＤＯＷＮに応じた電流の流し出し、流し込
みが行われる。
【０１１５】増幅器５８からは、信号Ｓ２１５と信号Ｓ
２４の周波数誤差に応じた電圧ＶＡ、ＶＢが出力され、
これら電圧ＶＡ、ＶＢが電源電圧として電圧制御発振器
１１４に供給される。
【０１１６】電圧制御発振器１１４からは、増幅器５８
から供給される電圧ＶＡ、ＶＢの電圧差ＶＡ−ＶＢに対
応する周波数の信号Ｓ１１４が出力され、これが分周器
２４に入力される。
【０１１７】分周器２４においては、電圧制御発振器１
１４から供給される信号Ｓ１１４が１／１６に分周さ
れ、これが信号Ｓ２４として位相周波数検出器３６に入
力される。
【０１１８】ここに、本実施例においては、ＰＬＬ部分
回路１９３に電圧制御発振器１９８の発振周波数を微妙
に制御する負荷容量制御回路１９９を設けるとしている
ので、電圧制御発振器１９８のゲインは、電圧制御発振
器１１４のゲインよりも小さくなる。
【０１１９】したがって、ＰＬＬ回路２２は、信号Ｓ２
４を信号Ｓ２１５に周波数同期させるように動作し、即
ち、信号Ｓ１１４を信号Ｓ１９８に周波数同期させるよ
うに動作し、ＰＬＬ部分回路１９３は、信号Ｓ１１４を
データ信号ＤＡＴＡに位相同期させるように動作する
が、ＰＬＬ部分回路１９３の位相同期動作速度は、ＰＬ
Ｌ回路２２の周波数同期動作速度よりも遅くなる。
【０１２０】この結果、データ信号ＤＡＴＡが入力され
ると、信号Ｓ１１４は、まず、ＰＬＬ回路２２の動作に
より、信号Ｓ１９８に周波数同期し、次に、ＰＬＬ部分
回路１９３の動作により、データ信号ＤＡＴＡに位相同
期することになる。
【０１２１】即ち、本実施例においても、同期過程は、
図２に示すと同様になるため、位相誤差を検出した場合
において、データ信号ＤＡＴＡの周波数が大きくずれて
いた場合には、周波数誤差が検出されることになり、従
来のＰＬＬ回路のように、位相誤差を周波数誤差に置き
換えてしまうことがない。
【０１２２】したがって、本実施例によっても、一旦、
同期すると、データ信号ＤＡＴＡの周波数が大きくずれ
ない限り、同期はずれを起こすことがなく、安定したク
ロック信号再生動作を確保することができる。
【０１２３】なお、位相検出器１９４の後段に積分器を
設けるようにする場合には、図１３に示すクロック信号
再生回路の場合以上に、ＰＬＬ部分回路１９３の位相同
期動作速度をＰＬＬ回路２２の周波数同期動作速度より
も遅くすることができ、図１３に示すクロック信号再生
回路の場合よりも、同期はずれを起こすことがなく、よ
り安定したクロック信号再生動作を確保することができ
る。
【０１２４】本発明によるクロック信号再生回路の第３
実施例・・図１８ 図１８は、本発明によるクロック信号再生回路の第３実
施例の構成を示す回路図であり、本実施例は、チャージ
ポンプ回路５２の出力を積分器２１７に供給し、その出
力を入力電圧として、増幅器１９６に供給するように構
成し、その他については、図１３に示すクロック信号再
生回路と同様に構成したものである。
【０１２５】このように構成された本実施例において
は、図１３に示すクロック信号再生回路と同様の作用効
果を得ることができると共に、増幅器１９６の入力電圧
をＰＬＬ回路２２から供給するようにしているので、増
幅器１９６の入力電圧を外部から供給する必要がなく、
また、電圧制御発振器１１４の発振周波数と、電圧制御
発振器１９８の発振周波数とを同一の周波数に制御し易
いという格別の効果がある。
【０１２６】しかも、増幅器１９６に入力すべき電圧を
ＰＬＬ回路２２のチャージポンプ回路５２から積分器２
１７を介して供給するようにし、電圧制御発振器１９８
の応答速度が遅くなるように構成されているので、図１
３に示すクロック信号再生回路以上に、同期はずれを起
こすことがなく、より安定したクロック信号再生動作を
確保することができる。
【０１２７】なお、積分器２１７は、電圧制御発振器１
９８の周波数変化の時間が電圧制御発振器１１４の周波
数変化の時間の１０倍以上になるように構成することが
好適である。
【０１２８】また、位相検出器１９４の後段に積分器を
設けるようにする場合には、図１８に示すクロック信号
再生回路以上に、ＰＬＬ部分回路１９３の位相同期動作
速度をＰＬＬ回路２２の周波数同期動作速度よりも遅く
することができ、図１８に示すクロック信号再生回路の
場合よりも、同期はずれを起こすことがなく、より安定
したクロック信号再生動作を確保することができる。
【０１２９】
【発明の効果】以上のように、本発明によるクロック信
号再生回路によれば、位相誤差を検出した場合におい
て、データ信号ＤＡＴＡの周波数が大きくずれていた場
合には、周波数誤差が検出されるように構成されている
ので、一旦、同期すると、データ信号ＤＡＴＡの周波数
が大きくずれない限り、同期はずれを起こすことがな
く、安定したクロック信号再生動作を確保することがで
きる。
【０１３０】また、本発明による電圧制御発振器の負荷
容量制御回路によれば、制御電圧の電圧値を可変するこ
とにより、電圧制御発振器の電源電圧を変化させる場合
よりも、電圧制御発振器の発振出力の周波数を微妙に変
化させることができ、これを、例えば、本発明によるク
ロック信号再生回路に使用する場合には、同期はずれが
起こりにくく、安定したクロック信号再生動作を確保す
ることができる。
【図面の簡単な説明】
【図１】本発明によるクロック信号再生回路の原理説明
図である。
【図２】本発明によるクロック信号再生回路における同
期過程を示す図である。
【図３】本発明によるクロック信号再生回路の第１実施
例の構成を示す回路図である。
【図４】本発明によるクロック信号再生回路の第１実施
例を構成する分周器の構成例を示す回路図である。
【図５】本発明によるクロック信号再生回路の第１実施
例を構成するＰＬＬ回路を構成する位相周波数検出器の
構成例を示す回路図である。
【図６】本発明によるクロック信号再生回路の第１実施
例を構成するＰＬＬ回路を構成するチャージポンプ回路
の構成例を示す回路図である。
【図７】本発明によるクロック信号再生回路の第１実施
例を構成するＰＬＬ回路を構成する増幅器及びループフ
ィルタの構成例を示す回路図である。
【図８】本発明によるクロック信号再生回路の第１実施
例を構成するＰＬＬ回路を構成する増幅器を構成する完
全差動増幅器の構成例を示す回路図である。
【図９】本発明によるクロック信号再生回路の第１実施
例を構成するＰＬＬ回路を構成する電圧制御発振器の構
成例を示す回路図である。
【図１０】本発明によるクロック信号再生回路の第１実
施例を構成するＰＬＬ部分回路を構成する位相検出器及
びチャージポンプ回路の構成例を示す回路図である。
【図１１】本発明によるクロック信号再生回路の第１実
施例を構成するＰＬＬ部分回路を構成する位相検出器を
構成するハーフＤフリップフロップ回路の構成例を示す
回路図である。
【図１２】本発明によるクロック信号再生回路の第１実
施例を構成するＰＬＬ部分回路を構成する電圧制御発振
器の構成例を示す回路図である。
【図１３】本発明によるクロック信号再生回路の第２実
施例の構成を示す回路図である。
【図１４】本発明によるクロック信号再生回路の第２実
施例を構成するＰＬＬ部分回路を構成する電圧制御発振
器の構成例及び負荷容量制御回路の構成例（本発明によ
る電圧制御発振器の負荷容量制御回路の一実施例）を示
す回路図である。
【図１５】本発明によるクロック信号再生回路の第１実
施例を構成するＰＬＬ回路を構成する電圧制御発振器に
おける高電圧側の電源電圧と低電圧側の電源電圧との電
圧差と、発振周波数との関係を示す図である。
【図１６】本発明によるクロック信号再生回路の第２実
施例を構成するＰＬＬ部分回路を構成する負荷容量制御
回路に印加する制御電圧と電圧制御発振器の発振周波数
との関係を示す図である。
【図１７】本発明によるクロック信号再生回路の第２実
施例を構成するＰＬＬ部分回路を構成する負荷容量制御
回路を構成するエンハンスメント形のＧaＡs ＭＥＳＦ
ＥＴをデプレッション形のＧaＡs ＭＥＳＦＥＴに置き
換えた場合における制御電圧と電圧制御発振器の発振周
波数との関係を示す図である。
【図１８】本発明によるクロック信号再生回路の第３実
施例の構成を示す回路図である。
【図１９】従来のＰＬＬ回路の一例の構成を示す回路図
である。
【符号の説明】
（図１） ＤＡＴＡ データ信号 ＣＬＫ データ信号から再生されたクロック信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 1/26 Ｃ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第１、第２の信号又はこれら第１、第２の
    信号を分周してなる信号が入力される位相周波数検出器
    と、前記第２の信号を出力する第１の電圧制御発振器と
    を有し、前記第２の信号を前記第１の信号に周波数同期
    させるように動作する第１のＰＬＬ回路を設けると共
    に、データ信号及び前記第２の信号が入力される位相比
    較器と、前記第１の信号を出力する第２の電圧制御発振
    器とを有し、前記第１のＰＬＬ回路とともに第２のＰＬ
    Ｌ回路を構成し、かつ、その位相同期動作速度を前記第
    １のＰＬＬ回路の周波数同期動作速度よりも遅くし、前
    記第２の信号を前記データ信号に同期させるように動作
    するＰＬＬ部分回路を設け、前記第２の信号を前記デー
    タ信号から再生されたクロック信号として出力するよう
    に構成されていることを特徴とするクロック信号再生回
    路。
  2. 【請求項２】第１、第２の信号又はこれら第１、第２の
    信号を分周してなる信号が入力される位相周波数検出器
    と、前記第２の信号を出力する第１の電圧制御発振器と
    を有し、前記第２の信号を前記第１の信号に周波数同期
    させるように動作する第１のＰＬＬ回路を設けると共
    に、データ信号及び前記第２の信号が入力される位相比
    較器を有し、前記第１の信号を出力する第２の電圧制御
    発振器を外付けできるように構成され、前記第１のＰＬ
    Ｌ回路とともに第２のＰＬＬ回路を構成し、かつ、その
    位相同期動作速度を前記第１のＰＬＬ回路の周波数同期
    動作速度よりも遅くし、前記第２の信号を前記データ信
    号に同期させるように動作するＰＬＬ部分回路を設け、
    前記第２の信号を前記データ信号から再生されたクロッ
    ク信号として出力するように構成されていることを特徴
    とするクロック信号再生回路。
  3. 【請求項３】前記第２の電圧制御発振器は、前記第１の
    電圧制御発振器よりもゲインを小さくし、前記第２のＰ
    ＬＬ回路における位相同期動作速度が前記第１のＰＬＬ
    回路の周波数同期動作速度よりも遅くなるように構成さ
    れていることを特徴とする請求項１又は２記載のクロッ
    ク信号再生回路。
  4. 【請求項４】前記ＰＬＬ部分回路は、前記第２の電圧制
    御発振器の負荷容量を制御する負荷容量制御回路を設
    け、前記第２のＰＬＬ回路における位相同期動作速度が
    前記第１のＰＬＬ回路の周波数同期動作速度よりも遅く
    なるように構成されていることを特徴とする請求項１記
    載のクロック信号再生回路。
  5. 【請求項５】前記第２の電圧制御発振器は、交互に導
    通、非導通を繰り返し、それぞれ、ドレインに、相補関
    係にある第１、第２の発振出力を得るようにされた第
    １、第２の電界効果トランジスタを備えて構成され、前
    記負荷容量制御回路は、一端を高電圧側の電源線に接続
    された第１の抵抗素子と、ドレインを前記第１の抵抗素
    子の他端に接続され、ゲートを前記第１の電界効果トラ
    ンジスタのドレインに接続された第３の電界効果トラン
    ジスタと、ドレインを前記第３の電界効果トランジスタ
    のソースに接続され、ソースを低電圧側の電源線に接続
    され、ゲートに制御電圧が印加される第４の電界効果ト
    ランジスタと、一端を前記高電圧側の電源線に接続され
    た第２の抵抗素子と、ドレインを前記第２の抵抗素子の
    他端に接続され、ゲートを前記第２の電界効果トランジ
    スタのドレインに接続された第５の電界効果トランジス
    タと、ドレインを前記第５の電界効果トランジスタのソ
    ースに接続され、ソースを前記低電圧側の電源線に接続
    され、ゲートに前記制御電圧が印加される第６の電界効
    果トランジスタとを設けて構成されていることを特徴と
    する請求項４記載のクロック信号再生回路。
  6. 【請求項６】前記ＰＬＬ部分回路は、前記位相比較器の
    後段に積分器を設け、前記第２のＰＬＬ回路における位
    相同期動作速度が前記第１のＰＬＬ回路の周波数同期動
    作速度よりも遅くなるように構成されていることを特徴
    とする請求項１、２、３、４又は５記載のクロック信号
    再生回路。
  7. 【請求項７】交互に導通、非導通を繰り返し、それぞ
    れ、ドレインに、相補関係にある第１、第２の発振出力
    を得るようにされた第１、第２の電界効果トランジスタ
    を備えて構成される電圧制御発振器の負荷容量を制御す
    る電圧制御発振器の負荷容量制御回路であって、一端を
    高電圧側の電源線に接続された第１の抵抗素子と、ドレ
    インを前記第１の抵抗素子の他端に接続され、ゲートを
    前記第１の電界効果トランジスタのドレインに接続され
    た第３の電界効果トランジスタと、ドレインを前記第３
    の電界効果トランジスタのソースに接続され、ソースを
    低電圧側の電源線に接続され、ゲートに制御電圧が印加
    される第４の電界効果トランジスタと、一端を前記高電
    圧側の電源線に接続された第２の抵抗素子と、ドレイン
    を前記第２の抵抗素子の他端に接続され、ゲートを前記
    第２の電界効果トランジスタのドレインに接続された第
    ５の電界効果トランジスタと、ドレインを前記第５の電
    界効果トランジスタのソースに接続され、ソースを前記
    低電圧側の電源線に接続され、ゲートに前記制御電圧が
    印加される第６の電界効果トランジスタとを設けて構成
    されていることを特徴とする電圧制御発振器の負荷容量
    制御回路。
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