JP2002124876A - Ｒｃフィルタ内フィルタ・コンデンサ用充放電加速回路 - Google Patents
Ｒｃフィルタ内フィルタ・コンデンサ用充放電加速回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＲＣフィルタ内のフィルタ・コンデンサに対
する充電又は放電を加速させる。 【解決手段】 演算増幅器２４は、ＲＣフィルタＲ１、
Ｃ内の抵抗器Ｒ１の両端に生じた差電圧を増幅を発生す
る。１対の逆極性のトランジスタＱ１、Ｑ２は、互いに
結合されたベースに増幅された差電圧を受け、エミッタ
が互いに結合されている。Ｄ／Ａ変換器２２の出力電圧
がＣの電圧と異なると、Ｒ１の差電圧に応じてトランジ
スタＱ１又はＱ２の一方が導通して、大電流をＣに流
し、充放電を高速化する。
する充電又は放電を加速させる。 【解決手段】 演算増幅器２４は、ＲＣフィルタＲ１、
Ｃ内の抵抗器Ｒ１の両端に生じた差電圧を増幅を発生す
る。１対の逆極性のトランジスタＱ１、Ｑ２は、互いに
結合されたベースに増幅された差電圧を受け、エミッタ
が互いに結合されている。Ｄ／Ａ変換器２２の出力電圧
がＣの電圧と異なると、Ｒ１の差電圧に応じてトランジ
スタＱ１又はＱ２の一方が導通して、大電流をＣに流
し、充放電を高速化する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、電子的な
タイミングの発生に関し、特に、位相拘束ループ（ＰＬ
Ｌ）の拘束時間（位相が拘束されるまでの時間）を短縮
するために、ＲＣフィルタ内のフィルタ・コンデンサの
充放電を加速する回路に関する。
タイミングの発生に関し、特に、位相拘束ループ（ＰＬ
Ｌ）の拘束時間（位相が拘束されるまでの時間）を短縮
するために、ＲＣフィルタ内のフィルタ・コンデンサの
充放電を加速する回路に関する。
【０００２】
【従来の技術】クロック信号又は他の同期タイミング心
を発生する位相拘束ループ（ＰＬＬ）を用いる電子シス
テムにおいて、位相拘束（ロック）を行うのにＰＬＬに
必要な時間、即ち、拘束時間は、通常、その動作にとっ
て重要である。したがって、ほとんどのＰＬＬは、スイ
ッチング速度としても知られている最大許容拘束時間の
規格に合うように設計されている。位相拘束を達成する
ためのＰＬＬの拘束時間は、ＰＬＬループ帯域幅、ダン
ピング係数、周波数ステップ・サイズなどの多くの要因
により決まる。これらパラメータのいくつかは、他のシ
ステム条件により束縛されるので、システムの性能をト
レードオフ（ある性能をよくすると別のある性能が悪く
なるという条件の交換）する必要がある。システム性能
の条件に応じて、単一のＰＬＬは、総ての条件を同時に
満たすことができない。よって、複数の条件を同時に満
たすには、多数のＰＬＬを用いたより複雑で高価な設計
が必要となる。
を発生する位相拘束ループ（ＰＬＬ）を用いる電子シス
テムにおいて、位相拘束（ロック）を行うのにＰＬＬに
必要な時間、即ち、拘束時間は、通常、その動作にとっ
て重要である。したがって、ほとんどのＰＬＬは、スイ
ッチング速度としても知られている最大許容拘束時間の
規格に合うように設計されている。位相拘束を達成する
ためのＰＬＬの拘束時間は、ＰＬＬループ帯域幅、ダン
ピング係数、周波数ステップ・サイズなどの多くの要因
により決まる。これらパラメータのいくつかは、他のシ
ステム条件により束縛されるので、システムの性能をト
レードオフ（ある性能をよくすると別のある性能が悪く
なるという条件の交換）する必要がある。システム性能
の条件に応じて、単一のＰＬＬは、総ての条件を同時に
満たすことができない。よって、複数の条件を同時に満
たすには、多数のＰＬＬを用いたより複雑で高価な設計
が必要となる。
【０００３】図３は、従来の別の位相拘束ループ（ＰＬ
Ｌ）を示すブロック図である。この従来のＰＬＬは、基
準信号源１８、即ち、発振器を有し、この発振器１８の
出力信号を位相検出器１４に供給する。この位相検波器
１４は、他の入力として、周波数分周器１６を介して、
電圧制御発振器（ＶＣＯ）１２からの出力信号を受け
る。位相検出器１４は、基準信号源１８及びＶＣＯ１２
の出力周波数（即ち、出力位相）の差を検出し、この周
波数差に対応する出力信号をループ・フィルタ２０に供
給する。ループ・フィルタ２０からの出力信号は、ＶＣ
Ｏ１２の制御信号であり、ＶＣＯ１２の微調ポートに供
給されて、その出力周波数を調整する。
Ｌ）を示すブロック図である。この従来のＰＬＬは、基
準信号源１８、即ち、発振器を有し、この発振器１８の
出力信号を位相検出器１４に供給する。この位相検波器
１４は、他の入力として、周波数分周器１６を介して、
電圧制御発振器（ＶＣＯ）１２からの出力信号を受け
る。位相検出器１４は、基準信号源１８及びＶＣＯ１２
の出力周波数（即ち、出力位相）の差を検出し、この周
波数差に対応する出力信号をループ・フィルタ２０に供
給する。ループ・フィルタ２０からの出力信号は、ＶＣ
Ｏ１２の制御信号であり、ＶＣＯ１２の微調ポートに供
給されて、その出力周波数を調整する。
【０００４】基本的なＰＬＬ構成は、狭い周波数範囲に
わたるアプリケーションに対して良好に動作し、位相ノ
イズが小さい必要がない。ＰＬＬが広い周波数範囲にわ
たって同調し、ＰＬＬの位相ノイズ性能も重要な場合
に、図３に示す回路構成がしばしば使用される。ＶＣＯ
１２の微調ポート及び粗調ポートは、ＶＣＯでの２個の
物理的に分離した端子であり、これらポートは、単一の
同調ポートを有するＶＣＯの前段で抵抗性分圧回路網を
用いて実現できる。良好な位相ノイズ及びスプリアス性
能を達成するのには、微調ポートの同調感度が低くなけ
ればならない。なお、微調ポートは、閉ループ制御シス
テムの帰還回路（分周器１６、位相検出器１４、ループ
・フィルタ２０）の動作により制御される。この微調ポ
ートには、ＰＬＬを位相拘束状態にする機能がある。微
調ポートの同調感度が低いので、捕捉保持範囲が小さい
ため、ＶＣＯ１２の粗調ポートを用いて、所望動作周波
数の近くでＶＣＯ１２を同調しなければならない。ＰＬ
Ｌの広範囲の同調において、粗調ポートの同調感度は高
い。粗調電圧は、典型的には、粗調用のデジタル信号を
デジタル・アナログ（Ｄ／Ａ）変換器２２をアナログ信
号に変換して得、通常は、時定数が非常に長いＲＣフィ
ルタでろ波して、ＰＬＬにノイズが注入するのを防止す
る。なお、この場合のＲＣフィルタは、ＲＣノイズ・フ
ィルタであり、フィルタ抵抗器Ｒ１及びフィルタ・コン
デンサＣで構成される。
わたるアプリケーションに対して良好に動作し、位相ノ
イズが小さい必要がない。ＰＬＬが広い周波数範囲にわ
たって同調し、ＰＬＬの位相ノイズ性能も重要な場合
に、図３に示す回路構成がしばしば使用される。ＶＣＯ
１２の微調ポート及び粗調ポートは、ＶＣＯでの２個の
物理的に分離した端子であり、これらポートは、単一の
同調ポートを有するＶＣＯの前段で抵抗性分圧回路網を
用いて実現できる。良好な位相ノイズ及びスプリアス性
能を達成するのには、微調ポートの同調感度が低くなけ
ればならない。なお、微調ポートは、閉ループ制御シス
テムの帰還回路（分周器１６、位相検出器１４、ループ
・フィルタ２０）の動作により制御される。この微調ポ
ートには、ＰＬＬを位相拘束状態にする機能がある。微
調ポートの同調感度が低いので、捕捉保持範囲が小さい
ため、ＶＣＯ１２の粗調ポートを用いて、所望動作周波
数の近くでＶＣＯ１２を同調しなければならない。ＰＬ
Ｌの広範囲の同調において、粗調ポートの同調感度は高
い。粗調電圧は、典型的には、粗調用のデジタル信号を
デジタル・アナログ（Ｄ／Ａ）変換器２２をアナログ信
号に変換して得、通常は、時定数が非常に長いＲＣフィ
ルタでろ波して、ＰＬＬにノイズが注入するのを防止す
る。なお、この場合のＲＣフィルタは、ＲＣノイズ・フ
ィルタであり、フィルタ抵抗器Ｒ１及びフィルタ・コン
デンサＣで構成される。
【０００５】このアーキテクチャに特有の限界は、ＰＬ
Ｌを新たな周波数に拘束するのが常に望ましい場合や、
ＰＬＬが最初にオン（動作状態）にされた場合に、制御
を行い位相拘束を実現するのに適切な微調ポートの値に
充分近い値にまで、大きなフィルタ・コンデンサを充電
しなければならないことである。コンデンサの充電／放
電がその最終値に近づくに従って、フィルタ・コンデン
サの両端の電圧の変化比率が小さくなるので、位相拘束
を達成する時間が非常に長くなる。ある場合には、図３
において点線に示すように、高速化回路を追加して、拘
束時間を改善している。この場合、電子スイッチ２１を
用いて、コンデンサＣを充電する間、ＲＣの時定数を短
くしている。ＰＬＬが位相拘束された後は、このスイッ
チ２１を開いて、ろ波用フィルタの時定数を長くしてい
る。このアプローチの１つの欠点は、大電流をコンデン
サに流せると共に、オフ状態の分離を良好にできる小形
の低抵抗電子スイッチが高価なことである。また、スイ
ッチ２１がオフのときの電荷注入が位相拘束ループを時
々刻々と変化させると共に、スイッチ２１を制御するの
に付加的な駆動回路が必要となるという欠点もある。
Ｌを新たな周波数に拘束するのが常に望ましい場合や、
ＰＬＬが最初にオン（動作状態）にされた場合に、制御
を行い位相拘束を実現するのに適切な微調ポートの値に
充分近い値にまで、大きなフィルタ・コンデンサを充電
しなければならないことである。コンデンサの充電／放
電がその最終値に近づくに従って、フィルタ・コンデン
サの両端の電圧の変化比率が小さくなるので、位相拘束
を達成する時間が非常に長くなる。ある場合には、図３
において点線に示すように、高速化回路を追加して、拘
束時間を改善している。この場合、電子スイッチ２１を
用いて、コンデンサＣを充電する間、ＲＣの時定数を短
くしている。ＰＬＬが位相拘束された後は、このスイッ
チ２１を開いて、ろ波用フィルタの時定数を長くしてい
る。このアプローチの１つの欠点は、大電流をコンデン
サに流せると共に、オフ状態の分離を良好にできる小形
の低抵抗電子スイッチが高価なことである。また、スイ
ッチ２１がオフのときの電荷注入が位相拘束ループを時
々刻々と変化させると共に、スイッチ２１を制御するの
に付加的な駆動回路が必要となるという欠点もある。
【０００６】図４は、従来の他の位相拘束ループを示す
ブロック図であり、図３の電子スイッチが、逆極性に並
列接続されたダイオードに置換されている。他の構成を
図４と同じなので、その説明は省略する。コンデンサＣ
に充電又は放電が必要なときに、フィルタの両端を低い
値の抵抗器Ｒｓで分流する。すなわち、Ｄ／Ａ変換器２
２の出力電圧と、コンデンサＣの充電電圧と差がある一
定値（ダイオードの降下電圧）以上になると、順バイア
スになった方のダイオードがオンとなり、時定数を小さ
くして、コンデンサＣの充電又は放電を行う。この回路
は、粗調電圧の大きな変化に対して良好に動作するが、
結局、Ｄ／Ａ変換器２２の出力及びコンデンサＣの間の
電圧差がダイオードの降下電圧である約０．６５ボルト
よりも低い場合、ダイオードが開放状態となり、ダイオ
ードの回路が開放となり、分流抵抗器Ｒｓが無効にな
る。特に、粗調感度が１ボルト当たり数百メガヘルツで
あり、微調ポートの同調レンジが狭い場合、この回路の
拘束時間が非常に長くなる。この場合の同調範囲は、良
好なスプリアス及びノイズ性能を維持する範囲では、わ
ずか数百キロへルツに過ぎない。ＶＣＯが位相拘束の達
成範囲内で同調されるまで、フィルタは、比較的長い時
定数で変化しなければならない。
ブロック図であり、図３の電子スイッチが、逆極性に並
列接続されたダイオードに置換されている。他の構成を
図４と同じなので、その説明は省略する。コンデンサＣ
に充電又は放電が必要なときに、フィルタの両端を低い
値の抵抗器Ｒｓで分流する。すなわち、Ｄ／Ａ変換器２
２の出力電圧と、コンデンサＣの充電電圧と差がある一
定値（ダイオードの降下電圧）以上になると、順バイア
スになった方のダイオードがオンとなり、時定数を小さ
くして、コンデンサＣの充電又は放電を行う。この回路
は、粗調電圧の大きな変化に対して良好に動作するが、
結局、Ｄ／Ａ変換器２２の出力及びコンデンサＣの間の
電圧差がダイオードの降下電圧である約０．６５ボルト
よりも低い場合、ダイオードが開放状態となり、ダイオ
ードの回路が開放となり、分流抵抗器Ｒｓが無効にな
る。特に、粗調感度が１ボルト当たり数百メガヘルツで
あり、微調ポートの同調レンジが狭い場合、この回路の
拘束時間が非常に長くなる。この場合の同調範囲は、良
好なスプリアス及びノイズ性能を維持する範囲では、わ
ずか数百キロへルツに過ぎない。ＶＣＯが位相拘束の達
成範囲内で同調されるまで、フィルタは、比較的長い時
定数で変化しなければならない。
【０００７】
【発明が解決しようとする課題】他のシステムの制約が
高速スイッチング速度と相反しているときに、ＰＬＬの
拘束時間を短縮する技術が望まれている。
高速スイッチング速度と相反しているときに、ＰＬＬの
拘束時間を短縮する技術が望まれている。
【０００８】したがって、本発明は、他のシステムの制
約が高速スイッチング速度と相反しているときに、ＰＬ
Ｌの拘束時間を短縮するために、ＲＣフィルタ内フィル
タ・コンデンサの充放電を加速する回路及びそれを用い
たＰＬＬを提供するものである。
約が高速スイッチング速度と相反しているときに、ＰＬ
Ｌの拘束時間を短縮するために、ＲＣフィルタ内フィル
タ・コンデンサの充放電を加速する回路及びそれを用い
たＰＬＬを提供するものである。
【０００９】
【課題を解決するための手段】本発明を用いた位相拘束
ループでは、位相拘束にかかる時間を短縮するために、
ＲＣノイズ・フィルタ（Ｒ１，Ｃ）のフィルタ抵抗器
（Ｒ１）の両端の差電圧を増幅する演算増幅器（２４）
を具えている。このＲＣノイズ・フィルタを用いて、粗
調電圧を位相拘束ループ内の電圧制御発振器（ＶＣＯ１
２）に供給する。増幅された差電圧は、１対の逆極性ト
ランジスタ（Ｑ１、Ｑ２）のベースに供給され、これら
トランジスタの一方をオンにする。よって、フィルタ・
コンデンサの電荷が、供給された粗調電圧に非常に接近
するまで、ＲＣノイズ・フィルタのフィルタ・コンデン
サＣを迅速に充電又は放電（充電／放電）する。この代
わりに、増幅した差電圧を、１対の並列の逆極性ダイオ
ード（Ｄ１、Ｄ２）に供給し、フィルタ・コンデンサＣ
を迅速に充電／放電させてもよい。
ループでは、位相拘束にかかる時間を短縮するために、
ＲＣノイズ・フィルタ（Ｒ１，Ｃ）のフィルタ抵抗器
（Ｒ１）の両端の差電圧を増幅する演算増幅器（２４）
を具えている。このＲＣノイズ・フィルタを用いて、粗
調電圧を位相拘束ループ内の電圧制御発振器（ＶＣＯ１
２）に供給する。増幅された差電圧は、１対の逆極性ト
ランジスタ（Ｑ１、Ｑ２）のベースに供給され、これら
トランジスタの一方をオンにする。よって、フィルタ・
コンデンサの電荷が、供給された粗調電圧に非常に接近
するまで、ＲＣノイズ・フィルタのフィルタ・コンデン
サＣを迅速に充電又は放電（充電／放電）する。この代
わりに、増幅した差電圧を、１対の並列の逆極性ダイオ
ード（Ｄ１、Ｄ２）に供給し、フィルタ・コンデンサＣ
を迅速に充電／放電させてもよい。
【００１０】本発明の目的、利点及び新規な特徴は、添
付図を参照した以下の説明から明らかになろう。
付図を参照した以下の説明から明らかになろう。
【００１１】
【発明の実施の形態】図１は、本発明により拘束時間を
短縮する位相ロック・ループ（ＰＬＬ）の一実施例のブ
ロック図である。図３の従来技術と同じ素子は、同じ参
照符号で示す。標準ＰＬＬ１０は、微調ポート及び粗調
ポートを有するＶＣＯ１２と、位相検出器１４とを具え
ている。この位相検出器１４は、一方の入力として、分
周器１６を介して帰還された電圧制御発振器（ＶＣＯ）
１２からの出力信号を受けると共に、他方の入力とし
て、基準発振器１８からの出力信号を受けて、これら信
号の周波数差（又は位相差）に対応する制御電圧を発生
する。この制御電圧は、ループ・フィルタ２０を介して
ＶＣＯ１２の微調ポートに供給される。粗調制御デジタ
ル信号を受けるＤ／Ａ変換器２２は、ＲＣノイズ・フィ
ルタを介して、粗調制御電圧をＶＣＯ１２の粗調ポート
に供給する。ＲＣフィルタの抵抗器Ｒ１の両端間の電圧
は、抵抗器Ｒ６を介して演算増幅器２４に供給される。
この演算増幅器２４は、帰還抵抗器Ｒ７を有する。演算
増幅器２４の出力信号は、抵抗器Ｒ５を介して逆極性ト
ランジスタＱ１及びＱ２の両方のベースに供給される。
これらトランジスタＱ１及びＱ２のコレクタは、夫々抵
抗器Ｒ３及びＲ４を介して正及び負の電圧源に結合され
る。また、これらトランジスタＱ１及びＱ２のエミッタ
は、共通結合されて、ＶＣＯ１２の粗調ポートに結合さ
れる。
短縮する位相ロック・ループ（ＰＬＬ）の一実施例のブ
ロック図である。図３の従来技術と同じ素子は、同じ参
照符号で示す。標準ＰＬＬ１０は、微調ポート及び粗調
ポートを有するＶＣＯ１２と、位相検出器１４とを具え
ている。この位相検出器１４は、一方の入力として、分
周器１６を介して帰還された電圧制御発振器（ＶＣＯ）
１２からの出力信号を受けると共に、他方の入力とし
て、基準発振器１８からの出力信号を受けて、これら信
号の周波数差（又は位相差）に対応する制御電圧を発生
する。この制御電圧は、ループ・フィルタ２０を介して
ＶＣＯ１２の微調ポートに供給される。粗調制御デジタ
ル信号を受けるＤ／Ａ変換器２２は、ＲＣノイズ・フィ
ルタを介して、粗調制御電圧をＶＣＯ１２の粗調ポート
に供給する。ＲＣフィルタの抵抗器Ｒ１の両端間の電圧
は、抵抗器Ｒ６を介して演算増幅器２４に供給される。
この演算増幅器２４は、帰還抵抗器Ｒ７を有する。演算
増幅器２４の出力信号は、抵抗器Ｒ５を介して逆極性ト
ランジスタＱ１及びＱ２の両方のベースに供給される。
これらトランジスタＱ１及びＱ２のコレクタは、夫々抵
抗器Ｒ３及びＲ４を介して正及び負の電圧源に結合され
る。また、これらトランジスタＱ１及びＱ２のエミッタ
は、共通結合されて、ＶＣＯ１２の粗調ポートに結合さ
れる。
【００１２】動作において、ＰＬＬ１０が位相拘束状態
にあると、トランジスタＱ１及びＱ２がカット・オフさ
れ（オフ状態にされ）、即ち、回路が開放されて、ＲＣ
ノイズ・フィルタ（Ｒ１、Ｃ）は、通常に機能する。Ｐ
ＬＬ周波数が変化する際、即ち、Ｄ／Ａ変換器２２がコ
ンデンサＣの充電電圧と異なる電圧を発生する際、演算
増幅器２４及びトランジスタＱ１、Ｑ２から構成される
ループが先ずオンになる。この場合、演算増幅器２４が
フィルタ抵抗器Ｒ１の両端間の電圧差を検知して増幅す
る。これにより、フィルタ・コンデンサＣの電荷を増加
する必要があれば、演算増幅器２４の出力信号がトラン
ジスタＱ１をオンにする。また、フィルタ・コンデンサ
Ｃの電荷を減らす必要があれば、トランジスタＱ２をオ
ンにする。オンになったトランジスタは、飽和状態のス
イッチとして機能し、フィルタ・コンデンサＣの電圧が
Ｄ／Ａ変換器２２の出力信号値にほぼ等しくなるまで、
このフィルタ・コンデンサＣを迅速に充電又は放電させ
る。フィルタ・コンデンサＣの電圧がＤ／Ａ変換器２２
の出力信号にほぼ等しくなると、演算増幅器２４は、オ
ンのトランジスタを自動的にオフにする。抵抗器Ｒ３及
びＲ４は、フィルタ・コンデンサＣ用の充電電流及び放
電電流を安全レベルに制限する。トランジスタＱ１及び
Ｑ２は、カット・オフ状態又は飽和状態のいずれかで動
作するので、これらトランジスタの消費電力は非常にわ
ずかである。抵抗器Ｒ６及びＲ７の比で設定された演算
増幅器２４の電圧利得を大きくできるので、フィルタ抵
抗器Ｒ１の両端間の電圧差が、ダイオードの降下電圧、
即ち、トランジスタのベース・エミッタ間の順方向電圧
Ｖｂｅよりも非常に小さくなるまで、トランジスタのオ
ン状態を維持できる。例えば、演算増幅器２４の利得が
１０ならば、フィルタ・コンデンサＣが約０．６５／１
０＝０．０６５ボルトに充電又は放電するまで、トラン
ジスタは、ＰＬＬ１０の動作を加速する。
にあると、トランジスタＱ１及びＱ２がカット・オフさ
れ（オフ状態にされ）、即ち、回路が開放されて、ＲＣ
ノイズ・フィルタ（Ｒ１、Ｃ）は、通常に機能する。Ｐ
ＬＬ周波数が変化する際、即ち、Ｄ／Ａ変換器２２がコ
ンデンサＣの充電電圧と異なる電圧を発生する際、演算
増幅器２４及びトランジスタＱ１、Ｑ２から構成される
ループが先ずオンになる。この場合、演算増幅器２４が
フィルタ抵抗器Ｒ１の両端間の電圧差を検知して増幅す
る。これにより、フィルタ・コンデンサＣの電荷を増加
する必要があれば、演算増幅器２４の出力信号がトラン
ジスタＱ１をオンにする。また、フィルタ・コンデンサ
Ｃの電荷を減らす必要があれば、トランジスタＱ２をオ
ンにする。オンになったトランジスタは、飽和状態のス
イッチとして機能し、フィルタ・コンデンサＣの電圧が
Ｄ／Ａ変換器２２の出力信号値にほぼ等しくなるまで、
このフィルタ・コンデンサＣを迅速に充電又は放電させ
る。フィルタ・コンデンサＣの電圧がＤ／Ａ変換器２２
の出力信号にほぼ等しくなると、演算増幅器２４は、オ
ンのトランジスタを自動的にオフにする。抵抗器Ｒ３及
びＲ４は、フィルタ・コンデンサＣ用の充電電流及び放
電電流を安全レベルに制限する。トランジスタＱ１及び
Ｑ２は、カット・オフ状態又は飽和状態のいずれかで動
作するので、これらトランジスタの消費電力は非常にわ
ずかである。抵抗器Ｒ６及びＲ７の比で設定された演算
増幅器２４の電圧利得を大きくできるので、フィルタ抵
抗器Ｒ１の両端間の電圧差が、ダイオードの降下電圧、
即ち、トランジスタのベース・エミッタ間の順方向電圧
Ｖｂｅよりも非常に小さくなるまで、トランジスタのオ
ン状態を維持できる。例えば、演算増幅器２４の利得が
１０ならば、フィルタ・コンデンサＣが約０．６５／１
０＝０．０６５ボルトに充電又は放電するまで、トラン
ジスタは、ＰＬＬ１０の動作を加速する。
【００１３】トランジスタＱ１又はＱ２が導通の際に、
このトランジスタが飽和するので、放電電流又は充電電
流は、抵抗器Ｒ３及びＲ４並びに電源電圧で制限される
値で決まるが、この値は、非常に大きな値である。よっ
て、本発明によれば、充電電流及び放電電流は、従来技
術のようにフィルタ抵抗器Ｒ１の両端間の電圧差の大き
さに最早依存しない。制限抵抗器Ｒ３及びＲ４を高い電
圧源に接続することにより、オンのトランジスタがオフ
になるまで、大きな充電電流又は放電電流を維持でき
る。これらトランジスタＱ１及びＱ２は、同時にはオン
にならない。これらトランジスタが共にオフのとき、高
速化回路（演算増幅器２４、トランジスタＱ１，Ｑ２、
抵抗器Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７）は、ＶＣＯ１２
の粗調ポートから実質的に取り除かれ、ＰＬＬ１０にノ
イズを注入しない。本発明は、このフィルタ・コンデン
サＣを大きな電圧値に迅速に充電又は放電するのに効果
的であるので、大きなＲＣ時定数を用いても、拘束時間
を犠牲にすることなく、低ノイズのＰＬＬを達成でき
る。また、この高速化回路は、ＰＬＬ拘束の検出器に、
駆動回路を付加することなく動作できる。ＰＬＬ回路に
高速化回路を追加することによって、その拘束時間を、
図４のダイオード型高速化回路での１８ミリ秒から約１
ミリ秒以下に短縮できる。なお、ＰＬＬの位相ノイズ性
能には、劣化が見られなかった。
このトランジスタが飽和するので、放電電流又は充電電
流は、抵抗器Ｒ３及びＲ４並びに電源電圧で制限される
値で決まるが、この値は、非常に大きな値である。よっ
て、本発明によれば、充電電流及び放電電流は、従来技
術のようにフィルタ抵抗器Ｒ１の両端間の電圧差の大き
さに最早依存しない。制限抵抗器Ｒ３及びＲ４を高い電
圧源に接続することにより、オンのトランジスタがオフ
になるまで、大きな充電電流又は放電電流を維持でき
る。これらトランジスタＱ１及びＱ２は、同時にはオン
にならない。これらトランジスタが共にオフのとき、高
速化回路（演算増幅器２４、トランジスタＱ１，Ｑ２、
抵抗器Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７）は、ＶＣＯ１２
の粗調ポートから実質的に取り除かれ、ＰＬＬ１０にノ
イズを注入しない。本発明は、このフィルタ・コンデン
サＣを大きな電圧値に迅速に充電又は放電するのに効果
的であるので、大きなＲＣ時定数を用いても、拘束時間
を犠牲にすることなく、低ノイズのＰＬＬを達成でき
る。また、この高速化回路は、ＰＬＬ拘束の検出器に、
駆動回路を付加することなく動作できる。ＰＬＬ回路に
高速化回路を追加することによって、その拘束時間を、
図４のダイオード型高速化回路での１８ミリ秒から約１
ミリ秒以下に短縮できる。なお、ＰＬＬの位相ノイズ性
能には、劣化が見られなかった。
【００１４】図２は、本発明による高速化回路の他の実
施例のブロック図を示す。この実施例では、演算増幅器
２４及びＶＣＯ１２の粗調入力ポートの間を、図１の場
合の抵抗器Ｒ３〜Ｒ５並びにトランジスタＱ１及びＱ２
から、並列接続された逆極性のダイオードＤ１及びＤ２
に置き換えている。演算増幅器２４の出力電圧と、フィ
ルタ・コンデンサＣの電圧との差が、ダイオードの順方
向降下電圧以下であると、ダイオードＤ１及びＤ２は、
共にオフである。しかし、この電圧差がダイオードの順
方向降下電圧よりも高いと、ダイオードＤ１及びＤ２の
一方が導通して、ＲＣフィルタ（Ｒ１、Ｃ）の時定数が
小さくなり迅速な充電又は放電を行う。一方、演算増幅
器２４の出力電圧と、フィルタ・コンデンサＣの電圧と
の差が順方向降下電圧よりも低いと、ダイオードＤ１及
びＤ２は共にオフとなり、ＲＣフィルタの時定数は、抵
抗器Ｒ１及びコンデンサＣで決まる。なお、演算増幅器
２４の出力電圧は、図１の実施例と同様に抵抗器Ｒ１の
両端間の差電圧を増幅したものである点に留意された
い。
施例のブロック図を示す。この実施例では、演算増幅器
２４及びＶＣＯ１２の粗調入力ポートの間を、図１の場
合の抵抗器Ｒ３〜Ｒ５並びにトランジスタＱ１及びＱ２
から、並列接続された逆極性のダイオードＤ１及びＤ２
に置き換えている。演算増幅器２４の出力電圧と、フィ
ルタ・コンデンサＣの電圧との差が、ダイオードの順方
向降下電圧以下であると、ダイオードＤ１及びＤ２は、
共にオフである。しかし、この電圧差がダイオードの順
方向降下電圧よりも高いと、ダイオードＤ１及びＤ２の
一方が導通して、ＲＣフィルタ（Ｒ１、Ｃ）の時定数が
小さくなり迅速な充電又は放電を行う。一方、演算増幅
器２４の出力電圧と、フィルタ・コンデンサＣの電圧と
の差が順方向降下電圧よりも低いと、ダイオードＤ１及
びＤ２は共にオフとなり、ＲＣフィルタの時定数は、抵
抗器Ｒ１及びコンデンサＣで決まる。なお、演算増幅器
２４の出力電圧は、図１の実施例と同様に抵抗器Ｒ１の
両端間の差電圧を増幅したものである点に留意された
い。
【００１５】本発明の高速化回路は、ＰＬＬ以外の任意
のアプリケーションに用いることもできる。かかるアプ
リケーションは、差値を迅速にリセットする必要があ
り、低ノイズで良好にろ波された直流制御電圧を必要と
するものである。よって、かかるアプリケーションに
は、電圧制御減衰器や、高速に安定する電圧安定器及び
電源用のろ波された基準電圧源などがある。
のアプリケーションに用いることもできる。かかるアプ
リケーションは、差値を迅速にリセットする必要があ
り、低ノイズで良好にろ波された直流制御電圧を必要と
するものである。よって、かかるアプリケーションに
は、電圧制御減衰器や、高速に安定する電圧安定器及び
電源用のろ波された基準電圧源などがある。
【００１６】よって、本発明は、ＶＣＯの粗調ポートに
結合されたＲＣノイズ・フィルタ抵抗器の両端間の電圧
を増幅して、２つの逆極性のトランジスタ又はダイオー
ドの一方をオンにし、ノイズ・フィルタ・コンデンサを
迅速に充電又は放電することにより、位相拘束ループの
拘束時間を短縮する。
結合されたＲＣノイズ・フィルタ抵抗器の両端間の電圧
を増幅して、２つの逆極性のトランジスタ又はダイオー
ドの一方をオンにし、ノイズ・フィルタ・コンデンサを
迅速に充電又は放電することにより、位相拘束ループの
拘束時間を短縮する。
【００１７】
【発明の効果】上述の如く本発明は、ＲＣフィルタ内フ
ィルタ・コンデンサ用充放電加速回路であり、他のシス
テムの制約が高速スイッチング速度と相反しているとき
に、ＰＬＬなどの拘束時間を短縮できる。
ィルタ・コンデンサ用充放電加速回路であり、他のシス
テムの制約が高速スイッチング速度と相反しているとき
に、ＰＬＬなどの拘束時間を短縮できる。
【図１】本発明により拘束時間を短縮する位相ロック・
ループの一実施例のブロック図である。
ループの一実施例のブロック図である。
【図２】本発明により拘束時間を短縮する位相ロック・
ループの他の実施例のブロック図である。
ループの他の実施例のブロック図である。
【図３】迅速に位相拘束を行う従来の位相ロック・ルー
プのブロック図である。
プのブロック図である。
【図４】迅速に位相拘束を行う従来の他の位相ロック・
ループのブロック図である。
ループのブロック図である。
１０ 標準位相拘束ループ １２ 電圧制御発振器 １４ 位相検出器 １６ 分周器 １８ 基準発振器 ２０ ループ・フィルタ ２２ Ｄ／Ａ変換器 ２４ 演算増幅器
Claims (3)
- 【請求項１】 ＲＣフィルタ内のフィルタ・コンデンサ
の充放電を加速させる回路であって、 上記ＲＣフィルタ内の抵抗器の両端に生じた差電圧を増
幅して、増幅された差電圧を発生する演算増幅器と、 互いに結合されたベースに、増幅された上記差電圧を入
力として受け、エミッタが互いに結合されて電流出力を
発生し、上記フィルタ・コンデンサの充放電を行う１対
の逆極性のトランジスタとを具えたＲＣフィルタ内フィ
ルタ・コンデンサ用充放電加速回路。 - 【請求項２】 微調電圧入力及び粗調電圧入力を受ける
電圧制御発振器を有し、フィルタ抵抗器及びフィルタ・
コンデンサを有するＲＣノイズ・フィルタを介して上記
粗調電圧を供給する位相拘束ループであって、 上記フィルタ抵抗器の両端に生じた差電圧を増幅して、
増幅された差電圧を発生する演算増幅器と、 互いに結合されたベースに、増幅された上記差電圧を入
力として受け、エミッタが互いに結合されて電流出力を
発生し、上記フィルタ・コンデンサの充放電を行う１対
の逆極性のトランジスタとを具えた位相拘束ループ。 - 【請求項３】 ＲＣフィルタ内のフィルタ・コンデンサ
の充放電を加速させる回路であって、 上記ＲＣフィルタ内の抵抗器の両端に生じた差電圧を増
幅して、増幅された差電圧を発生する増幅手段と、 該増幅手段及び上記フィルタ・コンデンサの間に並列に
結合され、増幅された上記差電圧を受けて、電流出力を
発生して、上記フィルタ・コンデンサを充放電する１対
の逆極性のダイオードとを具えたＲＣフィルタ内フィル
タ・コンデンサ用充放電加速回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/645,212 | 2000-08-24 | ||
| US09/645,212 US6380810B1 (en) | 2000-08-24 | 2000-08-24 | Reduced lock time for a phase locked loop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002124876A true JP2002124876A (ja) | 2002-04-26 |
| JP4038030B2 JP4038030B2 (ja) | 2008-01-23 |
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ID=24588088
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001254978A Expired - Fee Related JP4038030B2 (ja) | 2000-08-24 | 2001-08-24 | 位相拘束ループ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6380810B1 (ja) |
| EP (1) | EP1182780B1 (ja) |
| JP (1) | JP4038030B2 (ja) |
| DE (1) | DE60114733T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530871A (ja) * | 2005-02-11 | 2008-08-07 | ローデ ウント シュワルツ ゲーエムベーハー ウント コー カーゲー | 改良ｖｃｏ事前チューニングを有するｐｌｌ合成装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597249B2 (en) * | 2001-09-04 | 2003-07-22 | Prominenet Communications, Inc. | Fast coarse tuning control for PLL frequency synthesizer |
| US6639476B1 (en) * | 2002-05-07 | 2003-10-28 | Sullivan William B | Correlator stabilized digitally tuned oscillator synthesizer |
| US7019595B1 (en) * | 2002-10-25 | 2006-03-28 | Ralink Technology, Inc. | Frequency synthesizer with automatic tuning control to increase tuning range |
| US7053719B2 (en) * | 2004-03-11 | 2006-05-30 | Agilent Technologies, Inc. | Controlling a voltage controlled oscillator in a bang-bang phase locked loop |
| US7177611B2 (en) * | 2004-07-07 | 2007-02-13 | Texas Instruments Incorporated | Hybrid control of phase locked loops |
| US7683596B1 (en) * | 2005-06-24 | 2010-03-23 | Summit Microelectronics, Inc. | Method for regulating an output voltage of a DC/DC converter using an active DC output control circuit |
| US9350366B2 (en) | 2013-10-18 | 2016-05-24 | Raytheon Company | Phase-locked loop filter with coarse and fine tuning |
| CN115296680B (zh) * | 2022-10-08 | 2023-02-10 | 深圳捷扬微电子有限公司 | 一种应用于超宽带的射频接收机电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4562410A (en) * | 1983-12-29 | 1985-12-31 | Rca Corporation | Phase lock loop prepositioning apparatus with feedback control |
| US5546053A (en) * | 1994-07-27 | 1996-08-13 | Texas Instruments Incorporated | Phase locked loop having booster circuit for rapid lockup |
| GB9415185D0 (en) * | 1994-07-28 | 1994-09-21 | Thomson Consumer Electronics | Fast acting control system |
-
2000
- 2000-08-24 US US09/645,212 patent/US6380810B1/en not_active Expired - Fee Related
-
2001
- 2001-08-15 EP EP01306946A patent/EP1182780B1/en not_active Expired - Lifetime
- 2001-08-15 DE DE60114733T patent/DE60114733T2/de not_active Expired - Lifetime
- 2001-08-24 JP JP2001254978A patent/JP4038030B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530871A (ja) * | 2005-02-11 | 2008-08-07 | ローデ ウント シュワルツ ゲーエムベーハー ウント コー カーゲー | 改良ｖｃｏ事前チューニングを有するｐｌｌ合成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4038030B2 (ja) | 2008-01-23 |
| EP1182780A2 (en) | 2002-02-27 |
| EP1182780B1 (en) | 2005-11-09 |
| DE60114733D1 (de) | 2005-12-15 |
| DE60114733T2 (de) | 2006-07-20 |
| US6380810B1 (en) | 2002-04-30 |
| EP1182780A3 (en) | 2003-05-02 |
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