CN115296680B - 一种应用于超宽带的射频接收机电路 - Google Patents

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Abstract

本发明公开了一种应用于超宽带的射频接收机电路，包括至少一个低噪声放大器、无源混频器、融合至少一个低通滤波器的可控增益放大器以及模数转换器，其中各个低噪声放大器的输出端均连接至无源混频器的第一输入端，无源混频器的第二输入端连接本振时钟信号，融合至少一个低通滤波器的可控增益放大器串联连接在无源混频器的输出端和模数转换器的输入端之间，模数转换器连接在融合至少一个低通滤波器的可控增益放大器的输出端和射频接收机电路的输出端之间，且融合至少一个低通滤波器的可控增益放大器中采用的所有运算放大器、以及模数转换器中的延时单元分别采用反相器结构。本发明能够减少占用面积、功耗，且降低成本。

Description

一种应用于超宽带的射频接收机电路
技术领域
本发明涉及射频（radio frequency，RF）接收电路系统，具体地涉及集成电路（integrated circuit，IC）中的单路或多路RF接收器电路系统，进一步地，尤其涉及一种应用于超宽带的射频接收机电路。
背景技术
超宽带（UWB）是一种具备低耗电与高速传输的无线个人区域网络通讯技术，适合需要高质量服务的无线通信应用。相对于窄带或者宽带，UWB主要有两方面的区别：一是超宽的带宽，根据最新的美国联邦通信委员会（FCC）的定义，中心频率大于2.5GHz的超宽带（UWB）系统其-10dB带宽应达到500MHz；而对于中心工作频率低于2.5GHz的超宽带系统，-10dB带宽至少应达到中心频率的20%。为了满足超宽带的性能要求，现有的射频接收机电路往往存在功耗大、占用面积大的缺点。
以上背景技术内容的公开仅用于辅助理解本发明的构思及技术方案，其并不必然属于本专利申请的现有技术，在没有明确的证据表明上述内容在本专利申请的申请日已经公开的情况下，上述背景技术不应当用于评价本申请的新颖性和创造性。
发明内容
为了解决上述技术问题，本发明提出了一种应用于超宽带的射频接收机电路，能够减少占用面积、功耗，且降低成本。
为了达到上述目的，本发明采用以下技术方案：
本发明公开了一种应用于超宽带的射频接收机电路，包括至少一个低噪声放大器、无源混频器、融合至少一个低通滤波器的可控增益放大器以及模数转换器，其中各个所述低噪声放大器的输出端均连接至所述无源混频器的第一输入端，所述无源混频器的第二输入端连接本振时钟信号，所述融合至少一个低通滤波器的可控增益放大器串联连接在所述无源混频器的输出端和所述模数转换器的输入端之间，所述模数转换器连接在所述融合至少一个低通滤波器的可控增益放大器的输出端和射频接收机电路的输出端之间，且所述融合至少一个低通滤波器的可控增益放大器中采用的所有运算放大器、以及所述模数转换器中的延时单元分别采用反相器结构。
优选地，各个所述低噪声放大器均采用单端输入反相器结构，以通过开关一个或多个所述低噪声放大器来实现射频接收机接收并传递放大其中一个或多个接收通道的信号。
优选地，所述无源混频器为一个，且所述无源混频器的第一输入端同时接收至少一个所述低噪声放大器的信号，所述无源混频器的第二输入端连接的为50%占空比的差分本振时钟信号，且所述差分本振时钟信号的时钟频率与各个所述低噪声放大器的时钟频率一致。
优选地，所述无源混频器为同相正交混频器，所述同相正交混频器包括同相混频器和正交混频器，且所述同相混频器和所述正交混频器的第一输入端连接在一起，以同时接收至少一个所述低噪声放大器的信号，所述同相混频器的第二输入端连接50%占空比的同相本振时钟信号，所述正交混频器的第二输入端连接50%占空比的正交本振时钟信号，且所述同相本振时钟信号和所述正交本振时钟信号的时钟频率分别与各个所述低噪声放大器的时钟频率一致。
优选地，所述融合至少一个低通滤波器的可控增益放大器中采用的所有运算放大器均采用共模反馈型的单级反相器结构。
优选地，其中共模反馈型的单级反相器结构包括第一至第二PMOS管、第一至第三NMOS管、运算放大模块，其中第一PMOS管和第一NMOS管的栅极分别连接第一电压输入端，第二PMOS管和第二NMOS管的栅极分别连接第二电压输入端，第一PMOS管和第一NMOS管的漏极分别连接第一电压输出端，第二PMOS管和第二NMOS管的漏极分别连接第二电压输出端，第一PMOS管和第二PMOS管的源极分别连接电流源，第一NMOS管和第二NMOS管的源极分别连接第三NMOS管的漏极，第三NMOS管的源极接地，所述第一电压输出端和所述第二电压输出端分别连接所述运算放大模块的两个输入端，所述运算放大模块的输出端连接第三NMOS管的栅极。
优选地，所述模数转换器采用基于时间数字转换器的模数转换器，且所述模数转换器中的延时单元采用反相器结构。
优选地，所述模数转换器包括采样器、电压-时间转换器和包含延时单元的时间-数字转换模块，其中所述采样器的输入端输入信号和时脉，所述采样器根据输入的时脉对输入的信号进行采样并将采样后的信号输出至电压-时间转换器中，所述电压-时间转换器将基于电压域的信号转换为基于时间域的信号并输出至时间-数字转换模块，所述时间-数字转换模块将基于时间域的信号转换为相应的数字信号并输出。
优选地，所述时间-数字转换模块包括信号加总单元、2p(2n-1)个延时单元和2n级D触发器，其中各个所述延时单元分别采用反相器结构，2p(2n-1)个所述延时单元依次串联连接在电压-时间转换器的开始输出端，第0级所述D触发器的信号输入端连接在电压-时间转换器的开始输出端，第1至第2n-1级所述D触发器的信号输入端分别连接在所述延时单元的输出端，且每相邻两级所述D触发器的信号输入端之间连接有2p个所述延时单元，各级所述D触发器的时钟输入端分别连接在电压-时间转换器的终止输出端，各级所述D触发器的清零端分别连接在电压-时间转换器的清零输出端，各级所述D触发器的信号输出端分别连接在所述信号加总单元的输入端，所述信号加总单元用于将2n级所述D触发器输出的n位数字信号进行处理以产生输出信号，其中n、p分别为正整数。
优选地，所述时间-数字转换模块包括信号加总单元、2(2q-1)(2n-1)个延时单元和2n级D触发器，其中各个所述延时单元分别采用反相器结构，(2q-1)*n个延时单元依次串联连接在电压-时间转换器的开始输出端以形成第一延时单元路径，(2q-1)*n个延时单元依次串联连接在电压-时间转换器的反向开始输出端以形成第二延时单元路径，第0级所述D触发器的信号输入端、反向信号输入端分别连接在电压-时间转换器的开始输出端、反向开始输出端，第1、3、……、2n-1级所述D触发器的信号输入端分别连接在所述第二延时单元路径上的所述延时单元的输出端，第1、3、……、2n-1级所述D触发器的反向信号输入端分别连接在所述第一延时单元路径上的所述延时单元的输出端，第2、4、……、2n-2级所述D触发器的信号输入端分别连接在所述第一延时单元路径上的所述延时单元的输出端，第2、4、……、2n-2级所述D触发器的反向信号输入端分别连接在所述第二延时单元路径上的所述延时单元的输出端，且每相邻两级所述D触发器之间在所述第一延时单元路径连接有2q-1个所述延时单元，每相邻两级所述D触发器之间在所述第二延时单元路径连接有2q-1个所述延时单元，各级所述D触发器的时钟输入端分别连接在电压-时间转换器的终止输出端，各级所述D触发器的清零端分别连接在电压-时间转换器的清零输出端，各级所述D触发器的信号输出端分别连接在所述信号加总单元的输入端，所述信号加总单元用于将2n级所述D触发器输出的n位数字信号进行处理以产生输出信号，其中n、q分别为正整数。
与现有技术相比，本发明的有益效果在于：本发明公开的应用于超宽带的射频接收机电路，其中的至少一个低通滤波器和可控增益放大器中采用的所有运算放大器、以及模数转换器中的延时单元分别采用反相器结构，使得该射频接收机电路的占用面积和功耗大大减少，且降低了成本。
在进一步的方案中，本发明还具有以下有益效果：
（1）各路低噪声放大器均是单端输入，且采用反相器结构，高阻抗输入端不使用电感就可以实现超宽带输入，也不需要开关而直接开关各路低噪声放大器LNA，设计简单，功耗低，面积小。
（2）无源混频器实现和架构简单，阻抗高，宽带宽和低噪声。
（2）融合至少一个低通滤波器的可控增益放大器中的运算放大器均采用共模反馈型的单级反相器结构，使得融合至少一个低通滤波器的可控增益放大器做成了单一的设计（实现将两个独立的电路融合在了一起），使之兼具多阶低通滤波和增益可调的效果，不仅实现了足够的带外抑制能力，而且拥有足够的增益调节范围和调节精度，还节省了面积和功耗。
（3）基于时间数字转换器的模数转换器主体部分的延时单元选用数字逻辑的反相器，不仅使它在GHz频率下工作速度的单位功耗为最低、面积为最小，转换制程也不需要明显的参数改动。
附图说明
图1是本发明实施例一提出的应用于超宽带的射频接收机电路示意图；
图2是图1中的融合至少一个低通滤波器的可控增益放大器的结构示意图；
图3是本发明优选实施例的共模反馈型的单级反相器结构示意图；
图4是本发明优选实施例的延时单元采用单边偶数反相器连接的基于时间数字转换器的模数转换器的结构示意图；
图5是本发明优选实施例的延时单元采用差分奇数反相器连接的基于时间数字转换器的模数转换器的结构示意图；
图6是本发明实施例二提出的应用于超宽带的射频接收机电路示意图。
具体实施方式
以下对本发明的实施方式作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。另外，连接既可以是用于固定作用也可以是用于电路/信号连通作用。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多该特征。在本发明实施例的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本发明提出的射频接收机电路是针对于超宽带（UWB）应用的，频率范围为3.1GHz-10.6GHz，要支持如此大的频率范围，低噪声放大器LNA往往会需要1个甚至多个电感，这样很占面积，而且混频器通常需要有源混频器，为了低噪声和高线性度，还需要高功耗。
基于上述现有技术中所存在的缺陷，本发明实施例一提出了一种应用于超宽带的射频接收机电路，如图1所示，包括多个低噪声放大器（LNA1、LNA2、……、LNAn）、一个无源混频器10、融合至少一个低通滤波器的可控增益放大器20和基于时间数字转换器的模数转换器TDC-ADC，其中各个低噪声放大器（LNA1、LNA2、……、LNAn）均为单端输入（输入信号分别对应为RF1、RF2、……、RFn），且各个低噪声放大器（LNA1、LNA2、……、LNAn）的输出端均连接至无源混频器10的第一输入端，无源混频器10的第二输入端连接本振时钟信号L0，融合至少一个低通滤波器的可控增益放大器20串联连接在无源混频器10的输出端和基于时间数字转换器的模数转换器TDC-ADC的输入端之间，基于时间数字转换器的模数转换器TDC-ADC连接在融合至少一个低通滤波器的可控增益放大器20的输出端和射频接收机电路的输出端（输出信号Sout）之间。结合图2所示，融合至少一个低通滤波器的可控增益放大器20包括至少一个低通滤波器LPF和一个可控增益放大器PGA，其中，至少一个低通滤波器LPF和可控增益放大器PGA中的运算放大器、以及基于时间数字转换器的模数转换器TDC-ADC中的延时单元分别采用反相器结构，且各个低噪声放大器（LNA1、LNA2、……、LNAn）也分别采用高阻抗单端输入反相器结构，以通过开关一个或多个低噪声放大器（LNA1、LNA2、……、LNAn）来实现射频接收机电路接收并传递放大其中一个或多个接收通道的信号。
相比于现有技术中常见的将低通滤波器LPF和可控增益放大器PGA分开设计再进行级联，低通滤波器LPF的作用是滤波，可控增益放大器PGA的作用是增益可调，本方案中，将至少一个低通滤波器LPF和可控增益放大器PGA中的运算放大器均采用共模反馈型的单级反相器结构（1-STAGE INV AMP），使得至少一个低通滤波器LPF融合可控增益放大器PGA做成了单一的设计（实现将两个独立的电路融合在了一起），使之兼具多阶低通滤波和增益可调的效果，不仅实现了足够的带外抑制能力，而且拥有足够的增益调节范围和调节精度，还节省了面积和功耗。
具体地，该共模反馈型的单级反相器结构如图3所示，包括第一PMOS管Mp1、第二PMOS管Mp2、第一NMOS管Mn1、第二NMOS管Mn2、第三NMOS管Mn3、运算放大模块Amp，其中第一PMOS管Mp1和第一NMOS管Mn1的栅极分别连接第一电压输入端Vinq，第二PMOS管Mp2和第二NMOS管Mn2的栅极分别连接第二电压输入端Vinm，第一PMOS管Mp1和第一NMOS管Mn1的漏极分别连接第一电压输出端Voutm，第二PMOS管Mp2和第二NMOS管的Mn2漏极分别连接第二电压输出端Voutq，第一PMOS管Mp1和第二PMOS管Mp2的源极分别连接电流源（图3中所示的电压输出端Vdd经理想电流源Id后连接第一PMOS管Mp1和第二PMOS管Mp2的源极），第一NMOS管Mn1和第二NMOS管Mn2的源极分别连接第三NMOS管Mn3的漏极，第三NMOS管Mn3的源极接地，第一电压输出端Voutm和第二电压输出端Voutq分别连接运算放大模块Amp的两个输入端，运算放大模块Amp的输出端连接第三NMOS管Mn3的栅极。在该共模反馈型的单级反相器结构中，第一PMOS管Mp1和第一NMOS管Mn1构成一个单级反相器，第二PMOS管Mp2和第二NMOS管Mn2构成另一个单级反相器，第三NMOS管Mn3为有源电流源，输入信号经第一电压输入端Vinq和第二电压输入端Vinm输出为第一电压输出端Voutm和第二电压输出端Voutq，输出信号的共模信号部分经过运算放大模块Amp放大后连接到第三NMOS管Mn3的栅极，形成共模反馈CMFB。
基于时间数字转换器的模数转换器TDC-ADC包括采样器31、电压-时间转换器32和时间-数字转换模块33，其中采样器31的输入端输入信号和时脉，采样器31根据输入的时脉对输入的信号进行采样并将采样后的信号输出至电压-时间转换器32中，电压-时间转换器32将基于电压域的信号转换为基于时间域的信号并输出至时间-数字转换模块33，时间-数字转换模块33将基于时间域的信号转换为相应的数字信号并输出。其中，时间-数字转换模块33包括延时单元331、D触发器332和信号加总单元333，其中基于时间域的信号经过延时单元331和D触发器332转换成了相应的数字信号，最后经过信号加总单元333对数字信号进行处理后产生输出信号。在本实施例中，基于时间数字转换器的模数转换器TDC-ADC主体部分的延时单元选用数字逻辑的反相器，不仅使它在GHz频率下工作速度的单位功耗为最低、面积为最小，转换制程也不需要明显的参数改动。
其中，延时单元可以是单边偶数反相器连接，如图4所示，以两个反相器时延为最短单元时延；也可以是差分奇数反相器连接，如图5所示，以单个反相器时延为最短单元时延，其中反相器结构是包含于延时单元中的。因此相比图4中的单边偶数反相器连接的延时单元，图5中的差分奇数反相器连接的延时单元可以使得延时时间的精度提高一倍。
具体地，如图4所示，在一些实施例中，时间-数字转换模块33包括信号加总单元333、2p(2n-1)个延时单元331和2n级D触发器332，其中各个延时单元331分别采用反相器结构，2p(2n-1)个延时单元331依次串联连接在电压-时间转换器32的开始输出端Start，第0级D触发器的信号输入端D连接在电压-时间转换器32的开始输出端Start，第1至第2n-1级D触发器332的信号输入端D分别连接在延时单元331的输出端，且每相邻两级D触发器332的信号输入端D之间连接有2p个延时单元331，各级D触发器332的时钟输入端分别连接在电压-时间转换器32的终止输出端Stop，各级D触发器332的清零端CLR分别连接在电压-时间转换器32的清零输出端，各级D触发器332的信号输出端Q分别连接在信号加总单元333的输入端，信号加总单元333用于将2n级D触发器332输出的n位数字信号进行处理以产生输出信号，其中n、p分别为正整数。在本实施例中，p=1，每一级D触发器332包含一个D触发器332。
具体地，如图5所示，在另一些实施例中，时间-数字转换模块33包括信号加总单元333、2(2q-1)(2n-1)个延时单元331和2n级D触发器332，其中各个延时单元331分别采用反相器结构，(2q-1)*n个延时单元331依次串联连接在电压-时间转换器32的开始输出端Start以形成第一延时单元路径，(2q-1)*n个延时单元331依次串联连接在电压-时间转换器32的反向开始输出端
Figure 899204DEST_PATH_IMAGE001
以形成第二延时单元路径；第0级D触发器332的信号输入端D、反向信号输入端
Figure 823167DEST_PATH_IMAGE002
分别连接在电压-时间转换器32的开始输出端Start、反向开始输出端
Figure 549814DEST_PATH_IMAGE001
，第1、3、……、2n-1级D触发器332的信号输入端D分别连接在第二延时单元路径上的延时单元331的输出端，第1、3、……、2n-1级D触发器332的反向信号输入端
Figure 402495DEST_PATH_IMAGE002
分别连接在第一延时单元路径上的延时单元331的输出端，第2、4、……、2n-2级D触发器332的信号输入端D分别连接在第一延时单元路径上的延时单元331的输出端，第2、4、……、2n-2级D触发器332的反向信号输入端
Figure 847383DEST_PATH_IMAGE002
分别连接在第二延时单元路径上的延时单元331的输出端，且每相邻两级D触发器332之间在第一延时单元路径连接有2q-1个延时单元331，每相邻两级D触发器332之间在第二延时单元路径连接有2q-1个延时单元331；各级D触发器332的时钟输入端分别连接在电压-时间转换器32的终止输出端Stop，各级D触发器332的清零端CLR分别连接在电压-时间转换器32的清零输出端，各级D触发器332的信号输出端Q分别连接在信号加总单元333的输入端，信号加总单元333用于将2n级D触发器332输出的n位数字信号进行处理以产生输出信号，其中n、q分别为正整数。在本实施例中，q=1，每一级D触发器332包含一个D触发器332。
本发明优选实施例公开的应用于超宽带的射频接收机电路，能够实现单通道或多通道的应用，其中：（1）该射频接收机电路的射频前端为n通道输入，对应为n路低噪声放大器（LNA1、LNA2、……、LNAn），接收射频输入信号（RF1、RF2、……、RFn），并输出低噪声放大信号，可以根据需要打开或关闭一路或多路低噪声放大器，该低噪声放大器为单端输入，也即各路射频前端均为单端输入。（2）无源混频器10采用下变频混频器，一个输入端连接至各个低噪声放大器的输出端，以能够同时接收至少一个低噪声放大器（LNA1、LNA2、……、LNAn）的信号，另一个输入端连接差分本振时钟信号L0，且输出经混频后的零频信号，该混频器为无源混频器，本振时钟信号为50%占空比，且本振时钟信号的时钟频率与射频前端（各个低噪声放大器的时钟频率）一致；其中，本接收机是零频接收机电路，所以接收射频信号和本振信号频率一样，这样混频器输出信号理论上为0Hz，也就是零频，n路接收器的频率一样。（3）融合至少一个低通滤波器的可控增益放大器，对混频后的零频信号同时进行低通滤波和放大后输出给下一级；本实施例中的融合至少一个低通滤波器的可控增益放大器中的至少一个低通滤波器LPF和可控增益放大器PGA中的运算放大器均采用共模反馈型的单级反相器结构（1-STAGE INV AMP），使得至少一个低通滤波器LPF融合可控增益放大器PGA做成了单一的设计（实现将两个独立的电路融合在了一起）；使得融合至少一个低通滤波器的可控增益放大器既能够实现低通滤波，又具有可变增益，不需要额外增益放大器，从而降低了功耗和面积，而现有的接收机会有分开的低通滤波器和增益放大器，功耗和面积均较大。（4）基于时间数字转换器的模数转换器TDC-ADC的输入端为经过低通滤波和放大后的零频信号，输出端为数字信号，同时满足高采样率和低功耗。
如图6所示，是本发明实施例二提出的应用于超宽带的射频接收机电路，本实施例与实施例一的区别仅在于，本实施例中的无源混频器为同相正交混频器，即采用两个无源混频器（同相混频器11、正交混频器12），以适用于需要IQ输出的环境，其中的同相混频器11和正交混频器12的第一输入端连接在一起，即同时连接至各个低噪声放大器（LNA1、LNA2、……、LNAn）的输出端，以能够同时接收至少一个低噪声放大器（LNA1、LNA2、……、LNAn）的信号，另一个输入端连接IQ四相本振时钟信号LO，且输出经混频后的零频信号，该混频器为无源混频器，本振时钟信号为50%占空比（即同相混频器11的第二输入端连接50%占空比的同相本振时钟信号，正交混频器12的第二输入端连接50%占空比的正交本振时钟信号），且同相本振时钟信号和正交本振信号的时钟频率分别与射频前端（各个低噪声放大器的时钟频率）一致。
本发明各个优选实施例公开的应用于超宽带的射频接收机电路，输入频率范围为3.1~10.6 GHz，具有以下优点：（1）各路低噪声放大器均是单端输入，且采用反相器结构，可以不需要用到电感，也不需要开关而直接开关各路低噪声放大器LNA，设计简单，功耗低，面积小；（2）无源混频器实现和架构简单，阻抗高，宽带宽和低噪声；（3）本振时钟为50%占空比，在高频下比25%占空比更容易准确实现；（4）融合至少一个低通滤波器的可控增益放大器的带宽为250MHz，增益范围为0-50dB，不需要额外的增益放大器从而降低功耗和面积；（5）基于时间数字转换器的模数转换器TDC-ADC同时满足高采样率和低功耗。
超宽带接收机是超宽带无线通信系统的重要组成部分，具有将宽频段范围的外部输入射频信号进行变频、滤波与放大的功能。UWB作为一种高度准确，低功耗，强大且安全的无线技术，UWB被应用于确定设备的位置，移动和距离。传统的超宽带接收机需要对输入信号测频并进行接收通道分选，通过多路传输通道将接收信号划分成多个窄带子通道以完成对信号的接收。传统的超宽带接收机的每一个通道都需要对应的本振信号输入，电路结构复杂，每一个通道都要有各自的滤波器和增益放大器。为了满足高定位精度，还需要高采样率的数模转换器（ADC），功耗高，实现难度大。而本发明优选实施例是针对超宽带选择了简单架构，但同时满足性能。最终得到的效果就是整个接收机电路对比现有接收机电路，功耗是现有接收机的20%，面积小了30%。具体地，该简单架构的接收机电路采用了以下结构或输入：
（1）低噪声放大器：本发明中采用高阻抗单端输入反相器结构的低噪声放大器，因为要应用在超宽带上，传统会使用多通道射频端（低噪声放大器+混频器），每一个通道对应一个频率段，而每一个低噪声放大器都采用差分输入和对应这个频率段的巴伦，也就是有多个巴伦，这样面积就大。而本发明是单端输入，输入为高阻抗，本身就可以做到适配超宽带带宽输入，不受巴伦频率带宽窄的限制；在面积上也实现了减少面积的目的。所以本发明的射频前端虽然也是多通道输入，但每个输入频率都是一样的频率，射频前端不用针对每个不同频率去优化，也降低了设计难度，且本发明的多路低噪声放大器设计都是一样的。而后面的混频器以及其他基带电路如滤波器，增益放大器和数模转换器不需要像传统设计一样要跟随低噪声放大器即也为多个，本发明的射频接收机电路中的混频器以及其他基带电路如滤波器、增益放大器和数模转换器皆为一路。
（2）无源混频器，它的高输入阻抗可以满足超宽带频率输入要求，所以整个架构只需要一路混频器，相比有源混频器，也更省电。
（3）相位差为90°的4相50%占空比的本振时钟，传统架构会采用相位差为90°的4相25%占空比的本振时钟。因为超宽带频率可以高达10GHz，在如此高的频率下，很容易出现相位误差，从而导致混频器的线性度和噪声都会受到影响，而超宽带系统的应用又要求测距精度到±6cm，AoA（Angle-of-Arrival，到达角度测距）测角精度为±3°，这样会无法满足应用的精度要求。所以本发明中采用4相50%占空比就不易出现相位误差，从而满足精度要求。
（4）融合至少一个低通滤波器的可控增益放大器包括至少一个低通滤波器LPF和可控增益放大器PGA，而至少一个低通滤波器LPF和可控增益放大器PGA中的运算放大器均采用共模反馈型的单级反相器结构（1-STAGE INV AMP），使得至少一个低通滤波器LPF融合可控增益放大器PGA做成了单一的设计（实现将两个独立的电路融合在了一起），使之兼具多阶低通滤波和增益可调的效果，不仅实现了足够的带外抑制能力，而且拥有足够的增益调节范围和调节精度，还节省了面积和功耗。
（5）基于时间数字转换器的模数转换器TDC-ADC：传统架构为了满足精度要求一般会使用逐次逼近型模数转换器电路SAR-ADC，而为了使逐次逼近型模数转换器电路SAR-ADC能够工作在GHz量级，电路内部常常采用例如时钟交错或者不同的比较器布局技术的方式来提高它的采样速率，这不仅造成逐次逼近型模数转换器电路SAR-ADC失去了原本的低功耗优势，还增加了电路的复杂度和面积。而本发明中基于时间数字转换器的模数转换器TDC-ADC主体部分的延时单元选用数字逻辑的反相器，不仅使它在GHz频率下工作速度的单位功耗为最低、面积为最小，转换制程也不需要明显的参数改动。
本发明的背景部分可以包含关于本发明的问题或环境的背景信息，而不是由其他人描述现有技术。因此，在背景技术部分中包含的内容并不是申请人对现有技术的承认。
以上内容是结合具体/优选的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，其还可以对这些已描述的实施方式做出若干替代或变型，而这些替代或变型方式都应当视为属于本发明的保护范围。在本说明书的描述中，参考术语“一种实施例”、“一些实施例”、“优选实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。尽管已经详细描述了本发明的实施例及其优点，但应当理解，在不脱离由所附权利要求限定的范围的情况下，可以在本文中进行各种改变、替换和变更。

Claims (8)

1.一种应用于超宽带的射频接收机电路，其特征在于，包括至少一个低噪声放大器、无源混频器、融合至少一个低通滤波器的可控增益放大器以及模数转换器，其中各个所述低噪声放大器的输出端均连接至所述无源混频器的第一输入端，所述无源混频器的第二输入端连接本振时钟信号，所述融合至少一个低通滤波器的可控增益放大器串联连接在所述无源混频器的输出端和所述模数转换器的输入端之间，所述模数转换器连接在所述融合至少一个低通滤波器的可控增益放大器的输出端和射频接收机电路的输出端之间，且所述融合至少一个低通滤波器的可控增益放大器中采用的所有运算放大器、以及所述模数转换器中的延时单元分别采用反相器结构；
其中，所述融合至少一个低通滤波器的可控增益放大器中采用的所有运算放大器均采用共模反馈型的单级反相器结构；共模反馈型的单级反相器结构包括第一至第二PMOS管、第一至第三NMOS管、运算放大模块，其中第一PMOS管和第一NMOS管的栅极分别连接第一电压输入端，第二PMOS管和第二NMOS管的栅极分别连接第二电压输入端，第一PMOS管和第一NMOS管的漏极分别连接第一电压输出端，第二PMOS管和第二NMOS管的漏极分别连接第二电压输出端，第一PMOS管和第二PMOS管的源极分别连接电流源，第一NMOS管和第二NMOS管的源极分别连接第三NMOS管的漏极，第三NMOS管的源极接地，所述第一电压输出端和所述第二电压输出端分别连接所述运算放大模块的两个输入端，所述运算放大模块的输出端连接第三NMOS管的栅极。
2.根据权利要求1所述的射频接收机电路，其特征在于，各个所述低噪声放大器均采用单端输入反相器结构，以通过开关一个或多个所述低噪声放大器来实现所述射频接收机电路接收并传递放大其中一个或多个接收通道的信号。
3.根据权利要求1所述的射频接收机电路，其特征在于，所述无源混频器为一个，且所述无源混频器的第一输入端同时接收至少一个所述低噪声放大器的信号，所述无源混频器的第二输入端连接的为50%占空比的差分本振时钟信号，且所述差分本振时钟信号的时钟频率与各个所述低噪声放大器的时钟频率一致。
4.根据权利要求1所述的射频接收机电路，其特征在于，所述无源混频器为同相正交混频器，所述同相正交混频器包括同相混频器和正交混频器，且所述同相混频器和所述正交混频器的第一输入端连接在一起，以同时接收至少一个所述低噪声放大器的信号，所述同相混频器的第二输入端连接50%占空比的同相本振时钟信号，所述正交混频器的第二输入端连接50%占空比的正交本振时钟信号，且所述同相本振时钟信号和所述正交本振时钟信号的时钟频率分别与各个所述低噪声放大器的时钟频率一致。
5.根据权利要求1所述的射频接收机电路，其特征在于，所述模数转换器采用基于时间数字转换器的模数转换器，且所述模数转换器中的延时单元采用反相器结构。
6.根据权利要求5所述的射频接收机电路，其特征在于，所述模数转换器包括采样器、电压-时间转换器和包含延时单元的时间-数字转换模块，其中所述采样器的输入端输入信号和时脉，所述采样器根据输入的时脉对输入的信号进行采样并将采样后的信号输出至电压-时间转换器中，所述电压-时间转换器将基于电压域的信号转换为基于时间域的信号并输出至时间-数字转换模块，所述时间-数字转换模块将基于时间域的信号转换为相应的数字信号并输出。
7.根据权利要求6所述的射频接收机电路，其特征在于，
所述时间-数字转换模块包括信号加总单元、2p(2n-1)个延时单元和2n级D触发器，
其中各个所述延时单元分别采用反相器结构，2p(2n-1)个所述延时单元依次串联连接在电压-时间转换器的开始输出端，
第0级所述D触发器的信号输入端连接在电压-时间转换器的开始输出端，第1至第2n-1级所述D触发器的信号输入端分别连接在所述延时单元的输出端，且每相邻两级所述D触发器的信号输入端之间连接有2p个所述延时单元，
各级所述D触发器的时钟输入端分别连接在电压-时间转换器的终止输出端，各级所述D触发器的清零端分别连接在电压-时间转换器的清零输出端，各级所述D触发器的信号输出端分别连接在所述信号加总单元的输入端，所述信号加总单元用于将2n级所述D触发器的输出信号进行处理以产生n位数字信号并输出，其中n、p分别为正整数。
8.根据权利要求6所述的射频接收机电路，其特征在于，所述时间-数字转换模块包括信号加总单元、2(2q-1)(2n-1)个延时单元和2n级D触发器，
其中各个所述延时单元分别采用反相器结构，(2q-1)*n个延时单元依次串联连接在电压-时间转换器的开始输出端以形成第一延时单元路径，(2q-1)*n个延时单元依次串联连接在电压-时间转换器的反向开始输出端以形成第二延时单元路径，
第0级所述D触发器的信号输入端、反向信号输入端分别连接在电压-时间转换器的开始输出端、反向开始输出端，第1、3、……、2n-1级所述D触发器的信号输入端分别连接在所述第二延时单元路径上的所述延时单元的输出端，第1、3、……、2n-1级所述D触发器的反向信号输入端分别连接在所述第一延时单元路径上的所述延时单元的输出端，第2、4、……、2n-2级所述D触发器的信号输入端分别连接在所述第一延时单元路径上的所述延时单元的输出端，第2、4、……、2n-2级所述D触发器的反向信号输入端分别连接在所述第二延时单元路径上的所述延时单元的输出端，且每相邻两级所述D触发器之间在所述第一延时单元路径连接有2q-1个所述延时单元，每相邻两级所述D触发器之间在所述第二延时单元路径连接有2q-1个所述延时单元，
各级所述D触发器的时钟输入端分别连接在电压-时间转换器的终止输出端，各级所述D触发器的清零端分别连接在电压-时间转换器的清零输出端，各级所述D触发器的信号输出端分别连接在所述信号加总单元的输入端，所述信号加总单元用于将2n级所述D触发器的输出信号进行处理以产生n位数字信号并输出，其中n、q分别为正整数。
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