JP2009182911A

JP2009182911A - 周波数および電圧制御回路、電子機器およびネットワーク装置

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Publication number: JP2009182911A
Application number: JP2008022254A
Authority: JP
Inventors: Toru Sasaki; 亨佐々木; Atsushi Baba; 淳志馬場
Original assignee: Alaxala Networks Corp
Current assignee: Alaxala Networks Corp
Priority date: 2008-02-01
Filing date: 2008-02-01
Publication date: 2009-08-13

Abstract

【課題】ＰＬＬ回路を搭載する電子機器を低消費電力で運用するモードに切替えるとき、または、高速処理可能な運用モードに切替えるとき、一度回路の処理を止めてから、クロック周波数、電源電圧、ＭＯＳＦＥＴの閾値電圧を切替える必要があった。また切替えにそれぞれ別の制御回路、手法が必要であった。
【解決手段】ＰＬＬ回路のループフィルタが出力する電圧値に連動させて電源電圧および、ＭＯＳＦＥＴの閾値電圧を切替えることによって、クロック周波数を変える動作をさせるだけで、被制御回路の電源電圧およびＭＯＳＦＥＴの閾値電圧も切替える。また、ＰＬＬ回路の応答特性を単調増加もしくは単調減少で緩やかな変化にすることで、回路の動作を止めずにモードが切替えを可能とする。
【選択図】図１

Description

本発明は、周波数、電源電圧、ＭＯＳＦＥＴの閾値電圧を制御可能な周波数および電圧制御回路に関する。更には、前記周波数および電圧制御回路によりクロック周波数および電圧を供給される電子機器および装置に関する。

近年の電子機器の小型化、高性能化に伴い、電子機器が急速に普及しつづけ、電力使用量が増加している。その一方で環境問題、特に地球温暖化対策として電子機器に対する省電力化のニーズが高まっている。

そのため、例えばネットワーク装置においては、動作状況に応じて動作周波数や電源電圧を変化させることで、省電力化を実現する技術が知られている（例えば特許文献１）。

特許文献１は、ある一定時間内に操作がなされなかった場合等をトリガとして通常モードから省電力モードを切替え、また何らかの操作が行なわれた時等をトリガとして省電力モードから通常モードに切替える。省電力モードではネットワーク通信装置のクロック周波数を低下させるように制御され、処理性能を低下させることで低消費電力化を実現している。モードを切替えるときには、自装置にデータを送信するループバックモードに切替え、装置の電源をＯＦＦせずに対向装置とのリンクを遮断する。その後、対向装置とのリンクアップを行なう場合、装置の電源をＯＦＦしていないため、速やかにかつ、通信異常を発生させることなくモード変換を行なうことができる。

特開２００６−２９３９８３号公報

しかしながら、上記技術ではモード変換を行なう際にリンクダウンが必ず発生してしまい、その間のパケット処理が停止してしまう問題点がある。

本発明は、上記問題点を解決するものであり、制御対象となる回路が処理を行なっている最中でも、その処理を止めることなく運用モードを切替えることを可能とし、また、制御対象となる回路に供給するクロック周波数および電源電圧、ＭＯＳＦＥＴの閾値電圧を連動して切替えて省電力化を実現する手法を明示することを目的とする。

上記目的を達成するため、本発明はＰＬＬ回路を用いる。ＰＬＬ回路の構成要素であるループフィルタの出力を分岐させ、一方はＶＣＯに接続して周波数制御電圧とし、他方を電源回路に接続して出力電圧を制御する。この制御された電源回路の出力電圧が制御対象となる回路の電源電圧および、ＭＯＳＦＥＴの閾値電圧となるように構成する。このように構成することにより、クロック周波数を切替える動作に連動して電源電圧およびＭＯＳＦＥＴの閾値電圧も切替えることができ、かつＰＬＬ回路の周波数応答特性を調整することで、これらを切替えている過渡時であっても通信が可能であることを特長とする。

上記のような特長を有する周波数および電圧制御回路によって運用モードを制御されるネットワーク装置は、クロック周波数、電源電圧、ＭＯＳＦＥＴの閾値電圧の切替えを、１つの制御信号で実現可能であり、かつ、パケット処理を行なっている最中でも運用モードの切替えが可能となる。

本発明を実施する形態について、図を用いて以下に説明する。

図１は本発明を実現する制御ブロック（周波数および電圧制御回路）および、その制御ブロックの制御を受ける回路ブロック（半導体集積回路内の回路ブロック）を示した図である。

本発明に係わる制御を行なう制御ブロック１０００はＰＬＬ（Phase-locked loop）回路１００および、電源電圧制御用電源回路２００、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）閾値電圧制御用電源回路３００で構成される。ＰＬＬ回路１００は外部より供給される基準クロック周波数Ｆｒｅｆを１／Ｍ分周器１０で受ける。１／Ｍ分周器１０は基準クロック周波数Ｆｒｅｆを１／Ｍ倍した周波数の信号を位相比較器２０に出力する。位相比較器２０は１／Ｎ分周器３０より出力された信号の位相と、１／Ｍ分周器１０から出力された信号の位相を比較し、その位相差に対応した信号を出力する。ループフィルタ４０は位相比較器２０から出力された位相差信号を直流電圧に変換する。直流増幅器５０はループフィルタ４０から出力された電圧をＶＣＯ（voltage controlled oscillator）６０の発振周波数を制御する電圧に増幅する。ＶＣＯ６０は直流増幅器５０から出力された電圧レベルに対応した周波数で発振し、回路ブロック２０００にクロック信号を供給すると共に、１／Ｎ分周器３０にも回路ブロック２０００に供給するクロック信号と同じ信号を供給する。Ｍ，Ｎ制御ユニット７０は外部からクロック周波数を変更する指示をする制御信号Ｃｎｔを受信したときに１／Ｍ分周器１０と１／Ｎ分周器３０の分周比を切替えるためのユニットであり、Ｍ，Ｎ制御ユニット７０を通じて１／Ｍ分周器１０と１／Ｎ分周器３０の分周比を切替えることで、回路ブロック２０００へ供給するクロック周波数を任意に切替えることが可能となる。上記のＰＬＬ回路１００は一般的に周波数シンセサイザと呼ばれるＰＬＬ回路と同等の回路構成である。なお、本実施形態において制御ブロック１０００から制御を受ける半導体集積回路は、半導体集積回路内部を機能単位ごとに回路ブロックとしたものに限らず、半導体集積回路全体を1つの回路ブロックとしたものも含む。また、図１に示した制御ブロック１０００は、回路ブロック２０００で制御するＭＯＳＦＥＴがＰｃｈもしくはＮｃｈのどちらか一方である場合を示しているが、本実施形態はどちらか一方の制御に限定するものではなく、同時に制御することも可能である。その際、ＭＯＳＦＥＴ閾値電圧制御用電源回路３００はＰｃｈＭＯＳＦＥＴ制御用、ＮｃｈＭＯＳＦＥＴ制御用に２つ必要となる。

本発明の方式はループフィルタ４０の出力を、直流増幅器５０を介してＶＣＯ６０の制御電圧とするだけではなく、電源電圧制御用電源回路２００、およびＭＯＳＦＥＴ閾値電圧制御用電源回路３００へ分岐させ、回路ブロック２０００に供給する電源電圧ＶＤＤとＭＯＳＦＥＴの閾値電圧Ｖｔｈを制御することを特長とする。電源電圧制御用電源回路２００を図２に示す。以下、本発明を説明するために電源電圧制御用電源回路２００にチョッパ型のスイッチング方式のＤＣ−ＤＣコンバータを用いたものを例として示すが、本発明は電源電圧ＶＤＤの生成方式をＤＣ−ＤＣコンバータに限定するものではなく、ＡＣ−ＤＣコンバータ用いてもよい。また入力と出力がトランスで絶縁されている絶縁型のスイッチング型電源を用いても良い。ただし、電源回路自身が消費する電力が大きく変換効率が悪い方式の電源を用いることは、省電力を実現するため手段としては不適切である。図２においてＭＯＳＦＥＴＱ１および、ダイオードＤ１、インダクタＬ１、コンデンサＣ１は降圧チョッパ回路を構成している。ＭＯＳＦＥＴＱ１がＯＮのときはインダクタＬ１が充電され、ＭＯＳＦＥＴＱ１がＯＦＦのときはインダクタＬ１が放電する構成となっており、電源電圧ＶＤＤには外部電源電圧Ｖｉｎよりも低い電圧が出力される。電源電圧制御用電源回路２００の出力電圧レベルはＭＯＳＦＥＴＱ１のＯＮとＯＦＦの時間を調整することで制御可能であり、ＯＮの時間が長いほど電源電圧ＶＤＤの値は高くなる。ＭＯＳＦＥＴＱ１のＯＮ／ＯＦＦ制御は、以下に示す方式で可能となる。ループフィルタ４０の出力を、ＯＰアンプＡ１の＋端子に入力する。ＯＰアンプＡ１は抵抗器Ｒ１およびＲ２を用いて非反転増幅器を構成しており、抵抗器Ｒ１およびＲ２によって設定される増幅率で制御用電圧レベルを変更することが可能である。ＯＰアンプＡ２は抵抗器Ｒ３およびＲ４を図のように接続することで誤差増幅器を構成している。ＯＰアンプＡ２の＋端子にＯＰアンプＡ１の出力を、−端子には抵抗器Ｒ３を介して電源電圧ＶＤＤを接続することによって、両者の差分を抵抗器Ｒ３およびＲ４によって定められる増幅度によって増幅されたものが出力される。ＯＰアンプＡ２の出力はＯＰアンプＡ３の−端子に接続され、＋端子には三角波発振器２１０の出力端が接続されている。この構成は、三角波発振器２１０の出力電圧がＯＰアンプＡ２の出力電圧より高いときにＯＰアンプＡ３がＨｉｇｈレベルを出力し、それ以外ではＬｏｗレベルを出力するＰＷＭ回路となっており、ＯＰアンプＡ２の出力電圧値をパルス波のパルス幅に変換することが可能となる。ＭＯＳＦＥＴ制御回路２２０はＯＰアンプＡ３から出力されたパルスを使用してＭＯＳＦＥＴＱ１のＯＮ／ＯＦＦ時間比を制御する。ここでは、パルス幅が広い場合にＭＯＳＦＥＴＱ１がＯＦＦの時間帯を多くし、パルス幅が狭い場合にはＭＯＳＦＥＴＱ１がＯＮとなる時間帯を多くする制御を行なわせる。上記構成を組むことによってループフィルタ４０の出力が上がった場合には、ＯＰアンプＡ１およびＡ２の出力電圧が上昇し、ＯＰアンプＡ３が出力するパルス幅が狭くなるため、ＭＯＳＦＥＴＱ１がＯＮとなる時間帯が多くなり、電源電圧ＶＤＤが上昇するとともにＯＰアンプＡ２の−端子の電圧も電源電圧ＶＤＤの上昇に伴い上昇し、＋端子との差分が無くなるように動作する。ループフィルタ４０の出力が下がった場合には、ＯＰアンプＡ１およびＡ２の出力電圧が低下し、ＯＰアンプＡ３が出力するパルス幅が広くなるため、ＭＯＳＦＥＴＱ１がＯＦＦとなる時間帯が多くなり電源電圧ＶＤＤが低下するとともにＯＰアンプＡ２の−端子の電圧も電源電圧ＶＤＤの低下に伴い低下し、＋端子との差分が無くなるように動作する。以上のような構成にて電源電圧制御用電源回路２００は回路ブロック２０００に供給する電源電圧ＶＤＤを制御する。

ＭＯＳＦＥＴ閾値電圧制御用電源回路３００を図３に示す。なお、図３はＮｃｈＭＯＳＦＥＴ制御用電源回路の構成である。前述の理由により、ＭＯＳＦＥＴ閾値電圧制御用電源回路３００にも電源回路自身が消費する電力が大きく変換効率が悪い方式の電源は用いない。またＭＯＳＦＥＴの閾値電圧Ｖｔｈの生成方式をＤＣ−ＤＣコンバータに限定するのもではない。図３においてＭＯＳＦＥＴＱ２および、ダイオードＤ２、インダクタＬ２、コンデンサＣ２、ＯＰアンプＡ５およびＡ６、抵抗器Ｒ８およびＲ９、Ｒ１０、三角波発生器３１０、ＦＥＴ制御回路３２０は図２に示した構成と同様であり、ループフィルタ４０の出力電圧の変換を行なうＯＰアンプＡ４の構成のみ変更している。ＯＰアンプＡ４は抵抗器Ｒ６およびＲ７と直流電圧源Ｖ１を用いて反転増幅器を構成している。そのため、ＯＰアンプＡ４の出力は直流電圧Ｖ１とループフィルタ４０の出力電圧の差分を各抵抗器によって定められた増幅度で増幅する。このとき、直流電圧Ｖ１をループフィルタ４０が出力する最大電圧に設定することによって、ループフィルタ４０の出力電圧が低いときはＯＰアンプＡ４の出力電圧を高く、ループフィルタ４０の出力電圧が高いときはＯＰアンプＡ４の出力電圧を低くする制御が可能となる。上記回路構成を組むことによってループフィルタ４０の出力が上がった場合には、ＯＰアンプＡ４およびＡ５の出力電圧が低下し、ＯＰアンプＡ３が出力するパルス幅が広くなるため、ＭＯＳＦＥＴＱ２がＯＦＦとなる時間帯が多くなり、ＭＯＳＦＥＴの閾値電圧Ｖｔｈが低下するとともにＯＰアンプＡ５の−端子の電圧もＭＯＳＦＥＴの閾値電圧Ｖｔｈの低下に伴い低下し、＋端子との差分が無くなるように動作する。ループフィルタ４０の出力が下がった場合には、ＯＰアンプＡ４およびＡ５の出力電圧が上昇し、ＯＰアンプＡ６が出力するパルス幅が狭くなるため、ＭＯＳＦＥＴＱ２がＯＮとなる時間帯が多くなりＭＯＳＦＥＴの閾値電圧Ｖｔｈが上昇するとともにＯＰアンプＡ５の−端子の電圧もＭＯＳＦＥＴの閾値電圧Ｖｔｈが上昇に伴い上昇し、＋端子との差分が無くなるように動作する。以上のような構成によりＭＯＳＦＥＴ閾値電圧制御用電源回路３００は回路ブロック２０００に供給するＭＯＳＦＥＴの閾値電圧Ｖｔｈを制御する。なお、本実施形態のＭＯＳＦＥＴ閾値電圧制御用電源回路３００はＮｃｈＭＯＳＦＥＴの閾値電圧制御に限定するものではなく、ＰｃｈＭＯＳＦＥＴの閾値電圧制御にも適用できる。ただし、ＰｃｈＭＯＳＦＥＴの閾値電圧制御に使用するとき、ループフィルタ４０の出力が上昇した場合にはＭＯＳＦＥＴの閾値電圧Ｖｔｈを上昇させ、ループフィルタ４０の出力が低下した場合にはＭＯＳＦＥＴの閾値電圧Ｖｔｈを低下させるような構成にする必要がある。

電源電圧制御用電源回路２００およびＭＯＳＦＥＴ閾値電圧制御用電源回路３００が上記の機構をもつため、制御ブロックの外部から動作モードを切替える制御信号ＣｎｔをＭ，Ｎ制御ユニット７０が受け、１／Ｍ分周器１０と１／Ｎ分周器３０の分周比を切替えることで、回路ブロック２０００に供給するクロック周波数を切替える動作に連動して、回路ブロック２０００に供給する電源電圧および、ＭＯＳＦＥＴの閾値電圧を切替えることが可能となる。なお、必ずしも電源電圧およびＭＯＳＦＥＴの閾値電圧の双方を切替える必要は無く、どちらか一方の電圧のみを切替えるように構成することも可能である。

次に、以下に示す運用モードＡ、運用モードＢに分けて運用モード切替え時の動作概要を、ＮｃｈＭＯＳＦＥＴを制御する場合を例にして示す。制御ブロック１０００によって、クロック周波数および、電源電圧を高く、ＭＯＳＦＥＴの閾値電圧を低く設定し、回路ブロック２０００を高速動作させている状態を運用モードＡと定義する。また、制御ブロック１０００によって、クロック周波数および、電源電圧を低く、ＭＯＳＦＥＴの閾値電圧を高く設定し、回路ブロック２０００を低速動作（低消費電力動作）させている状態を運用モードＢと定義する。運用モードＡから運用モードＢに切替える場合を図４および図５を用いて、運用モードＢから運用モードＡに切替える場合を図６および図７を用いて説明する。

図４は運用モードＡから運用モードＢに切替えるときの処理ルーティンを示す図であり、図５は図４のルーティンを実行するときに各回路の動作を示すタイミングチャートである。運用モードＡから運用モードＢに切替える場合は、制御信号Ｃｎｔにより、Ｍ，Ｎ制御ユニット７０に対してＶＣＯ６０の発振周波数を下げるように命令する（Ｓ１１０）。Ｍ，Ｎ制御ユニット７０は１／Ｍ分周器１０および１／Ｎ分周器３０の分周比設定を、ＶＣＯ６０の発振周波数を下げる設定に切替える（Ｓ１２０）。分周比が変わったことにより、位相比較器２０に入力される１／Ｍ分周器１０の出力信号および１／Ｎ分周器３０の出力信号の間には位相差が生じる。位相比較器２０はその２つの入力の立ち上がり差分を検出し、差分に対応したパルスを出力する（Ｓ１３０）。図５の例では、１／Ｍ分周器１０の出力信号より、１／Ｎ分周器３０の出力信号が進んでいるため、Ｌｏｗレベルのパルスを出力する。位相比較器２０が出力するパルスを受け、ループフィルタ４０から出力される電圧ＶＬＰＦも変わる。図５の例では、１／Ｍ分周器１０および、１／Ｎ分周器３０の設定を変える前に出力していた電圧値よりも低くなる（Ｓ１４０）。変化の推移はループフィルタ４０の応答特性によって左右される。本発明におけるＶＣＯ６０の発振周波数を下げるときの応答特性は単調減少で目標値に対し緩やかな変化をしながら近づく特性とするため、ループフィルタ４０の出力電圧も単調減少で目標値に対し緩やかな変化をしながら近づく。このとき、位相比較器２０は位相差に対応したパルスを出力しているとき以外はＨｉｇｈインピーダンスの状態となるような回路構成にすることで、その間ループフィルタ４０内のコンデンサにより電荷が保持され、ループフィルタ４０は同じ電圧を出力しつづける。ループフィルタ４０の出力電圧低下をうけ、電源電圧制御用電源回路２００は、図２で説明した動作により回路ブロック２０００に供給する電源電圧ＶＤＤを低下させる方向に動作する。また、ＭＯＳＦＥＴ閾値電圧制御用電源回路３００は図３で説明した動作により、回路ブロック２０００に供給するＭＯＳＦＥＴの閾値電圧Ｖｔｈを上昇させる方向に動作する。（Ｓ１５０）。また、ループフィルタ４０の出力電圧低下により、ＶＣＯ６０は回路ブロック２０００および、１／Ｎ分周器３０に対して出力する周波数を低下させる（Ｓ１６０）。このとき、ループフィルタ４０の出力は単調変化するため、発振周波数も単調に低下する。ＶＣＯ６０の出力周波数が低下したことによって、１／Ｎ分周器３０の出力信号は周波数を低下させ、信号１／Ｍ分周器１０から出力される信号との位相差を無くす方向に動作する。ただし、位相差は瞬時に一致するのではなく、ＰＬＬ回路１００の周波数応答特性に基づき、位相差がなくなるまで、Ｓ１３０〜Ｓ１６０までの動作を何度も繰り返す（Ｓ１７０）。位相比較器２０で位相差が検出されなくなるとＰＬＬ回路１００がロックされ、ＶＣＯ６０の発振周波数および、電源電圧ＶＤＤ、ＭＯＳＦＥＴの閾値電圧Ｖｔｈも目標値で固定される。ここで運用モードＡから運用モードＢへの切替えが終了する（Ｓ１８０）。

図６は運用モードＢから運用モードＡに切替えるときの処理ルーティンを示す図であり、図７は図６のルーティンを実行するときに各回路の動作を示すタイミングチャートである。運用モードＢから運用モードＡに切替える場合は、制御信号Ｃｎｔにより、Ｍ，Ｎ制御ユニット７０に対してＶＣＯ６０の発振周波数を上げるように命令する（Ｓ２１０）。Ｍ，Ｎ制御ユニット７０は１／Ｍ分周器１０および１／Ｎ分周器３０の分周比設定を、ＶＣＯ６０の発振周波数を上げる設定に切替える（Ｓ２２０）。分周比が変わったことにより、位相比較器２０に入力される１／Ｍ分周器１０の出力信号および１／Ｎ分周器３０の出力信号の間には位相差が生じる。位相比較器２０はその２つの入力の立ち上がり差分を検出し、差分に対応したパルスを出力する（Ｓ２３０）。図７の例では、１／Ｍ分周器１０の出力信号より、１／Ｎ分周器３０の出力信号が遅れているため、Ｈｉｇｈレベルのパルスを出力する。位相比較器２０が出力するパルスを受け、ループフィルタ４０から出力される電圧ＶＬＰＦも変わる。図７の例では、１／Ｍ分周器１０および、１／Ｎ分周器３０の設定を変える前に出力していた電圧値よりも高くなる（Ｓ２４０）。変化の推移はループフィルタ４０の応答特性によって左右される。本発明におけるＶＣＯ６０の発振周波数を上げるときの応答特性は単調増加で目標値に対し緩やかな変化をしながら近づく特性とするため、ループフィルタ４０の出力電圧は単調増加で目標値に対し緩やかな変化をしながら近づく。このとき、位相比較器２０は位相差に対応したパルスを出力しているとき以外はＨｉｇｈインピーダンスの状態となるような回路構成にすることで、その間ループフィルタ４０内のコンデンサにより電荷が保持され、ループフィルタ４０は同じ電圧を出力しつづける。ループフィルタ４０の出力電圧上昇をうけ、電源電圧制御用電源回路２００は、図２で説明した動作により回路ブロック２０００に供給する電源電圧ＶＤＤを上昇させる方向に動作する。また、ＭＯＳＦＥＴ閾値電圧制御用電源回路３００は図３で説明した動作により、回路ブロック２０００に供給するＭＯＳＦＥＴの閾値電圧Ｖｔｈを低下させる方向に動作する。（Ｓ２５０）。また、ループフィルタ４０の出力電圧上昇により、ＶＣＯ６０は回路ブロック２０００および、１／Ｎ分周器３０に対して出力する周波数も上昇する（Ｓ２６０）。このとき、ループフィルタ４０の出力は単調変化するため、発振周波数も単調に上昇する。ＶＣＯ６０の出力周波数が上昇したことによって、１／Ｎ分周器３０の出力信号は周波数を上昇させ、信号１／Ｍ分周器１０から出力される信号との位相差を無くす方向に動作する。ただし、位相差は瞬時に一致するのではなく、ＰＬＬ回路１００の周波数応答特性に基づき、位相差がなくなるまで、Ｓ２３０〜Ｓ２６０までの動作を何度も繰り返す（Ｓ２７０）。位相比較器２０で位相差が検出されなくなるとＰＬＬ回路１００がロックされ、ＶＣＯ６０の発振周波数および、電源電圧ＶＤＤ、ＭＯＳＦＥＴの閾値電圧Ｖｔｈも目標値で固定される。ここで運用モードＢから運用モードＡへの切替えが終了する（Ｓ２８０）。

上記方式にて運用モードを変換している最中でも、回路ブロックが正常動作可能な状態でありつづけるために、ＰＬＬ回路１００および、電源電圧制御用電源回路２００、ＭＯＳＦＥＴ閾値電圧制御用電源回路３００に対して求められる条件を、図８から図１１を用いて説明する。図８は運用モードＡから、運用モードＢへの切替えが発生したときに、ＰＬＬ回路１００が必要とする応答特性を示す（Ｓ１３０〜Ｓ１６０を繰り返している最中の変化の仕方を示す）図である。図９は運用モードＢから、運用モードＡへの切替えが発生したときに、ＰＬＬ回路１００が必要とする応答特性を示す（Ｓ２３０〜Ｓ２６０を繰り返している最中の変化の仕方を示す）図である。図１０はＶＬＰＦを入力として電源電圧制御用電源回路２００が必要とする特性を示す図である。図１１はＶＬＰＦを入力としてＭＯＳＦＥＴの閾値電圧Ｖｔｈを出力するＭＯＳＦＥＴ閾値電圧制御用電源回路３００が必要とする特性を示す図である。

現状よりも低消費電力で運用できると装置が判断し、運用モードＡで動作している最中に、より低消費電力で運用可能な運用モードＢへの切替えを行なうときにＰＬＬ回路１００に求められる応答特性は、図８に示す要求される応答特性のような、目標値に対して徐々に近づいていく（目標値を超えないような制御が可能な）特性である必要がある。ＰＬＬ回路１００が図８に示すような望ましくない応答特性（目標値を超える時間帯がある制御）を持っていると、電源電圧ＶＤＤの過度な低下、電源電流の急激な減少に伴う電源ノイズの発生により誤動作を起こしてしまう可能性があるためである。同様に現状よりも処理性能を上げる必要があると判断し、運用モードＢで動作している最中に、運用モードＡへの切替えを行なうときにＰＬＬ回路１００に求められる応答特性は、図９に示す要求される応答特性のような、目標値に対して徐々に近づいていく（目標値をこえないような制御が可能な）特性が必要である。これは、ある省電力モードから最も処理性能が高いモードに切替えるときに、ＰＬＬ回路１００が図９に示すような望ましくない応答特性（目標値を超える時間帯がある制御）を持っていると、電源電圧ＶＤＤの過度な上昇、電源電流の急激な上昇に伴う電源ノイズの発生により誤動作を起こしてしまう可能性があるためである。また、電源電圧制御用電源回路２００は、図１０に示すような特性を、ＭＯＳＦＥＴ閾値電圧制御用電源回路３００は図１１に示すような特性をもっている必要がある。ループフィルタ４０から出力される直流電圧ＶＬＰＦは１／Ｍ分周器１０と１／Ｎ分周器３０から出力される信号の位相差に対し、単調変化させるため、その出力を制御電圧とする電源電圧制御用電源回路２００およびＭＯＳＦＥＴ閾値電圧制御用電源回路３００も単調に出力電圧を制御する必要がある。以上のような理由よりＰＬＬ回路１００および電源電圧制御用電源回路２００、ＭＯＳＦＥＴ閾値電圧制御用電源回路３００は図８から図１１に示す特性をもつ必要がある。

図１２に上記機能を実現する回路を示す。位相比較器２０は以下のように動作する。１／Ｍ分周器１０から出力された信号をＤ−ＦＦ２１ａのＣＬＫ端に接続し、１／Ｎ分周器３０から出力された信号をＤ−ＦＦ２１ｂのＣＬＫ端に接続する。１／Ｍ分周器１０が出力する信号の位相が１／Ｎ分周器３０が出力する信号の位相より進んでいる場合、１／Ｍ分周器１０の信号が立ち上がってから１／Ｎ分周器３０の信号が立ち上がるまでＭＯＳＦＥＴＱ３がＯＮとなり、位相比較器２０はＨｉｇｈレベルを出力する。逆に１／Ｍ分周器１０が出力する信号の位相が１／Ｎ分周器が出力する信号の位相より遅れている場合、１／Ｎ分周器３０の信号が立ち上がってから１／Ｍ分周器１０の信号が立ち上がるまでＭＯＳＦＥＴＱ４がＯＮとなり、位相比較器２０はＬｏｗレベルを出力する。上記以外の状態ではＭＯＳＦＥＴＱ３およびＱ４はＯＦＦされ、位相比較器２０はＨｉｇｈインピーダンスの状態になる。上記の動作をすることによって位相差を検出し、それに対応したパルスを出力する。位相比較器２０より出力されたパルスはループフィルタ４０を通過する。ループフィルタ４０はＲ１１およびＣ３で構成されており、位相比較器２０がＨｉｇｈインピーダンス状態のときには、それまで出力していた電圧を保持しつづけるような構成となっている。このときループフィルタ４０は図８および図９に示したように、ＰＬＬ回路１００のダンピングファクタを比較的大きく設計し、周波数振動が起こらないようにする。このような特徴を持たせることによって、ループフィルタの応答特性を目標値まで単調増加もしくは単調減少で緩やかな変化をするような特性となり、ループフィルタ４０の出力によって制御されるＶＣＯ６０および電源電圧制御用電源回路２００、ＭＯＳＦＥＴ閾値電圧制御用電源回路３００に入力される制御電圧の変化も単調増加もしくは単調減少で緩やかな変化となり、回路ブロック２０００に供給するクロック周波数、電源電圧、ＭＯＳＦＥＴの閾値電圧も単調増加もしくは単調減少で緩やかに変化する。ループフィルタ４０の出力を用いて図２および図３に示す電源電圧制御用電源回路２００およびＭＯＳＦＥＴ閾値電圧制御用電源回路３００を駆動させる。このとき電源電圧制御用電源回路２００は図１０の特性を、ＭＯＳＦＥＴ閾値電圧制御用電源回路３００は図１１の特性を満たすように設計する。また、ループフィルタ４０の出力は直流増幅器５０に入力され、直流増幅器５０は入力電圧をＶＣＯ６０の発振周波数制御電圧に変換して出力する。直流増幅器５０は以下のように構成する。ループフィルタ４０の出力がＯＰアンプＡ７の＋端子に接続される。ＯＰアンプＡ７は抵抗器Ｒ１２およびＲ１３によって自身の出力を−端子に接続により非反転増幅器を構成しており、抵抗器Ｒ１２およびＲ１３の値によって増幅度が決定され、出力電圧レベルが決まる。このとき抵抗器Ｒ１２およびＲ１３はＯＰアンプＡ７がループフィルタ４０の出力電圧の変動幅をＶＣＯ６０の制御電圧変動幅に変換できるように設定する。以上のような構成にすることによって直流増幅器５０はループフィルタ４０の出力電圧をＶＣＯ６０の制御電圧に変換する。ＶＣＯ６０は直流増幅器５０から出力される制御電圧を受け、その制御電圧に対応した周波数を出力する。発振回路の種類は回路ブロック２０００が必要とするクロック信号の周波数を供給できる発振器であれば回路種は幅広く選択可能である。また、本発明にて示した位相比較器２０およびループフィルタ４０、直流増幅器５０の構成は上記に示した回路構成や方式に限定するものではなく、同等の機能を有する回路構成であれば良い。

以上のような特性をもつ制御ブロック１０００を用いることによって回路ブロック２０００の運用モード切替え（クロック周波数および電源電圧、ＭＯＳＦＥＴの閾値電圧の切替え）を１つの制御信号Ｃｎｔを用いて１つの制御ブロック１０００だけで行なうことが可能となる。

図１の本実施形態を用いた具体例を、ネットワーク装置に使用されるネットワーク処理用ＬＳＩを例に説明する。なお、ネットワーク処理用ＬＳＩで使用されるＭＯＳＦＥＴはＮｃｈものを使用して説明するが、本ＬＳＩはＮｃｈＭＯＳＦＥＴに限定するものではなく、ＰｃｈＭＯＳＦＥＴを使用することも、両者を混在させることも可能である。

図１３にネットワーク処理用ＬＳＩ内部のブロック図を示す。ネットワーク処理用ＬＳＩ３０００は、外部機器とやり取りをする入出力回路５１０および、入出力回路５１０からＬＳＩ内部へ向かう信号を集約する回線集約回路５２０、統計情報の管理や、ＱｏＳ、フィルタなどの付加的処理を行なう特定機能処理回路５３０、パケットを一時的にメモリに格納させる場合や、転送先を格納しているメモリとのやり取りを行なうメモリＩ／Ｆ制御回路５４０、他のＬＳＩとデータのやり取りを行なう他ＬＳＩ間伝送回路５５０、特定機能処理回路５３０および、メモリＩ／Ｆ制御回路５４０、他ＬＳＩ間伝送回路５５０の間のデータ転送およびパケットの処理方法を決定するデータ処理回路５６０で構成されているものとする。このＬＳＩの動作について説明する。まず入出力回路５１０に外部よりパケットが到達する。パケットを受けた入出力回路５１０は回線集約回路５２０にパケットを送り、回線集約回路５２０はデータ処理回路５６０へ転送する。データ処理回路５６０は一度パケットをメモリＩ／Ｆ制御回路５４０を通じてバッファに格納し、特定機能処理回路５３０およびメモリＩ／Ｆ制御回路５４０を介して転送先の決定、および必要に応じて付加機能の設定を行なう。自身では解決できない処理があれば他ＬＳＩ間伝送回路５５０を通じて他のＬＳＩにて処理を行なう。全ての処理が終了したパケットはデータ処理回路５６０より回線集約回路５２０を通じて入出力回路５１０から外部へ送信される。パケットが到達するごとにこの動作を繰り返す。

図１４に図１３を本発明にて制御するブロック図を示す。各回路ブロックに制御ブロック１０００を割り当てることで、各回路ブロックごとに制御できるため、高い処理性能が必要な状態にある回路ブロックに対しては高クロック周波数、高電源電圧、低ＭＯＳＦＥＴ閾値電圧を供給し、低消費電力で運用可能な状態にある回路ブロックに対しては低クロック周波数、低電源電圧、高ＭＯＳＦＥＴ閾値電圧を供給するというような制御が可能である。また、制御ブロック１０００に入力される外部電源電圧Ｖｉｎおよび基準クロック周波数Ｆｒｅｆが一意的に決まっていれば、制御ブロック１０００の設計によってクロック周波数、電源電圧、ＭＯＳＦＥＴの閾値電圧は切替え可能であるため、各回路ブロックに供給される外部電源電圧Ｖｉｎおよび基準クロック周波数Ｆｒｅｆは共通化することも出来る。さらに、各制御ブロック１０００を連動させて制御させることも可能である。以下に制御ブロックを連動させて制御する例を示す。図１３に示したネットワーク処理用ＬＳＩにおいて、入出力回路５１０が送受信するパケット量が増大し、クロック周波数、電源電圧を上昇させ、ＭＯＳＦＥＴの閾値電圧を低下させる処理を行なうことになった場合、回線集約回路５２０およびメモリ制御回路５４０、データ処理回路５６０の処理が増大することが考えられる。また、入出力回路５１０が送受信するパケット量が減少し、クロック周波数、電源電圧を低下させ、ＭＯＳＦＥＴの閾値電圧を上昇させる処理を行なうことになった場合、回線集約回路５２０およびメモリ制御回路５４０、データ処理回路５６０の処理が減少する事も考えられる。この場合は入出力回路５１０に対して制御信号Ｃｎｔを送り、設定を変える動作に連動させ、その入出力回路を集約する回線集約回路５２０およびメモリ制御回路５４０、データ処理回路５６０に対しても制御信号Ｃｎｔを送り設定を変えることも可能である。また、制御ブロック自体を共通化し、１つの制御ブロックで複数の回路ブロックを制御することもできる。このように制御することによって、単独で制御する場合よりも短時間かつ簡単な制御で各回路ブロックのモード変換作業を終了することができる。

なお、本発明の周波数および電圧制御回路は、ネットワーク装置に限らず、半導体集積回路を備える各種電子機器や情報処理装置にも適用可能である。また、制御ブロック１０００はネットワーク処理用ＬＳＩ３０００に外付けして各回路ブロックを制御する方式に限らず、ネットワーク処理用ＬＳＩ３０００に内蔵して各回路ブロックを制御する方式も、制御ブロック１０００の一部をネットワーク処理用ＬＳＩ３０００に内蔵し、残りを外付けして各回路ブロックを制御する方式も可能である。

本実施形態における制御ブロック１０００および回路ブロック２０００を示す図である。電源電圧制御用電源回路２００の回路図である。ＭＯＳＦＥＴ閾値電圧制御用電源回路３００の回路図である。低消費電力で運用するモードへ切替えるときのフローチャートである。低消費電力で運用するモードへ切替えるときのタイミングチャートである。高負荷で運用するモードへ切替えるときのフローチャートである。高負荷で運用するモードへ切替えるときのタイミングチャートである。低消費電力で運用するモードへ切替えるときに必要なＰＬＬ回路の応答特性である。高負荷で運用するモードへ切替えるのに必要なＰＬＬ回路の応答特性である。電源電圧制御用電源回路２００に求められるＶｒｅｆ―Ｖｏｕｔ特性である。ＭＯＳＦＥＴ閾値電圧制御用電源回路３００に求められるＶｒｅｆ―Ｖｏｕｔ特性である。図１を実現する回路図である。ネットワーク処理用ＬＳＩの機能回路ブロック図である。図１３を本実施形態にて制御する方法を示す図である。

符号の説明

１０１／Ｍ分周器
２０位相比較器
２１ａ、２１ｂＤ−ＦＦ
３０１／Ｎ分周器
４０ループフィルタ
５０直流増幅器
６０ＶＣＯ
７０Ｍ、Ｎ制御ユニット
１００ＰＬＬ回路
２００電源電圧制御用電源回路
３００ＭＯＳＦＥＴ閾値電圧制御用電源回路
２１０、３１０三角波発生器
２２０、３２０ＭＯＳＦＥＴ制御回路
５１０入出力回路
５２０回線集約回路
５３０特定機能追加回路
５４０メモリＩ／Ｆ制御回路
５５０他ＬＳＩ間転送回路
５６０データ処理回路
１０００、１０００ａ〜１０００ｆ制御ブロック
２０００回路ブロック
３０００ネットワーク処理用ＬＳＩ
Ａ１〜Ａ７ＯＰアンプ
Ｃ１〜Ｃ３コンデンサ
Ｄ１、Ｄ２ダイオード
Ｌ１、Ｌ２インダクタ
Ｑ１〜Ｑ４ＭＯＳＦＥＴ
Ｒ１〜Ｒ１３抵抗器
Ｖ１、Ｖｈ直流電圧源

Claims

半導体集積回路にクロック周波数および電圧を供給する周波数および電圧制御回路であって、
前記半導体集積回路に電圧を供給する電源回路と、
前記半導体集積回路にクロック周波数を供給するPLL（Phase-locked loop）回路とを有し、
前記PLL回路は、前記半導体集積回路に供給するクロック周波数を制御するとともに、前記電源回路が供給する電圧を制御することを特徴とする周波数および電圧制御回路。
請求項１記載の周波数および電圧制御回路であって、
前記PLL回路は、前記クロック周波数を変化させる場合に、前記クロック周波数および前記電圧を単調増加または単調減少させることを特徴とする周波数および電圧制御回路。
請求項１または請求項２記載の周波数および電圧制御回路であって、
前記PLL回路が前記クロック周波数を増加させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を増加させるように動作し、
前記PLL回路が前記クロック周波数を減少させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を減少させるように動作することを特徴とする周波数および電圧制御回路。
請求項１または請求項２記載の周波数および電圧制御回路であって、
前記PLL回路が前記クロック周波数を増加させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を減少させるように動作し、
前記PLL回路が前記クロック周波数を減少させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を増加させるように動作することを特徴とする周波数および電圧制御回路。
請求項１または請求項２記載の周波数および電圧制御回路であって、
前記半導体集積回路に第２の電圧を供給する第２の電源回路を更に有し、
前記PLL回路が前記クロック周波数を増加させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を増加させるように動作し、前記第２の電源回路は前記PLL回路の制御により前記供給する第２の電圧を減少させるように動作し、
前記PLL回路が前記クロック周波数を減少させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を減少させるように動作し、前記第２の電源回路は前記PLL回路の制御により前記供給する第２の電圧を増加させるように動作することを特徴とする周波数および電圧制御回路。
請求項１または請求項２記載の周波数および電圧制御回路であって、
前記半導体集積回路に第２の電圧を供給する第２の電源回路を更に有し、
前記PLL回路が前記クロック周波数を増加させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を増加させるように動作し、前記第２の電源回路は前記PLL回路の制御により前記供給する第２の電圧を増加させるように動作し、
前記PLL回路が前記クロック周波数を減少させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を減少させるように動作し、前記第２の電源回路は前記PLL回路の制御により前記供給する第２の電圧を減少させるように動作することを特徴とする周波数および電圧制御回路。
請求項１または請求項２記載の周波数および電圧制御回路であって、
前記半導体集積回路に第２の電圧を供給する第２の電源回路および、前記半導体集積回路に第３の電圧を供給する第３の電源回路を更に有し、
前記PLL回路が前記クロック周波数を増加させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を増加させるように動作し、前記第２の電源回路は前記PLL回路の制御により前記供給する第２の電圧を増加させるように動作し、前記第３の電源回路は前記PLL回路の制御により前記供給する第３の電圧を減少させるように動作し、
前記PLL回路が前記クロック周波数を減少させる場合に、前記電源回路は前記PLL回路の制御により前記供給する電圧を減少させるように動作し、前記第２の電源回路は前記PLL回路の制御により前記供給する第２の電圧を減少させるように動作し、前記第３の電源回路は前記PLL回路の制御により前記供給する第３の電圧を増加させるように動作することを特徴とする周波数および電圧制御回路。
請求項１乃至請求項３記載の周波数および電圧制御回路であって、
前記電圧は、前記半導体集積回路に供給する電源電圧であることを特徴とする周波数および電圧制御回路。
請求項１乃至請求項４記載の周波数および電圧制御回路であって、
前記電圧は、前記半導体集積回路に供給するMOSFETの閾値電圧であることを特徴とする周波数および電圧制御回路。
請求項５または請求項６記載の周波数および電圧制御回路であって、
前記電圧は、前記半導体集積回路に供給する電源電圧であり、
前記第２の電圧は、前記半導体集積回路に供給するMOSFETの閾値電圧であることを特徴とする周波数および電圧制御回路。
請求項７記載の周波数および電圧制御回路であって、
前記電圧は、前記半導体集積回路に供給する電源電圧であり、
前記第２の電圧および、前記第３の電圧は、前記半導体集積回路に供給するMOSFETの閾値電圧であることを特徴とする周波数および電圧制御回路。
請求項１乃至請求項１１記載の周波数および電圧制御回路であって、
前記半導体集積回路の機能ブロック毎に前記クロック周波数および前記電圧を制御することを特徴とする周波数および電圧制御回路。
請求項１乃至請求項１１記載の周波数および電圧制御回路であって、
前記半導体集積回路の外付け回路として構成され、前記クロック周波数および前記電圧を制御することを特徴とする周波数および電圧制御回路。
請求項１乃至請求項１１記載の周波数および電圧制御回路であって、
前記半導体集積回路の内蔵回路として構成され、前記クロック周波数および前記電圧を制御することを特徴とする周波数および電圧制御回路。
請求項１乃至請求項１１記載の周波数および電圧制御回路であって、
一部回路を前記半導体集積回路の内蔵回路として構成され、残りの回路を前記半導体集積回路の外付け回路として構成され、前記クロック周波数および前記電圧を制御することを特徴とする周波数および電圧制御回路。
半導体集積回路を備える電子機器であって、
請求項１乃至請求項１２記載の周波数および電圧制御回路によって前記半導体集積回路にクロック周波数および電圧を供給することを特徴とする電子機器。
半導体集積回路を備えるネットワーク装置であって、
請求項１乃至請求項１２記載の周波数および電圧制御回路によって前記半導体集積回路にクロック周波数および電圧を供給することを特徴とするネットワーク装置。