JP2000003234A - 低電圧供給装置を含む論理装置及び論理装置への電圧供給方法 - Google Patents
低電圧供給装置を含む論理装置及び論理装置への電圧供給方法Info
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- JP2000003234A JP2000003234A JP10168741A JP16874198A JP2000003234A JP 2000003234 A JP2000003234 A JP 2000003234A JP 10168741 A JP10168741 A JP 10168741A JP 16874198 A JP16874198 A JP 16874198A JP 2000003234 A JP2000003234 A JP 2000003234A
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Abstract
(57)【要約】
【課題】 動作周波数，プロセス条件，温度条件に応じ
た最適な電源電圧，電流を論理装置に供給し論理装置の
消費電力を低くする。 【解決手段】 クロックで動作する論理装置１と参照電
圧に対応した電源装置５とＰＬＬ回路３から構成され、
ＰＬＬ回路３内のＶＣО回路３４の印加電圧を参照電圧
とする電源装置５により論理装置１が動作する最低の電
圧値以上を生成し、論理装置の電源供給、および電流供
給を行う。
た最適な電源電圧，電流を論理装置に供給し論理装置の
消費電力を低くする。 【解決手段】 クロックで動作する論理装置１と参照電
圧に対応した電源装置５とＰＬＬ回路３から構成され、
ＰＬＬ回路３内のＶＣО回路３４の印加電圧を参照電圧
とする電源装置５により論理装置１が動作する最低の電
圧値以上を生成し、論理装置の電源供給、および電流供
給を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックで動作す
る装置の低消費電力化を行う低電圧供給装置を含む論理
装置及び論理装置への電圧供給方法に関する。
る装置の低消費電力化を行う低電圧供給装置を含む論理
装置及び論理装置への電圧供給方法に関する。
【０００２】
【従来の技術】マイクロプロッセッサ，デジタルシグナ
ルプロセッサ，メモリなどのクロックで動作する各論理
装置は、システムとして実用に供されている。各論理装
置の動作スピードは、入力クロック，電源電圧，温度，
製造ばらつきによって決定される。これらすべての条件
内で動作するようにスペックが定められている。例え
ば、入力周波数１００MHz，電源電圧３.３±１０％，温
度−４０〜１２５度である論理装置があった場合、この
論理装置は、入力周波数が２０MHzの場合、かならずし
も電源電圧が３.３±１０％でなくても動作する。
ルプロセッサ，メモリなどのクロックで動作する各論理
装置は、システムとして実用に供されている。各論理装
置の動作スピードは、入力クロック，電源電圧，温度，
製造ばらつきによって決定される。これらすべての条件
内で動作するようにスペックが定められている。例え
ば、入力周波数１００MHz，電源電圧３.３±１０％，温
度−４０〜１２５度である論理装置があった場合、この
論理装置は、入力周波数が２０MHzの場合、かならずし
も電源電圧が３.３±１０％でなくても動作する。
【０００３】また、２０MHz時、２Ｖで動作可能ならば
消費電力Ｐは周波数Ｆ，電源電圧ＶとするとＰ∝FＶＶ
と電圧の二乗で効くので、消費電力は、３.３Ｖ動作時
に比べ３７％で済む。
消費電力Ｐは周波数Ｆ，電源電圧ＶとするとＰ∝FＶＶ
と電圧の二乗で効くので、消費電力は、３.３Ｖ動作時
に比べ３７％で済む。
【０００４】これらの電源電圧を制御する方法として
は、１９９７ VLSI SYNPOSIUM SAKIYAMA ET ALのA LEAN
POWER MANAGEMENT TECHNIQUEで提案されたダミーのセ
ルに入力周波数を入力し、その状態をＤＡコンバータに
て電源装置であるＤＣ-ＤＣコンバータに伝える方法が
ある。
は、１９９７ VLSI SYNPOSIUM SAKIYAMA ET ALのA LEAN
POWER MANAGEMENT TECHNIQUEで提案されたダミーのセ
ルに入力周波数を入力し、その状態をＤＡコンバータに
て電源装置であるＤＣ-ＤＣコンバータに伝える方法が
ある。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
の電源電圧の制御方法は、ＤＡコンバータなど高精度な
低電圧供給装置を含む論理装置などをチップ内もしく
は、チップ外におかなければならず、チップ面積の増大
もしくは、チップセットのコスト増大が余儀なくされて
いるという問題があった。
の電源電圧の制御方法は、ＤＡコンバータなど高精度な
低電圧供給装置を含む論理装置などをチップ内もしく
は、チップ外におかなければならず、チップ面積の増大
もしくは、チップセットのコスト増大が余儀なくされて
いるという問題があった。
【０００６】本発明は上記のような問題点を解決し、動
作周波数，プロセス条件，温度条件に応じた最適な電源
電圧，電流を論理装置に供給し、消費電力を低く抑える
ことを目的とする。
作周波数，プロセス条件，温度条件に応じた最適な電源
電圧，電流を論理装置に供給し、消費電力を低く抑える
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するためクロックで動作する論理装置と同じクロック
周波数を生成するＰＬＬ回路におけるＶＣО回路の印加
電圧を電源装置の参照電圧とし、電源装置でその参照電
圧をもとにクロックの周波数値で動作する最低電圧を生
成し、論理装置の電源端子に供給するものである。
成するためクロックで動作する論理装置と同じクロック
周波数を生成するＰＬＬ回路におけるＶＣО回路の印加
電圧を電源装置の参照電圧とし、電源装置でその参照電
圧をもとにクロックの周波数値で動作する最低電圧を生
成し、論理装置の電源端子に供給するものである。
【０００８】このＶＣО回路は、ＤＡコンバータなどよ
りもかなり素子数も少なくてすみ精度もいらず小面積の
みで論理装置の低消費電力化が可能となり経済的であ
る。
りもかなり素子数も少なくてすみ精度もいらず小面積の
みで論理装置の低消費電力化が可能となり経済的であ
る。
【０００９】以下、本発明の各実施の形態について図１
から図２０を用いて説明する。
から図２０を用いて説明する。
【００１０】
【発明の実施の形態】（実施の形態１）図１は、本発明
の実施の形態における低電圧供給装置を含む論理装置の
構成を示すブロック図である。
の実施の形態における低電圧供給装置を含む論理装置の
構成を示すブロック図である。
【００１１】図１において、１はＣＰＵバスコントロー
ラタイマーなどからなる論理装置１であり、入力クロッ
ク端子１１と電源端子１２を有する。論理装置１の入力
クロック端子１１には入力クロック２が入力され、論理
装置１の電源端子１２には、電源装置５の出力端子５２
に接続されている。３はＰＬＬ回路である。このＰＬＬ
回路３は、位相比較器３１と、チャージポンプ３２と、
ループフィルター３３と、ＶＣＯ回路３４とでなり、Ｖ
ＣＯ回路３４は論理装置１内に組み込まれている。ここ
で、位相比較器３１は、基準クロック入力端子３１１
と、比較対象クロック入力端子３１２と、アップ信号出
力端子３１３と、ダウン信号出力端子３１４を有し、基
準クロック入力端子３１１には、入力クロック２が入力
されるよう接続されている。そして、基準クロックの立
ち上がりより比較対象クロックの立ち上がりの位相が遅
ければ、その位相差の時間分だけアップ信号がイネーブ
ルとなり、基準クロックより比較対象クロックの位相が
早ければ、その位相差の時間分だけダウン信号がイネー
ブルとなる。
ラタイマーなどからなる論理装置１であり、入力クロッ
ク端子１１と電源端子１２を有する。論理装置１の入力
クロック端子１１には入力クロック２が入力され、論理
装置１の電源端子１２には、電源装置５の出力端子５２
に接続されている。３はＰＬＬ回路である。このＰＬＬ
回路３は、位相比較器３１と、チャージポンプ３２と、
ループフィルター３３と、ＶＣＯ回路３４とでなり、Ｖ
ＣＯ回路３４は論理装置１内に組み込まれている。ここ
で、位相比較器３１は、基準クロック入力端子３１１
と、比較対象クロック入力端子３１２と、アップ信号出
力端子３１３と、ダウン信号出力端子３１４を有し、基
準クロック入力端子３１１には、入力クロック２が入力
されるよう接続されている。そして、基準クロックの立
ち上がりより比較対象クロックの立ち上がりの位相が遅
ければ、その位相差の時間分だけアップ信号がイネーブ
ルとなり、基準クロックより比較対象クロックの位相が
早ければ、その位相差の時間分だけダウン信号がイネー
ブルとなる。
【００１２】チャージポンプ３２は、アップ信号入力端
子３２１と、ダウン信号入力端子３２２と、チャージポ
ンプ出力端子３２３を有し、アップ信号入力端子３２１
がイネーブルの間、チャージポンプ出力端子３２３から
一定の電荷をチャージし、ダウン信号入力端子３２２が
イネーブルの間、チャージポンプ出力端子３２３から一
定の電荷をディスチャージする。
子３２１と、ダウン信号入力端子３２２と、チャージポ
ンプ出力端子３２３を有し、アップ信号入力端子３２１
がイネーブルの間、チャージポンプ出力端子３２３から
一定の電荷をチャージし、ダウン信号入力端子３２２が
イネーブルの間、チャージポンプ出力端子３２３から一
定の電荷をディスチャージする。
【００１３】ループフィルター３３はチャージポンプ出
力端子３２３に接続され、ＰＬＬ回路３の帰還系を調整
する。ＶＣО回路３４は、電圧制御端子（ＶＣＯ入力端
子）３４１が、ループフィルター３３に接続され、この
ループフィルター３３の出力電圧に依存した周波数のク
ロックをＶＣО出力端子３４２から出力する。ＶＣО出
力端子３４２は、位相比較器３１の比較対象クロック入
力端子３１２に接続されている。ＰＬＬ回路３の電源
は、常に定電圧である。
力端子３２３に接続され、ＰＬＬ回路３の帰還系を調整
する。ＶＣО回路３４は、電圧制御端子（ＶＣＯ入力端
子）３４１が、ループフィルター３３に接続され、この
ループフィルター３３の出力電圧に依存した周波数のク
ロックをＶＣО出力端子３４２から出力する。ＶＣО出
力端子３４２は、位相比較器３１の比較対象クロック入
力端子３１２に接続されている。ＰＬＬ回路３の電源
は、常に定電圧である。
【００１４】４はフィルター部であり、ＶＣＯ回路３４
の電圧制御端子３４１に接続されており、フィルター部
４の出力端子４２は、電源装置５の参照電圧端子５１に
接続され、その電圧値によって所定の電源電圧を供給す
る。また、電源装置５の外部電源入力端子５０には外部
電源６が接続されている。
の電圧制御端子３４１に接続されており、フィルター部
４の出力端子４２は、電源装置５の参照電圧端子５１に
接続され、その電圧値によって所定の電源電圧を供給す
る。また、電源装置５の外部電源入力端子５０には外部
電源６が接続されている。
【００１５】図２は図１のＶＣО回路３４の詳細回路図
を示す。ＶＣО回路３４は、論理装置１と同じプロセス
工程で生成されたＭＯＳトランジスタによって構成され
ている。即ち、ＭＯＳトランジスタのノード３４０１の
電圧，ノード３４０２の電圧は、カレントミラー回路３
４３（バイアス電圧発生回路）によって、ＶＣО回路３
４のＶＣО入力端子３４１の電圧値によって決定され
る。３４４は電流制御型インバータ（以下、インバータ
という）であり、ＭＯＳトランジスタ３４４０のソース
に電源が接続され、ゲートにノード３４０１が接続さ
れ、ノード３４０１の電圧値によってＭＯＳトランジス
タ３４２０のソースに供給する電流量を制御している。
同様にＭＯＳトランジスタ３４３０のソースが接続さ
れ、ゲートにノード３４０２が接続され、ノード３４０
２の電圧値によってＭＯＳトランジスタ３４３０のソー
スに供給する電流量を制御している。ＭＯＳトランジス
タ３４２０と３４１０はインバータ回路になっている。
インバータ３４５，３４６もインバータ３４４と同じ構
成になっており、インバータ３４４〜３４６は３段のイ
ンバータチェーンのループになっており、発振し、イン
バータ３４６の出力がＶＣО回路３４のＶＣО出力端子
３４２となっている。
を示す。ＶＣО回路３４は、論理装置１と同じプロセス
工程で生成されたＭＯＳトランジスタによって構成され
ている。即ち、ＭＯＳトランジスタのノード３４０１の
電圧，ノード３４０２の電圧は、カレントミラー回路３
４３（バイアス電圧発生回路）によって、ＶＣО回路３
４のＶＣО入力端子３４１の電圧値によって決定され
る。３４４は電流制御型インバータ（以下、インバータ
という）であり、ＭＯＳトランジスタ３４４０のソース
に電源が接続され、ゲートにノード３４０１が接続さ
れ、ノード３４０１の電圧値によってＭＯＳトランジス
タ３４２０のソースに供給する電流量を制御している。
同様にＭＯＳトランジスタ３４３０のソースが接続さ
れ、ゲートにノード３４０２が接続され、ノード３４０
２の電圧値によってＭＯＳトランジスタ３４３０のソー
スに供給する電流量を制御している。ＭＯＳトランジス
タ３４２０と３４１０はインバータ回路になっている。
インバータ３４５，３４６もインバータ３４４と同じ構
成になっており、インバータ３４４〜３４６は３段のイ
ンバータチェーンのループになっており、発振し、イン
バータ３４６の出力がＶＣО回路３４のＶＣО出力端子
３４２となっている。
【００１６】ＶＣО回路３４のＶＣО入力端子３４１の
電圧とＶＣО出力端子３４２の出力周波数の関係を図３
に示す。図３で示したようにＶＣО回路の入力電圧Ｖ
（横軸：印加電圧）と出力周波数Ｆ（縦軸）の関係は、
温度，プロセス変動によって傾きが異なる。グラフ
（ａ），（ｂ），（ｃ）は定温，常温，高温におけるＩ
ＤＳ，ＶＴＨの関係を示している。即ち、低温，良いプ
ロセスである単位ゲート幅，ゲート長当りのドレインと
ソース間電流ＩＤＳの絶対値が高く、しきい値電圧ＶＴ
Ｈの絶対値が低くなるほど、傾きは急峻である（ａ）。
高温，悪いプロセスである単位ゲート幅，ゲート長当り
のドレインとソース間電流ＩＤＳの絶対値が低く、しき
い値電圧ＶＴＨの絶対値が高くなるほど、傾きは緩やか
である（ｂ），（ｃ）。ＶＣО回路３４の出力周波数Ｆ
が同周波数で、温度，プロセスが異なるとき、温度が高
いときやプロセスが悪いとき、入力電圧は上がり、温度
が低いときやプロセスが良いとき、入力電圧は下がる。
電圧とＶＣО出力端子３４２の出力周波数の関係を図３
に示す。図３で示したようにＶＣО回路の入力電圧Ｖ
（横軸：印加電圧）と出力周波数Ｆ（縦軸）の関係は、
温度，プロセス変動によって傾きが異なる。グラフ
（ａ），（ｂ），（ｃ）は定温，常温，高温におけるＩ
ＤＳ，ＶＴＨの関係を示している。即ち、低温，良いプ
ロセスである単位ゲート幅，ゲート長当りのドレインと
ソース間電流ＩＤＳの絶対値が高く、しきい値電圧ＶＴ
Ｈの絶対値が低くなるほど、傾きは急峻である（ａ）。
高温，悪いプロセスである単位ゲート幅，ゲート長当り
のドレインとソース間電流ＩＤＳの絶対値が低く、しき
い値電圧ＶＴＨの絶対値が高くなるほど、傾きは緩やか
である（ｂ），（ｃ）。ＶＣО回路３４の出力周波数Ｆ
が同周波数で、温度，プロセスが異なるとき、温度が高
いときやプロセスが悪いとき、入力電圧は上がり、温度
が低いときやプロセスが良いとき、入力電圧は下がる。
【００１７】図４は論理装置１の電源電圧Ｖと周波数Ｆ
の特性グラフである。図４に示した論理装置１の電源電
圧Ｖ（横軸：供給電圧）と周波数Ｆ（縦軸）の特性グラ
フでも、温度，プロセスが異なると動作安定境界線は異
なり、温度が高い場合や、プロセスが悪い場合は、動作
安定境界線は緩やかであり（ｃ）、温度が低い場合や、
プロセスが良い場合は、動作安定境界線は急峻である
（ａ），（ｂ）。
の特性グラフである。図４に示した論理装置１の電源電
圧Ｖ（横軸：供給電圧）と周波数Ｆ（縦軸）の特性グラ
フでも、温度，プロセスが異なると動作安定境界線は異
なり、温度が高い場合や、プロセスが悪い場合は、動作
安定境界線は緩やかであり（ｃ）、温度が低い場合や、
プロセスが良い場合は、動作安定境界線は急峻である
（ａ），（ｂ）。
【００１８】以上のようにＶＣО回路３４のＶＣО入力
端子３４１の電圧ＶIＮと論理装置１の電源電圧Ｖは
（数１）で示される。
端子３４１の電圧ＶIＮと論理装置１の電源電圧Ｖは
（数１）で示される。
【００１９】
【数１】
【００２０】ただし、Ａ，Ｂは正の数、Ｃは任意の値 この（数１）で表記できるように、ＶＣＯ入力端子３４
１の電圧ＶIＮのＢの増加関数であらわせる。
１の電圧ＶIＮのＢの増加関数であらわせる。
【００２１】ＰＬＬ回路３がロックした状態の電圧ＶI
Ｎで（数１）で表記されるＡ，Ｂ，Ｃをフィルター部４
で抵抗素子，容量素子，トランジスタ，ダイオードを用
いて（数２）になるようにし、
Ｎで（数１）で表記されるＡ，Ｂ，Ｃをフィルター部４
で抵抗素子，容量素子，トランジスタ，ダイオードを用
いて（数２）になるようにし、
【００２２】
【数２】
【００２３】その出力を電源装置５の制御電圧にするこ
とによって、論理装置１は任意の周波数で動作可能な下
限の電圧で動作が可能になる。
とによって、論理装置１は任意の周波数で動作可能な下
限の電圧で動作が可能になる。
【００２４】例えば、ｎ-チャンネルＴＲ，ＩＤＳ＝４
００ＵＡ／ＵＭ，ＶＴＨ＝０.５Ｖ，ｐ-チャンネルＴ
Ｒ，ＩＤＳ＝２００ＵＡ／ＵＭ，ＶＴＨ＝−０.５Ｖで
構成されたＶＣО回路３４の動作周波数と入力電圧の関
数が（数３）であるとする。
００ＵＡ／ＵＭ，ＶＴＨ＝０.５Ｖ，ｐ-チャンネルＴ
Ｒ，ＩＤＳ＝２００ＵＡ／ＵＭ，ＶＴＨ＝−０.５Ｖで
構成されたＶＣО回路３４の動作周波数と入力電圧の関
数が（数３）であるとする。
【００２５】
【数３】Ｆ＝１００(ＶIＮ−０.５) Ｆ〔ＭＨz〕，ＶIＮ〔Ｖ〕 ＶＣО回路３４の動作周波数Ｆ（縦軸）と入力電圧Ｖ
（横軸：印加電圧）の関係のグラフを図５に示す。
（横軸：印加電圧）の関係のグラフを図５に示す。
【００２６】論理装置１の動作可能な下限周波数が電源
電圧Ｖの関数で（数４）で動作するとする。
電圧Ｖの関数で（数４）で動作するとする。
【００２７】
【数４】Ｆ≦５０(Ｖ−０.５) 論理装置１の動作可能な下限周波数Ｆ（縦軸）と電源電
圧Ｖ（横軸：供給電圧）の関係のグラフを図６に示す。
圧Ｖ（横軸：供給電圧）の関係のグラフを図６に示す。
【００２８】また、電源装置５の出力電圧Ｖ（縦軸：供
給電圧）は、参照電圧Ｖ（横軸）に正比例するものとす
る。このときの電源装置５の出力電圧Ｖと、参照電圧Ｖ
の関係のグラフを図７に示す。このとき、フィルター部
４は（数５）を形成すればいい。
給電圧）は、参照電圧Ｖ（横軸）に正比例するものとす
る。このときの電源装置５の出力電圧Ｖと、参照電圧Ｖ
の関係のグラフを図７に示す。このとき、フィルター部
４は（数５）を形成すればいい。
【００２９】
【数５】Ｖ≧１／２ＶIＮ このフィルター部４の回路図の各例を図８に示す。図８
（ａ）の回路図の場合は、ｐ-チャンネルＴＲ４３と２
個の抵抗素子４４，４５のみで、同抵抗素子を直列に接
続し、一方にＶＣО回路３４の印加電圧をフィルター部
入力端子４１に接続し、一方にｐ-チャンネルＴＲ４３
のソースを接続し、ｐ-チャンネルＴＲのゲートとドレ
インを接地する。フィルター部４の出力は、同抵抗素子
の接続点がフィルター部出力端子４２となる。このフィ
ルター部４により、（数５）を満足する図９に示したＶ
ＣО回路３４の印加電圧Ｖ（横軸）と出力電圧Ｖ（縦
軸：参照電圧）の特性が実現できる。図８（ｂ）の回路
図の場合は、２個の抵抗素子４４，４５を直列接続し、
一方にＶＣＯ回路３４の印加電圧をフィルター部入力端
子４１に接続し、フィルター部４の出力は同抵抗素子の
接続点がフィルター部出力端子４２となる。
（ａ）の回路図の場合は、ｐ-チャンネルＴＲ４３と２
個の抵抗素子４４，４５のみで、同抵抗素子を直列に接
続し、一方にＶＣО回路３４の印加電圧をフィルター部
入力端子４１に接続し、一方にｐ-チャンネルＴＲ４３
のソースを接続し、ｐ-チャンネルＴＲのゲートとドレ
インを接地する。フィルター部４の出力は、同抵抗素子
の接続点がフィルター部出力端子４２となる。このフィ
ルター部４により、（数５）を満足する図９に示したＶ
ＣО回路３４の印加電圧Ｖ（横軸）と出力電圧Ｖ（縦
軸：参照電圧）の特性が実現できる。図８（ｂ）の回路
図の場合は、２個の抵抗素子４４，４５を直列接続し、
一方にＶＣＯ回路３４の印加電圧をフィルター部入力端
子４１に接続し、フィルター部４の出力は同抵抗素子の
接続点がフィルター部出力端子４２となる。
【００３０】以上、実施の形態１で述べた電源装置の参
照電圧をモニターすることにより、論理装置１の電圧は
周波数，プロセス，温度に応じた最適な電圧となる。
照電圧をモニターすることにより、論理装置１の電圧は
周波数，プロセス，温度に応じた最適な電圧となる。
【００３１】尚、実施の形態１では、位相比較器３１，
チャージポンプ３２，ループフィルター３３，フィルタ
ー部４，電源装置５については、低電圧供給装置を含む
論理装置に外付けしてもよい。
チャージポンプ３２，ループフィルター３３，フィルタ
ー部４，電源装置５については、低電圧供給装置を含む
論理装置に外付けしてもよい。
【００３２】また、本実施の形態１のような入力電圧と
周波数の関係が増加関数で表記されるＶＣО回路を用い
る場合は、便宜的に電源装置５の出力電圧は、制御電圧
に正比例するものとしたが、参照電圧で表記される増加
関数の特性をもつものであればよい。そのときは、フィ
ルター部４と電源装置５で（数６）になるようにすれば
よい。
周波数の関係が増加関数で表記されるＶＣО回路を用い
る場合は、便宜的に電源装置５の出力電圧は、制御電圧
に正比例するものとしたが、参照電圧で表記される増加
関数の特性をもつものであればよい。そのときは、フィ
ルター部４と電源装置５で（数６）になるようにすれば
よい。
【００３３】
【数６】
【００３４】ＶＣО回路の入力電圧と周波数の関係が減
少関数で表記されるＶＣО回路を用いる場合、電源装置
５が制御電圧の減少関数で表記される（数７）になるよ
うにすればよい。
少関数で表記されるＶＣО回路を用いる場合、電源装置
５が制御電圧の減少関数で表記される（数７）になるよ
うにすればよい。
【００３５】
【数７】
【００３６】ただし、Ａ，Ｂ，Ｃは、任意の数で決定で
きるフィルター部４を形成すればよい。
きるフィルター部４を形成すればよい。
【００３７】（実施の形態２)図１０は、本発明の実施
の形態２における低電圧供給装置を含む論理装置の構成
を示すブロック図である。
の形態２における低電圧供給装置を含む論理装置の構成
を示すブロック図である。
【００３８】前記実施の形態１の図１と同じ機能のブロ
ックには同じ符号を付し、その説明を省略する。
ックには同じ符号を付し、その説明を省略する。
【００３９】次に前記図１と異なる構成部分を説明する
と、フィルター部４のフィルター部接続端子４１へＶＣ
О回路３４の参照電圧端子３４８が接続されており、フ
ィルター部４の出力端子４２は、電源装置５の参照電圧
端子５１に接続され、その電圧値によって所定の電源電
圧を供給するようになっている。
と、フィルター部４のフィルター部接続端子４１へＶＣ
О回路３４の参照電圧端子３４８が接続されており、フ
ィルター部４の出力端子４２は、電源装置５の参照電圧
端子５１に接続され、その電圧値によって所定の電源電
圧を供給するようになっている。
【００４０】図１１は図１０のＶＣО回路３４の詳細回
路図を示す。図１１のＶＣО回路３４はオぺアンプＯＴ
Ａと論理装置１と同じ工程で生成されたトランジスタ３
４７１〜３４７３と論理装置１のクリティカルパス回路
３４７４のループで構成されており、ＶＣО入力端子３
４１の電圧値による電流がクリティカルパス回路３４７
４に流れる。回路３４７のｐ-チャンネルトランジスタ
３４７３は、電流源と抵抗素子Ｒの並列でモデル近似で
き、電流量が少ない程抵抗は大きくなり、クリティカル
パス回路３４７４と電流源であるトランジスタ３４７３
の接続点３４７５の電圧値は下がる。この接続点３４７
５の電圧値は、論理装置１の必要最低限の電圧値と等価
である。フィルター部４では、接続点３４７５の電圧を
容量などで平滑化し、電源装置５の参照電圧端子５１に
電圧を供給する。ＶＣО回路３４の参照電圧端子３４８
の電圧Ｖ（横軸）と論理装置１への供給電圧Ｖ（縦軸）
の関係のグラフを図１２に示す。
路図を示す。図１１のＶＣО回路３４はオぺアンプＯＴ
Ａと論理装置１と同じ工程で生成されたトランジスタ３
４７１〜３４７３と論理装置１のクリティカルパス回路
３４７４のループで構成されており、ＶＣО入力端子３
４１の電圧値による電流がクリティカルパス回路３４７
４に流れる。回路３４７のｐ-チャンネルトランジスタ
３４７３は、電流源と抵抗素子Ｒの並列でモデル近似で
き、電流量が少ない程抵抗は大きくなり、クリティカル
パス回路３４７４と電流源であるトランジスタ３４７３
の接続点３４７５の電圧値は下がる。この接続点３４７
５の電圧値は、論理装置１の必要最低限の電圧値と等価
である。フィルター部４では、接続点３４７５の電圧を
容量などで平滑化し、電源装置５の参照電圧端子５１に
電圧を供給する。ＶＣО回路３４の参照電圧端子３４８
の電圧Ｖ（横軸）と論理装置１への供給電圧Ｖ（縦軸）
の関係のグラフを図１２に示す。
【００４１】以上、実施の形態２で述べた電源装置の参
照電圧をモニターすることにより、論理装置１の電圧は
周波数，プロセス，温度に応じた最適な電圧となる。
照電圧をモニターすることにより、論理装置１の電圧は
周波数，プロセス，温度に応じた最適な電圧となる。
【００４２】尚、回路３４７はある一例であり、基本的
に回路３４７は、トランジスタ３４７１に流れる電流と
比例した電流がクリティカルパス回路３４７４に流れる
回路構成であればよい。
に回路３４７は、トランジスタ３４７１に流れる電流と
比例した電流がクリティカルパス回路３４７４に流れる
回路構成であればよい。
【００４３】また、ＶＣО回路３４のクリティカルパス
回路３４７４は、論理装置１の品種に応じたクリティカ
ルパス回路構成を容易に変更可能なＡＳＩＣ回路で構成
されていてもよい。このＡＳＩＣ回路が、ＲＯＭなどと
同様にプロセス工程で１枚のマスクで変更可能になるこ
とにより、開発期間の短縮となる。
回路３４７４は、論理装置１の品種に応じたクリティカ
ルパス回路構成を容易に変更可能なＡＳＩＣ回路で構成
されていてもよい。このＡＳＩＣ回路が、ＲＯＭなどと
同様にプロセス工程で１枚のマスクで変更可能になるこ
とにより、開発期間の短縮となる。
【００４４】(実施の形態３)図１３は、本発明の実施の
形態３における低電圧供給装置を含む論理装置の構成を
示すブロック図である。
形態３における低電圧供給装置を含む論理装置の構成を
示すブロック図である。
【００４５】前記実施の形態１の図１と同じ機能のブロ
ックには同じ符号を付し、その説明を省略する。
ックには同じ符号を付し、その説明を省略する。
【００４６】次に、前記図１と異なる構成部分について
説明すると、３５はＰＬＬ回路３のアンロック検出器で
あり、位相比較器３１のアップ信号出力端子３１３と、
ダウン信号出力端子３１４を入力とし、入力信号のいず
れかがイネーブル時間がある一定の時間を超えると出力
信号をアップ信号出力端子３５３からフィルター部４へ
出力する回路で構成されており、このアンロック検出器
３５のアップ信号出力端子３５３は、フィルター部４の
アナログスイッチ部４６に接続されている。
説明すると、３５はＰＬＬ回路３のアンロック検出器で
あり、位相比較器３１のアップ信号出力端子３１３と、
ダウン信号出力端子３１４を入力とし、入力信号のいず
れかがイネーブル時間がある一定の時間を超えると出力
信号をアップ信号出力端子３５３からフィルター部４へ
出力する回路で構成されており、このアンロック検出器
３５のアップ信号出力端子３５３は、フィルター部４の
アナログスイッチ部４６に接続されている。
【００４７】図１３を用いて、本発明の実施の形態３を
説明する。ＰＬＬ回路３が初期状態、または、アンロッ
ク時、フィルター部４のアナログスイッチ部４６は、オ
フになり、電源装置５の参照電圧端子５１には、外部電
源６の電圧そのものが論理装置１に供給される電圧とな
る。ロック時は、実施の形態１，２で述べた原理で動作
する。
説明する。ＰＬＬ回路３が初期状態、または、アンロッ
ク時、フィルター部４のアナログスイッチ部４６は、オ
フになり、電源装置５の参照電圧端子５１には、外部電
源６の電圧そのものが論理装置１に供給される電圧とな
る。ロック時は、実施の形態１，２で述べた原理で動作
する。
【００４８】以上、本実施の形態３は、ＰＬＬ回路３が
アンロック時、外部電源６の電圧そのものを論理装置１
に供給することにより、論理装置１の誤動作を防ぐこと
ができる。
アンロック時、外部電源６の電圧そのものを論理装置１
に供給することにより、論理装置１の誤動作を防ぐこと
ができる。
【００４９】(実施の形態４)図１４は、本発明の実施の
形態４における低電圧供給装置を含む論理装置の構成を
示すブロック図である。本構成は、実施の形態３とほぼ
同じであるが、ＶＣО出力端子３４２と位相比較器３１
の比較対象クロック入力端子３１２の間に分周器３６を
接続して、入力クロック２を逓倍したクロックを生成
し、論理装置１に供給している点が異なる。図１４の構
成をとることにより、ＰＬＬ回路３は論理装置１を入力
クロック２の逓倍で動作させる機能と電源装置５の参照
電圧を与える機能の２つを持つことが可能になる。
形態４における低電圧供給装置を含む論理装置の構成を
示すブロック図である。本構成は、実施の形態３とほぼ
同じであるが、ＶＣО出力端子３４２と位相比較器３１
の比較対象クロック入力端子３１２の間に分周器３６を
接続して、入力クロック２を逓倍したクロックを生成
し、論理装置１に供給している点が異なる。図１４の構
成をとることにより、ＰＬＬ回路３は論理装置１を入力
クロック２の逓倍で動作させる機能と電源装置５の参照
電圧を与える機能の２つを持つことが可能になる。
【００５０】以上本実施の形態４は逓倍機能と低消費電
力の２つを１つのＰＬＬ回路で兼用でき、低電圧供給装
置を含む論理装置の小面積化が可能となる。
力の２つを１つのＰＬＬ回路で兼用でき、低電圧供給装
置を含む論理装置の小面積化が可能となる。
【００５１】(実施の形態５)図１５は、本発明の実施の
形態５における低電圧供給装置を含む論理装置の構成を
示すブロック図である。
形態５における低電圧供給装置を含む論理装置の構成を
示すブロック図である。
【００５２】前記実施の形態１の図１と同じ機能ブロッ
クには同じ符号を付し、その説明を省略する。
クには同じ符号を付し、その説明を省略する。
【００５３】次に前記図１と異なる構成部名について説
明すると、ＶＣО回路３４のＶＣＯ入力端子３４１は、
ループフィルター３３に接続され、このループフィルタ
ー３３の出力電圧に依存した周波数のクロックをＶＣО
出力端子３４２から出力する。ＶＣО出力端子３４２
は、位相比較器３１の比較対象クロック入力端子３１２
に接続されている。ＰＬＬ回路３の電源は、常に定電圧
である。
明すると、ＶＣО回路３４のＶＣＯ入力端子３４１は、
ループフィルター３３に接続され、このループフィルタ
ー３３の出力電圧に依存した周波数のクロックをＶＣО
出力端子３４２から出力する。ＶＣО出力端子３４２
は、位相比較器３１の比較対象クロック入力端子３１２
に接続されている。ＰＬＬ回路３の電源は、常に定電圧
である。
【００５４】また、ＶＣО回路３４の参照電圧端子３４
８はフィルター部４のフィルター部入力端子４１に接続
され、また、ＶＣО回路３４の参照電圧端子３４９がフ
ィルター部４７の接続端子４８に接続されている。また
ＣＰＵバスコントローラタイマーなどからなる論理装置
１の電源端子１２は、外部電源６に接続されており、論
理装置１の接地端子１３は、外部で接地されている。フ
ィルター部４の出力端子４２は、制御入力端子１４に接
続され、フィルター部４７の出力端子４９は、制御入力
端子１５に接続されている。
８はフィルター部４のフィルター部入力端子４１に接続
され、また、ＶＣО回路３４の参照電圧端子３４９がフ
ィルター部４７の接続端子４８に接続されている。また
ＣＰＵバスコントローラタイマーなどからなる論理装置
１の電源端子１２は、外部電源６に接続されており、論
理装置１の接地端子１３は、外部で接地されている。フ
ィルター部４の出力端子４２は、制御入力端子１４に接
続され、フィルター部４７の出力端子４９は、制御入力
端子１５に接続されている。
【００５５】図１６は論理装置１の内部回路構成図であ
り、ｐ-チャンネルトランジスタ１６のゲートは、制御
入力端子１４に接続され、ソースは電源端子１２（図１
５参照）に接続され、ドレインは、論理回路１７を構成
するｐ-チャンネルトランジスタのソースと基盤に接続
されている。ｎ-チャンネルトランジスタ１８のゲート
は、制御入力端子１５に接続され、ソースは接地端子に
接続され、ドレインは、論理回路１９を構成するｎ-チ
ャンネルトランジスタのソースと基盤に接続されてい
る。
り、ｐ-チャンネルトランジスタ１６のゲートは、制御
入力端子１４に接続され、ソースは電源端子１２（図１
５参照）に接続され、ドレインは、論理回路１７を構成
するｐ-チャンネルトランジスタのソースと基盤に接続
されている。ｎ-チャンネルトランジスタ１８のゲート
は、制御入力端子１５に接続され、ソースは接地端子に
接続され、ドレインは、論理回路１９を構成するｎ-チ
ャンネルトランジスタのソースと基盤に接続されてい
る。
【００５６】図１７は、図１５のＶＣＯ回路３４の回路
例であり、図１６の論理回路１７のクリティカルパス回
路３４０をループ構成にし、論理回路１７のクリティカ
ルパス回路を構成するｐ-チャンネルトランジスタのソ
ースと基盤は、ｐ-チャンネルトランジスタ３４４１の
ドレインに接続され、ｐ-チャンネルトランジスタ３４
４１のソースと基盤は、定電圧源に接続されている。
例であり、図１６の論理回路１７のクリティカルパス回
路３４０をループ構成にし、論理回路１７のクリティカ
ルパス回路を構成するｐ-チャンネルトランジスタのソ
ースと基盤は、ｐ-チャンネルトランジスタ３４４１の
ドレインに接続され、ｐ-チャンネルトランジスタ３４
４１のソースと基盤は、定電圧源に接続されている。
【００５７】ｐ-チャンネルトランジスタ３４４１のゲ
ートは、ＶＣＯ入力端子３４１に対応した電流をｐ-チ
ャンネルトランジスタ３４４１に供給する電圧を生成す
るバイアス電圧発生回路３４３の出力３４０１に接続さ
れており、論理回路１７のクリティカルパス回路３４０
を構成するｎ-チャンネルトランジスタのソースと基盤
は、ｎ-チャンネルトランジスタ３４３１のドレインに
接続され、ｎ-チャンネルトランジスタ３４３１のソー
スと基盤は、接地されている。
ートは、ＶＣＯ入力端子３４１に対応した電流をｐ-チ
ャンネルトランジスタ３４４１に供給する電圧を生成す
るバイアス電圧発生回路３４３の出力３４０１に接続さ
れており、論理回路１７のクリティカルパス回路３４０
を構成するｎ-チャンネルトランジスタのソースと基盤
は、ｎ-チャンネルトランジスタ３４３１のドレインに
接続され、ｎ-チャンネルトランジスタ３４３１のソー
スと基盤は、接地されている。
【００５８】ｎ-チャンネルトランジスタ３４３１のゲ
ートは、ＶＣＯ入力端子３４１に対応した電流をｎ-チ
ャンネルトランジスタ３４３１に供給する電圧を生成す
るバイアス電圧発生回路３４３の出力端子３４０２に接
続されている。
ートは、ＶＣＯ入力端子３４１に対応した電流をｎ-チ
ャンネルトランジスタ３４３１に供給する電圧を生成す
るバイアス電圧発生回路３４３の出力端子３４０２に接
続されている。
【００５９】図１５，１６，１７を用いて、本発明の実
施の形態５を説明する。ｐ-チャンネルトランジスタ３
４４１は、電流源と抵抗素子の並列でモデル近似でき、
電流量が少ない程抵抗は大きくなり、クリティカルパス
回路３４０と電流源であるｐ-チャンネルトランジスタ
３４４１の接続点３４４２の電圧値は下がる。この接続
点３４４２の電圧値は、論理回路１７の必要最低限の電
圧値と等価である。フィルター部４では、バイアス電圧
発生回路３４３の出力端子３４０１の電圧を容量などで
平滑化し、制御入力端子１４に電圧を供給する。ｎ-チ
ャンネルトランジスタ３４３１は、電流源と抵抗素子の
並列でモデル近似でき、電流量が少ない程抵抗は大きく
なり、クリティカルパス回路３４０と電流源であるｎ-
チャンネルトランジスタ３４３１の接続点３４３２の電
圧値は上がる。この接続点３４３２の電圧値は、論理回
路１７の必要最上限の電圧値と等価である。フィルター
部４７では、バイアス電圧発生回路３４３の出力端子３
４０２の電圧を容量などで平滑化し、制御入力端子１５
に電圧を供給する。
施の形態５を説明する。ｐ-チャンネルトランジスタ３
４４１は、電流源と抵抗素子の並列でモデル近似でき、
電流量が少ない程抵抗は大きくなり、クリティカルパス
回路３４０と電流源であるｐ-チャンネルトランジスタ
３４４１の接続点３４４２の電圧値は下がる。この接続
点３４４２の電圧値は、論理回路１７の必要最低限の電
圧値と等価である。フィルター部４では、バイアス電圧
発生回路３４３の出力端子３４０１の電圧を容量などで
平滑化し、制御入力端子１４に電圧を供給する。ｎ-チ
ャンネルトランジスタ３４３１は、電流源と抵抗素子の
並列でモデル近似でき、電流量が少ない程抵抗は大きく
なり、クリティカルパス回路３４０と電流源であるｎ-
チャンネルトランジスタ３４３１の接続点３４３２の電
圧値は上がる。この接続点３４３２の電圧値は、論理回
路１７の必要最上限の電圧値と等価である。フィルター
部４７では、バイアス電圧発生回路３４３の出力端子３
４０２の電圧を容量などで平滑化し、制御入力端子１５
に電圧を供給する。
【００６０】以上、本実施の形態５は、ＶＣＯ回路のバ
イアス電圧発生回路３４３の出力端子３４０１，３４０
２を論理装置１の制御電圧端子に接続することにより論
理装置１の論理回路１７は、周波数，プロセス，温度に
応じた最適な電圧となる。その結果、論理装置１の電流
は、入力クロック周波数に応じた電流量となり、論理装
置１の入力クロック２の周波数が低くなれば、論理装置
の電流量も減少する。よって、論理装置の低消費電力化
が可能になる。
イアス電圧発生回路３４３の出力端子３４０１，３４０
２を論理装置１の制御電圧端子に接続することにより論
理装置１の論理回路１７は、周波数，プロセス，温度に
応じた最適な電圧となる。その結果、論理装置１の電流
は、入力クロック周波数に応じた電流量となり、論理装
置１の入力クロック２の周波数が低くなれば、論理装置
の電流量も減少する。よって、論理装置の低消費電力化
が可能になる。
【００６１】尚、バイアス電圧発生回路３４３で示した
回路はある一例であり、基本的には、トランジスタ３４
４１に流れる電流と比例した電流がクリティカルパス回
路３４０に流れる回路構成であればよい。
回路はある一例であり、基本的には、トランジスタ３４
４１に流れる電流と比例した電流がクリティカルパス回
路３４０に流れる回路構成であればよい。
【００６２】また、ＶＣО回路３４のクリティカルパス
回路３４０は、論理装置の品種に応じたクリティカルパ
ス回路構成に容易に変更可能なＡＳＩＣ回路で構成され
ていてもよい。このＡＳＩＣ回路が、ＲＯＭなどと同様
にプロセス工程で１枚のマスクで変更可能になることに
より、開発期間の短縮となる。
回路３４０は、論理装置の品種に応じたクリティカルパ
ス回路構成に容易に変更可能なＡＳＩＣ回路で構成され
ていてもよい。このＡＳＩＣ回路が、ＲＯＭなどと同様
にプロセス工程で１枚のマスクで変更可能になることに
より、開発期間の短縮となる。
【００６３】(実施の形態６)図１８は本発明の実施の形
態６における低電圧供給装置を含む論理装置の構成を示
すブロック図であり、前記図１５と同じである。ただ
し、論理装置１の構成が前記図１６と異なる。即ち、図
１９は図１８の論理装置１の内部回路図であり、ｐ-チ
ャンネルトランジスタ１６のゲートは、制御入力端子１
４に接続され、ソースは、電源端子１２に接続され、ド
レインは、論理回路１７を構成するｐ-チャンネルトラ
ンジスタのソースに接続されている。論理回路１７を構
成するｐ-チャンネルトランジスタの基盤は、電源端子
に接続されている。ｎ-チャンネルトランジスタ１８の
ゲートは、制御入力端子１５に接続され、ソースは、接
地端子に接続され、ドレインは、論理回路１９を構成す
るｎ-チャンネルトランジスタのソースに接続されてい
る。論理回路１９を構成するｎ-チャンネルトランジス
タの基盤は、接地端子に接続されている。
態６における低電圧供給装置を含む論理装置の構成を示
すブロック図であり、前記図１５と同じである。ただ
し、論理装置１の構成が前記図１６と異なる。即ち、図
１９は図１８の論理装置１の内部回路図であり、ｐ-チ
ャンネルトランジスタ１６のゲートは、制御入力端子１
４に接続され、ソースは、電源端子１２に接続され、ド
レインは、論理回路１７を構成するｐ-チャンネルトラ
ンジスタのソースに接続されている。論理回路１７を構
成するｐ-チャンネルトランジスタの基盤は、電源端子
に接続されている。ｎ-チャンネルトランジスタ１８の
ゲートは、制御入力端子１５に接続され、ソースは、接
地端子に接続され、ドレインは、論理回路１９を構成す
るｎ-チャンネルトランジスタのソースに接続されてい
る。論理回路１９を構成するｎ-チャンネルトランジス
タの基盤は、接地端子に接続されている。
【００６４】図２０は、図１５のＶＣＯ回路３４の回路
例であり、図１９の論理回路１７のクリティカルパス回
路３４０をループ構成にし、論理回路１７のクリティカ
ルパス回路を構成するｐ-チャンネルトランジスタのソ
ースは、ｐ-チャンネルトランジスタ３４４１のドレイ
ンに接続され、クリティカルパス回路を構成するｐ-チ
ャンネルトランジスタの基盤とｐ-チャンネルトランジ
スタ３４４１のソースと基盤は、定電圧源に接続されて
いる。
例であり、図１９の論理回路１７のクリティカルパス回
路３４０をループ構成にし、論理回路１７のクリティカ
ルパス回路を構成するｐ-チャンネルトランジスタのソ
ースは、ｐ-チャンネルトランジスタ３４４１のドレイ
ンに接続され、クリティカルパス回路を構成するｐ-チ
ャンネルトランジスタの基盤とｐ-チャンネルトランジ
スタ３４４１のソースと基盤は、定電圧源に接続されて
いる。
【００６５】ｐ-チャンネルトランジスタ３４４１のゲ
ートは、ＶＣＯ入力端子３４１に対応した電流をｐ-チ
ャンネルトランジスタ３４４１に供給する電圧を生成す
るバイアス電圧発生回路３４３の出力端子３４０１に接
続されており、論理回路１７のクリティカルパス回路３
４０を構成するｎ-チャンネルトランジスタのソース
は、ｎ-チャンネルトランジスタ３４３１のドレインに
接続され、クリティカルパス回路３４０を構成するｎ-
チャンネルトランジスタの基盤とｐ-チャンネルトラン
ジスタ３４３１のソースと基盤は、接地されている。
ートは、ＶＣＯ入力端子３４１に対応した電流をｐ-チ
ャンネルトランジスタ３４４１に供給する電圧を生成す
るバイアス電圧発生回路３４３の出力端子３４０１に接
続されており、論理回路１７のクリティカルパス回路３
４０を構成するｎ-チャンネルトランジスタのソース
は、ｎ-チャンネルトランジスタ３４３１のドレインに
接続され、クリティカルパス回路３４０を構成するｎ-
チャンネルトランジスタの基盤とｐ-チャンネルトラン
ジスタ３４３１のソースと基盤は、接地されている。
【００６６】ｎ-チャンネルトランジスタ３４３１のゲ
ートは、ＶＣＯ入力端子３４１に対応した電流をｎ-チ
ャンネルトランジスタ３４３１に供給する電圧を生成す
るバイアス電圧発生回路３４３の出力端子３４０２に接
続されている。
ートは、ＶＣＯ入力端子３４１に対応した電流をｎ-チ
ャンネルトランジスタ３４３１に供給する電圧を生成す
るバイアス電圧発生回路３４３の出力端子３４０２に接
続されている。
【００６７】図１８，１９，２０を用いて、本発明の実
施の形態６を説明する。ｐ-チャンネルトランジスタ３
４４１は、電流源と抵抗素子の並列でモデル近似でき、
電流量が少ない程抵抗は大きくなり、クリティカルパス
回路３４０を構成するｐ-チャンネルトランジスタのソ
ースと電流源であるｐ-チャンネルトランジスタ３４４
１の接続点３４４２の電圧値は下がる。この接続点３４
４２の電圧値は、論理回路１７の必要最低限の電圧値と
等価である。フィルター部４では、バイアス電圧発生回
路３４３の出力端子３４０１の電圧を容量などで平滑化
し、制御入力端子１４に電圧を供給する。ｎ-チャンネ
ルトランジスタ３４３１は、電流源と抵抗素子の並列で
モデル近似でき、電流量が少ない程抵抗は大きくなり、
クリティカルパス回路３４０を構成するｎ-チャンネル
トランジスタのソースと電流源であるｐ-チャンネルト
ランジスタ３４３１の接続点３４３２の電圧値は上が
る。この接続点３４３２の電圧値は、論理回路１７の必
要最上限の電圧値と等価である。フィルター部４７で
は、バイアス電圧発生回路３４３の出力端子３４０２の
電圧を容量などで平滑化し、制御入力端子１５に電圧を
供給する。
施の形態６を説明する。ｐ-チャンネルトランジスタ３
４４１は、電流源と抵抗素子の並列でモデル近似でき、
電流量が少ない程抵抗は大きくなり、クリティカルパス
回路３４０を構成するｐ-チャンネルトランジスタのソ
ースと電流源であるｐ-チャンネルトランジスタ３４４
１の接続点３４４２の電圧値は下がる。この接続点３４
４２の電圧値は、論理回路１７の必要最低限の電圧値と
等価である。フィルター部４では、バイアス電圧発生回
路３４３の出力端子３４０１の電圧を容量などで平滑化
し、制御入力端子１４に電圧を供給する。ｎ-チャンネ
ルトランジスタ３４３１は、電流源と抵抗素子の並列で
モデル近似でき、電流量が少ない程抵抗は大きくなり、
クリティカルパス回路３４０を構成するｎ-チャンネル
トランジスタのソースと電流源であるｐ-チャンネルト
ランジスタ３４３１の接続点３４３２の電圧値は上が
る。この接続点３４３２の電圧値は、論理回路１７の必
要最上限の電圧値と等価である。フィルター部４７で
は、バイアス電圧発生回路３４３の出力端子３４０２の
電圧を容量などで平滑化し、制御入力端子１５に電圧を
供給する。
【００６８】以上、述べたように、ＶＣＯ回路のバイア
ス電圧発生回路３４３の出力端子３４０１，３４０２を
論理装置１の制御電圧端子３４５，３４６に伝達するこ
とにより論理装置１の論理回路１７のトランジスタのソ
ースは、周波数，プロセス，温度に応じた最適な電圧と
なる。ｎ-チャンネルトランジスタは、ソース電圧より
基盤電圧が低くなれば、ドレインソース間を流れる電流
は減少する。ｐ-チャンネルはその逆である。その結
果、論理装置１の電流は、入力クロック周波数に応じた
電流量となり、論理装置の入力クロック２の周波数が低
くなれば、論理装置の電流量も減少する。よって、論理
装置の低消費電力化が可能になる。
ス電圧発生回路３４３の出力端子３４０１，３４０２を
論理装置１の制御電圧端子３４５，３４６に伝達するこ
とにより論理装置１の論理回路１７のトランジスタのソ
ースは、周波数，プロセス，温度に応じた最適な電圧と
なる。ｎ-チャンネルトランジスタは、ソース電圧より
基盤電圧が低くなれば、ドレインソース間を流れる電流
は減少する。ｐ-チャンネルはその逆である。その結
果、論理装置１の電流は、入力クロック周波数に応じた
電流量となり、論理装置の入力クロック２の周波数が低
くなれば、論理装置の電流量も減少する。よって、論理
装置の低消費電力化が可能になる。
【００６９】尚、バイアス電圧発生回路３４３で示した
回路はある一例であり、基本的には、トランジスタ３４
４１に流れる電流と比例した電流がクリティカルパス回
路３４０に流れる回路構成であればよい。
回路はある一例であり、基本的には、トランジスタ３４
４１に流れる電流と比例した電流がクリティカルパス回
路３４０に流れる回路構成であればよい。
【００７０】また、ＶＣО回路３４のクリティカルパス
回路３４０は、論理装置の品種に応じたクリティカルパ
ス回路構成を容易に変更可能なＡＳＩＣ回路で構成され
ていてもよい。このＡＳＩＣ回路が、ＲＯＭなどと同様
にプロセス工程で１枚のマスクで変更可能になることに
より、開発期間の短縮となる。
回路３４０は、論理装置の品種に応じたクリティカルパ
ス回路構成を容易に変更可能なＡＳＩＣ回路で構成され
ていてもよい。このＡＳＩＣ回路が、ＲＯＭなどと同様
にプロセス工程で１枚のマスクで変更可能になることに
より、開発期間の短縮となる。
【００７１】
【発明の効果】以上説明したように、本発明は、マイク
ロプロッセッサ，デジタルシグナルプロセッサ，メモリ
などの低電圧供給装置を含む論理装置において、ＰＬＬ
回路にはＶＣО回路を内蔵し、ＶＣО回路の入力電圧ま
たは、ＶＣО回路内の電圧をモニターすることにより低
電圧供給装置を含む論理装置の電源電圧を決定するもの
である。これにより小面積で低電圧供給装置を含む論理
装置の低消費電力化が可能となる。
ロプロッセッサ，デジタルシグナルプロセッサ，メモリ
などの低電圧供給装置を含む論理装置において、ＰＬＬ
回路にはＶＣО回路を内蔵し、ＶＣО回路の入力電圧ま
たは、ＶＣО回路内の電圧をモニターすることにより低
電圧供給装置を含む論理装置の電源電圧を決定するもの
である。これにより小面積で低電圧供給装置を含む論理
装置の低消費電力化が可能となる。
【図１】本発明の実施の形態１における低電圧供給装置
を含む論理装置の構成を示すブロック図
を含む論理装置の構成を示すブロック図
【図２】図１のＶＣО回路の詳細回路図
【図３】図１の（数１）に関するＶＣО回路の入力電圧
と出力周波数の関係を示すグラフ
と出力周波数の関係を示すグラフ
【図４】図１の（数２）に関する論理装置の電源電圧と
周波数の関係を示すグラフ
周波数の関係を示すグラフ
【図５】図１の（数３）に関するＶＣО回路の入力電圧
と周波数の関係を示すグラフ
と周波数の関係を示すグラフ
【図６】図１の（数４）に関する論理回路の電源電圧と
周波数の関係を示すグラフ
周波数の関係を示すグラフ
【図７】図１の電源装置の参照電圧と供給電圧の関係を
示すグラフ
示すグラフ
【図８】図１のフィルター部の回路図
【図９】図１のフィルター部の入力電圧と出力電圧の関
係を示すグラフ
係を示すグラフ
【図１０】本発明の実施の形態２における低電圧供給装
置を含む論理装置の構成を示すブロック図
置を含む論理装置の構成を示すブロック図
【図１１】図１０のＶＣО回路の詳細回路図
【図１２】図１０のＶＣО回路の内部電圧と論理装置１
の供給電圧の関係を示すグラフ
の供給電圧の関係を示すグラフ
【図１３】本発明の実施の形態３における低電圧供給装
置を含む論理装置の構成を示すブロック図
置を含む論理装置の構成を示すブロック図
【図１４】本発明の実施の形態４における低電圧供給装
置を含む論理装置の構成を示すブロック図
置を含む論理装置の構成を示すブロック図
【図１５】本発明の実施の形態５における低電圧供給装
置を含む論理装置の構成を示すブロック図
置を含む論理装置の構成を示すブロック図
【図１６】図１５の論理装置の内部回路図
【図１７】図１５のＶＣО回路
【図１８】本発明の実施の形態６における論理装置の構
成を示すブロック図
成を示すブロック図
【図１９】図１８の論理装置の内部回路図
【図２０】図１８のＶＣＯの詳細回路図
１ 低電圧供給装置を含む論理装置 ２ 入力クロック ３ ＰＬＬ回路 ４，４７ フィルター部 ５ 電源装置 ６ 外部電源
Claims (13)
- 【請求項１】 参照電圧で所定の電圧値を供給する電源
装置と、クロックで動作する論理装置と、前記クロック
を基準クロックとするＰＬＬ回路を具備し、前記ＰＬＬ
回路におけるＶＣО回路の印加電圧端子が前記電源装置
の参照電圧端子に接続され、前記電源装置の出力が前記
論理装置の電源端子に接続され、前記ＰＬＬ回路と前記
電源装置で前記クロック周波数で前記論理装置が動作す
る最低電圧以上を生成し、前記論理装置の電源端子に供
給することを特徴とする低電圧供給装置を含む論理装
置。 - 【請求項２】 前記ＶＣＯ回路は、前記論理装置内に有
することを特徴とする請求項１記載の低電圧供給装置を
含む論理装置。 - 【請求項３】 参照電圧で所定の電圧値を供給する電源
装置と、クロックで動作する論理装置と、前記クロック
を基準クロックとするＰＬＬ回路と、フィルターを具備
し、前記ＰＬＬ回路におけるＶＣО回路の印加電圧端子
が前記フィルターに接続され、前記フィルターの出力が
電源装置の参照電圧端子に接続され、前記電源装置の出
力が前記論理装置の電源に接続され、前記ＰＬＬ回路に
おけるＶＣО回路の印加電圧端子の電圧値を前記フィル
ターで成形し、前記参照電圧と前記電源装置で前記クロ
ック周波数で前記論理装置が動作する最低電圧以上を生
成し、前記論理装置の電源端子に供給することを特徴と
する低電圧供給装置を含む論理装置。 - 【請求項４】 参照電圧で所定の電圧値を供給する電源
装置と、クロックで動作する論理装置と、前記クロック
を基準クロックとするＰＬＬ回路と、フィルターを具備
し、前記ＰＬＬ回路におけるＶＣО回路の内部電圧端子
が前記フィルターに接続され、前記フィルターの出力が
電源装置の参照電圧端子に接続され、前記電源装置の出
力が前記論理装置の電源に接続され、前記ＰＬＬ回路に
おけるＶＣОの内部電圧端子の電圧値を前記フィルター
で成形し、前記参照電圧と前記電源装置で前記クロック
周波数で前記論理装置が動作する最低電圧以上を生成
し、前記論理装置の電源端子に供給することを特徴とす
る低電圧供給装置を含む論理装置。 - 【請求項５】 前記ＶＣО回路は当該ＶＣО回路の印加
電圧に対応する電流量をもつ電流源と、前記電流源に接
続された前記論理装置のクリティカルパスのループで構
成され、前記ＶＣО回路の内部電圧端子が、当該ＶＣО
回路の印加電圧に対応する電流量をもつ電流源と、前記
電流源に接続された前記論理回路のクリティカルパスの
ループの接続点であることを特徴とする請求項４記載の
低電圧供給装置を含む論理装置。 - 【請求項６】 前記論理回路のクリティカルパスのルー
プ回路が、当該論理装置の品種に応じたクリティカルパ
スのループ回路で構成されていることを特徴とする請求
項５記載の低電圧供給装置を含む論理装置。 - 【請求項７】 前記論理回路のクリティカルパスのルー
プ回路が正帰還のとき、クリティカルパスの最尾段にイ
ンバータを追加し、負帰還のループ回路で構成されてい
ることを特徴とする請求項５記載の低電圧供給装置を含
む論理装置。 - 【請求項８】 固定電源装置と、参照電圧で所定の電圧
値を供給する電源装置と、クロックで動作する論理装置
と、前記クロックを基準クロックとするＰＬＬ回路と、
前記ＰＬＬ回路がアンロック時イネーブル信号を出力す
るアンロック検出器と、フィルターと、２入力１出力の
アナログスイッチを具備し、前記ＰＬＬ回路におけるＶ
ＣО回路の印加電圧端子が前記アナログスイッチの入力
の一方に接続され、前記アナログスイッチのもう一方の
入力が前記固定電源装置に接続され、前記アナログスイ
ッチの出力が、前記フィルターに接続され、前記フィル
ターの出力が電源装置の参照電圧に接続され、前記電源
装置の出力が前記論理装置の電源端子に接続され、前記
アンロック検出器の出力が前記アナログスイッチの制御
端子に接続され、前記ＰＬＬ回路がアンロック時、前記
アナログスイッチは前記固定電源装置の電圧値を出力
し、前記フィルターと前記電源装置で前記論理装置の電
源端子に供給し、前記ＰＬＬ回路がロック時、前記アナ
ログスイッチは前記ＰＬＬ回路におけるＶＣО回路の印
加電圧端子の電圧を出力し、前記フィルターと前記電源
装置で前記クロック周波数で前記論理装置が動作する最
低電圧以上を生成し、前記論理装置の電源端子に供給す
ることを特徴とする低電圧供給装置を含む論理装置。 - 【請求項９】 参照電圧で所定の電圧値を供給する電源
装置と、入力クロックの逓倍で動作する論理装置と、前
記入力クロックを基準クロックとし前記論理装置に前記
入力クロックの逓倍のクロックを前記論理装置に供給す
るＰＬＬ回路を具備し、前記ＰＬＬ回路におけるのＶＣ
Ｏ回路の印加電圧端子が前記電源装置の参照電圧端子に
接続され、前記電源装置の出力が前記論理装置の電源端
子に接続され、前記ＰＬＬ回路と前記電源装置で前記ク
ロック周波数の逓倍のクロック周波数で前記論理装置が
動作する最低電圧以上を生成し、前記論理装置の電源端
子に供給することを特徴とする低電圧供給装置を含む論
理装置。 - 【請求項１０】 参照電圧で所定の電圧値を供給する電
源装置と、クロックで動作し、半導体で製造された第１
のｐ-チャンネルトランジスタと論理回路を有し、第１
のｐ-チャンネルトランジスタのソースと基盤電位が固
定電圧に固定され、ドレインが論理回路の電源に接続さ
れた論理装置と、前記クロックを基準クロックとするＰ
ＬＬ回路を具備し、前記ＰＬＬ回路におけるのＶＣО回
路の印加電圧端子が前記電源装置の参照電圧端子に接続
され、前記電源装置の出力が前記論理装置の第１のｐ-
チャンネルトランジスタのゲート端子に接続され、前記
ＰＬＬ回路と前記電源装置で前記クロック周波数で前記
論理装置が動作する最低電圧以上を生成し、前記論理装
置の第１のｐ-チャンネルトランジスタのゲート端子に
供給することを特徴とする低電圧供給装置を含む論理装
置。 - 【請求項１１】 参照電圧で所定の電圧値を供給する電
源装置と、クロックで動作し、半導体で製造された第１
のｐ-チャンネルトランジスタと第１のｎ-チャンネルト
ランジスタと論理回路を有し、第１のｐ-チャンネルト
ランジスタのソースと基盤電位が固定電圧に固定され、
ドレインが論理回路の電源に接続され、第１のｎ-チャ
ンネルトランジスタのソースと基盤電位が接地され、ド
レインが論理回路の接地に接続された論理装置と、前記
クロックを基準クロックとするＰＬＬ回路を具備し、前
記ＰＬＬ回路におけるＶＣО回路の内部電圧端子が前記
電源装置の参照電圧端子に接続され、前記電源装置の出
力が前記論理装置の前記論理装置の第１のｐ-チャンネ
ルトランジスタのゲート端子に接続され、前記ＰＬＬ回
路と前記電源装置で前記クロック周波数で前記論理装置
が動作する最低電圧以上を生成し、前記論理装置の第１
のｐ-チャンネルトランジスタのゲート端子に供給する
ことを特徴とする低電圧供給装置を含む論理装置。 - 【請求項１２】 クロックで動作する論理装置における
当該クロックの位相差と周波数が同じである第２のクロ
ックを生成するまでに電圧値を周波数に変換する過程を
含み、前記電圧値を用いて前記論理装置に前記クロック
周波数で前記論理装置が動作する最低の電圧以上を供給
することを特徴とする論理装置への電圧供給方法。 - 【請求項１３】 クロックで動作する論理装置における
クロックの位相差と周波数が同じである第２のクロック
を生成するまでの時間、前記論理装置に前記クロック周
波数で前記論理装置が動作する電圧を供給することを特
徴とする請求項１２記載の論理装置への電圧供給方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16874198A JP3491254B2 (ja) | 1998-06-16 | 1998-06-16 | 低電圧供給装置を含む論理装置及び論理装置への電圧供給方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16874198A JP3491254B2 (ja) | 1998-06-16 | 1998-06-16 | 低電圧供給装置を含む論理装置及び論理装置への電圧供給方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003234A true JP2000003234A (ja) | 2000-01-07 |
| JP3491254B2 JP3491254B2 (ja) | 2004-01-26 |
Family
ID=15873563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16874198A Expired - Fee Related JP3491254B2 (ja) | 1998-06-16 | 1998-06-16 | 低電圧供給装置を含む論理装置及び論理装置への電圧供給方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3491254B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005216136A (ja) * | 2004-01-30 | 2005-08-11 | Seiko Epson Corp | 非同期プロセッサ、電気光学装置、及び電子機器 |
| JP2009182911A (ja) * | 2008-02-01 | 2009-08-13 | Alaxala Networks Corp | 周波数および電圧制御回路、電子機器およびネットワーク装置 |
-
1998
- 1998-06-16 JP JP16874198A patent/JP3491254B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005216136A (ja) * | 2004-01-30 | 2005-08-11 | Seiko Epson Corp | 非同期プロセッサ、電気光学装置、及び電子機器 |
| JP4524566B2 (ja) * | 2004-01-30 | 2010-08-18 | セイコーエプソン株式会社 | 非同期プロセッサ、電気光学装置、及び電子機器 |
| JP2009182911A (ja) * | 2008-02-01 | 2009-08-13 | Alaxala Networks Corp | 周波数および電圧制御回路、電子機器およびネットワーク装置 |
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| Publication number | Publication date |
|---|---|
| JP3491254B2 (ja) | 2004-01-26 |
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