JP2005216136A - 非同期プロセッサ、電気光学装置、及び電子機器 - Google Patents

Abstract

【課題】 プロセッサの各動作点での設計検証の手間を省略するとともに、動作点間の移動を安全に行うことのできる非同期プロセッサを提案する。
【解決手段】 本発明の非同期プロセッサ（１０）は、電源電圧Ｖddの供給を受けて動作する非同期プロセッサ・コア（１１）と、非同期プロセッサ・コア（１１）の処理負荷に応じて電源電圧Ｖddを調整する電源電圧調整手段（１３）を備える。非同期プロセッサ・コア（１１）はグローバル・クロックを不要とし、最小機能回路の自律的又は他律的な分散制御で動作するため、全ての素子と配線における最悪条件下のディレイを前提にした全動作点におけるタイミング設計と動作検証を行う必要がない。従って、動作点が増えれば増える程、設計検証の手間が増大するという問題を解決できる。
【選択図】 図１

Description

本発明は非同期プロセッサに関し、特に、処理負荷に応じて非同期プロセッサの動作電圧及び動作周波数を自動調整するための改良技術に関する。

近年、米国Transmeta社のCrusoeプロセッサ等に見られるように、電圧スケーリング技術と動作周波数の自動調整によってプロセッサの省電力化を実現する研究が盛んに行われている。Crusoeプロセッサは4-issue 128-bit VLIW(Very Long Instruction Word)エンジンをベースにCode Morphine Softwareとコンパイラ技術を融合して最大限度の性能を引き出しながらも、動作時のソフトウエア負荷に応じて動作電圧と動作周波数を動的に変化させるソフトウエアとハードウエアの複合技術によって低消費電力を実現している。Crusoe Model TM5800-733-1.0のコアにはソフトウエア負荷に応じて｛３３３ＭＨｚ，０．９０Ｖ｝，｛４００ＭＨｚ，１．０５Ｖ｝，｛５３３ＭＨＺ，１．１５Ｖ｝，｛６６７ＭＨｚ，１．２５Ｖ｝，｛７３３ＭＨｚ，１．３０Ｖ｝の５つの動作点の中から最適の動作点を選択する機構が組み込まれている。消費電力は電圧の２乗と動作周波数に線形であるので、上記５つの動作点での消費電力は｛７３３ＭＨｚ，１．３０Ｖ｝での消費電力を１００％としたとき、２１．８％，３５．６％，５６．９％，８４．１％、１００％となる。Crusoeプロセッサはこの消費電力機能と温度管理機能によって低消費電力かつ高速動作を共に実現している。
CrusoeTM Processor Product Brief (Feb.6,2003)

しかし、Crusoeプロセッサと同様に従来の省電力型プロセッサの多くはクロック信号によって駆動される同期プロセッサであって、全ての素子と配線における最悪条件下のディレイを前提に離散的な動作点の全てにおいてタイミング設計され、検証されている必要がある。このため、動作点が増加する程、設計検証の手間が増大するという問題がある。更に、同期プロセッサを用いたシステムの設計においては、定格の動作点とは異なる動作電圧及び動作周波数の組み合わせでの動作を避ける必要があるだけでなく、ある動作点から他の動作点への移動においても保証安全域から外れないように留意する必要がある。システムの設計において上記５つの動作点近傍で一定の精度で動作する電圧源とクロック発信器を設計し、かつ安全な動作点間の移動を制御する機構を組み込むことは容易ではない。

そこで、本発明はこのような問題を解決し、プロセッサの各動作点での設計検証の手間を省略するとともに、動作点間の移動を安全に行うことのできる非同期プロセッサ、電気光学装置、及び電子機器を提案することを課題とする。

上記の課題を解決するため、本発明の非同期プロセッサは、電源電圧の供給を受けて動作する非同期プロセッサ・コアと、非同期プロセッサ・コアの処理負荷に応じて電源電圧を調整する電源電圧調整手段を備える。非同期プロセッサ・コアはグローバル・クロックを不要とし、最小機能回路の自律的又は他律的な分散制御で動作するため、全ての素子と配線における最悪条件下のディレイを前提にした全動作点におけるタイミング設計と動作検証を行う必要がない。従って、動作点が増えれば増える程、設計検証の手間が増大するという問題を解決できる。

本発明の非同期プロセッサは、同期回路と非同期プロセッサとのインターフェース制御を行う同期・非同期インターフェース回路と、非同期プロセッサ・コアの処理負荷に応じて同期回路のクロック周波数を調整する周波数調整手段を更に備えるのが望ましい。電圧スケーリングによる省電力化に加えて周波数スケーリングによる省電力化を実現できる。

本発明の非同期プロセッサは、電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、非同期プロセッサ・コアから出力されるデジタル値をアナログ制御電圧に変換して電圧制御電源に供給するＤ／Ａ変換器と、処理負荷に対応した電源電圧が非同期プロセッサ・コアに供給されるように上記デジタル値を補正する補正手段を備える。処理負荷に応じた電源電圧が非同期プロセッサ・コアに供給されるようにデジタル値を補正することで、精度の高い電源電圧制御を可能にできる。

本発明の非同期プロセッサは、電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、非同期プロセッサ・コアから出力されるデジタル値をアナログ電圧に変換するＤ／Ａ変換器と、Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、電圧制御電源から出力される電圧によって発信制御される第二電圧制御発信器と、処理負荷に対応した電源電圧が非同期プロセッサ・コアに供給されるようにデジタル値を補正する補正手段を備える。ここで、第一電圧制御発信器の出力信号と第二電圧制御発信器の出力信号は両者の位相差が一定となるように電圧制御電源の制御電圧を生成する制御電圧生成手段に入力される。非同期プロセッサ・コアに供給される電源電圧を閉ループ制御によって電源電圧制御することで、電源電圧の変動を効果的に抑制できる。

本発明の非同期プロセッサは、電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、非同期プロセッサ・コアから出力されるデジタル値をアナログ電圧に変換するＤ／Ａ変換器と、Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、電圧制御電源から出力される電源電圧によって発信制御される第二電圧制御発信器と、第一電圧制御発信器の出力信号と第二電圧制御発信器の出力信号との位相差が一定となるように電圧制御電源の制御電圧を生成する制御電圧生成手段と、処理負荷に対応した電源電圧が非同期プロセッサ・コアに供給されるようにデジタル値を補正する補正手段を備える。かかる構成により、補正手段は非同期プロセッサ内に含まれるＤ／Ａ変換器、第一電圧制御発信器、及び第二制御発信器の入出力特性等を予めキャラクタライズしておくことで、処理負荷に応じた電源電圧が非同期プロセッサ・コアに供給されるようデジタル値を適正に補正できる。

本発明の非同期プロセッサは、電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、同期回路と非同期プロセッサ・コアとのインターフェース制御を行う同期・非同期インターフェース回路と、非同期プロセッサ・コアから出力されるデジタル値をアナログ電圧に変換するＤ／Ａ変換器と、Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、電圧制御電源から出力される電圧によって発信制御される第二電圧制御発信器と、処理負荷に対応した電源電圧が非同期プロセッサ・コアに供給されるように上記デジタル値を補正する補正手段を備える。ここで、第一電圧制御発信器の出力信号と第二電圧制御発信器の出力信号は両者の位相差が一定となるように電圧制御電源の制御電圧を生成する制御電圧生成手段に入力される。非同期プロセッサ・コアに供給される電源電圧を閉ループ制御によって電源電圧制御することで、電源電圧の変動を効果的に抑制できる。

本発明の非同期プロセッサは、電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、同期回路と非同期プロセッサ・コアとのインターフェース制御を行う同期・非同期インターフェース回路と、非同期プロセッサ・コアから出力されるデジタル値をアナログ電圧に変換するＤ／Ａ変換器と、Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、電圧制御電源から出力される電源電圧によって発信制御される第二電圧制御発信器と、第一電圧制御発信器の出力信号と第二電圧制御発信器の出力信号との位相差が一定となるように電圧制御電源の制御電圧を生成する制御電圧生成手段と、処理負荷に対応した電源電圧が非同期プロセッサ・コアに供給されるように上記デジタル値を補正する補正手段を備える。補正手段は第一電圧制御発信器の入出力特性等を予めキャラクタライズしておくことで、処理負荷に応じた電源電圧が非同期プロセッサ・コアに供給されるようデジタル値を適正に補正できる。

本発明の非同期プロセッサは、電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、同期回路と非同期プロセッサ・コアとのインターフェース制御を行う同期・非同期インターフェース回路と、非同期プロセッサ・コアから出力される第一デジタル値をアナログ電圧に変換する第一Ｄ／Ａ変換器と、第一Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、電圧制御電源から出力される電源電圧によって発信制御される第二電圧制御発信器と、処理負荷に対応した電源電圧が非同期プロセッサ・コアに供給されるように第一デジタル値を補正する第一補正手段と、非同期プロセッサ・コアから出力される第二デジタル値をアナログ電圧に変換する第二Ｄ／Ａ変換器と、第二Ｄ／Ａ変換器から出力されるアナログ電圧によって同期回路のクロック周波数を発信制御する第三電圧制御発信器と、処理負荷に対応したクロック周波数が同期・非同期インターフェース回路に供給されるように第二デジタル値を補正する第二補正手段を備える。ここで、第一電圧制御発信器の出力信号と第二電圧制御発信器の出力信号は両者の位相差が一定となるように電圧制御電源の制御電圧を生成する制御電圧生成手段に入力される。電源電圧の自動調整による電圧スケーリングだけでなく、クロック周波数の自動調整により、同期回路と接続する非同期プロセッサの省電力化を実現できる。

本発明の非同期プロセッサは、電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、同期回路と非同期プロセッサ・コアとのインターフェース制御を行う同期・非同期インターフェース回路と、非同期プロセッサ・コアから出力される第一デジタル値をアナログ電圧に変換する第一Ｄ／Ａ変換器と、第一Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、電圧制御電源から出力される電源電圧によって発信制御される第二電圧制御発信器と、第一電圧制御発信器の出力信号と第二電圧制御発信器の出力信号との位相差が一定となるように電圧制御電源の制御電圧を生成する制御電圧生成手段と、処理負荷に対応した電源電圧が非同期プロセッサ・コアに供給されるように第一デジタル値を補正する第一補正手段と、非同期プロセッサ・コアから出力される第二デジタル値をアナログ電圧に変換する第二Ｄ／Ａ変換器と、第二Ｄ／Ａ変換器から出力されるアナログ電圧によって同期回路のクロック周波数を発信制御する第三電圧制御発信器と、処理負荷に対応したクロック周波数が同期・非同期インターフェース回路に供給されるように第二デジタル値を補正する第二補正手段を備える。かかる構成により、第一補正手段は非同期プロセッサ内に含まれる第一Ｄ／Ａ変換器、第一電圧制御発信器、及び第二制御発信器の入出力特性等を予めキャラクタライズしておくことで、処理負荷に応じた電源電圧が非同期プロセッサ・コアに供給されるように第一デジタル値を適正に補正することができる。また、第二補正手段は非同期プロセッサ内に含まれる第二第二Ｄ／Ａ変換器、及び第三電圧制御発信器の入出力特性等を予めキャラクタライズしておくことで、処理負荷に応じたクロック周波数が同期・非同期インターフェース回路に供給されるよう第二デジタル値を適正に補正することができる。

本発明の非同期プロセッサにおいて、非同期プロセッサ・コアは動作点が安全動作範囲から外れないように第一デジタル値と第二デジタル値の変更値及び変更順序を定めるのが望ましい。非同期プロセッサ・コアの安全動作範囲を予めキャラクタライズされて非同期プロセッサ内に内蔵しておくことで、動作点間の移動をスムーズかつ安全に行うことができる。また、動作点間の安全な移動を制御する機構を非同期プロセッサ内に組み込む必要がないので、設計の工数と期間の大幅に短縮できる。

本発明の電気光学装置は上述した本発明の非同期プロセッサを備える。本発明の電気光学装置によれば、自動電源電圧調整機能による省電力化を実現できる。

本発明の電子機器は上述した本発明の非同期プロセッサを備える。本発明の電子機器によれば、自動電源電圧調整機能による省電力化を実現できる。特に、バッテリ駆動によって動作し、スタンバイ時間の長い電子機器に好適である。

本発明によれば、非同期プロセッサ・コアはグローバル・クロックを不要とし、最小機能回路の自律的又は他律的な分散制御で動作するため、全ての素子と配線における最悪条件下のディレイを前提にした全動作点におけるタイミング設計と動作検証を行う必要がない。従って、動作点が増えれば増える程、設計検証の手間が増大するという問題を解決できる。

［発明の実施形態１］
図１は本発明の第１実施形態に関わる非同期プロセッサの電源供給系統を中心とする構成図である。同図に示すように、非同期プロセッサ１０は、電圧制御電源１５から電源電圧（動作電圧）Ｖddの供給を受けて動作する非同期プロセッサ・コア１１と、非同期プロセッサ・コア１１から出力されるデジタル値Ｄ１をアナログ制御電圧に変換して電圧制御電源１５に供給するＤ／Ａ変換器１３と、Ｄ／Ａ変換器１３から出力されるアナログ制御電圧を直流電圧に平滑化するローパスフィルタ１４と、処理負荷に対応した電源電圧Ｖddが非同期プロセッサ・コア１１に供給されるようにデジタル値Ｄ１を補正する補正手段としてのルックアップテーブル１２を備えて構成されている。非同期プロセッサ・コア１１は非同期バス（図示せず）に接続している。上述した非同期プロセッサ・コア１１、ルックアップテーブル１２、Ｄ／Ａ変換器１３及びローパスフィルタ１４はＬＳＩチップ内に実装されている。

非同期プロセッサ・コア１１はグローバル・クロックを用いないで各々の最小機能回路（プロセス）が自律的に又は他律的に局所的な協調をとりながら分散制御を行うことを目的として設計されたプロセッサ・コアである。この最小機能回路はイベント駆動によって制御され、自律的に動作する必要があると判断した場合と、他律的に動作する必要があると判断した場合にのみ動作する。つまり、各々の最小機能回路は他の最小機能回路とは独立して並列動作が可能であり、他の最小機能回路の処理が完了するまで処理待ちする必要がない。最小機能回路は所望の処理を実行する準備が完了した段階で処理を進めることができる。これに対し、システムの中央制御用のグローバル・クロックを基準に回路動作をすることを目的として設計された回路を「同期回路」と称する。同期プロセッサの性能は動作電圧と動作周波数に依存するが、非同期プロセッサ１０はグローバル・クロックを不要とするので、その性能は動作電圧に依存する。

ソフトウエア７０は非同期プロセッサ・コア１１が処理負荷（ソフトウエア負荷）に応じた所望の性能を発揮する上で必要な電源電圧Ｖddを非同期プロセッサ１１に指定する。非同期プロセッサ・コア１１はソフトウエア７０からの電源電圧Ｖddの指定を受けて、この指定された電源電圧Ｖddが非同期プロセッサ・コア１１に供給されるように所望のデジタル値Ｄ１をＤ／Ａ変換器１３に入力する。Ｄ／Ａ変換器１３から出力されるアナログ制御電圧はローパスフィルタ１４にて高調波成分が抑圧された上で電圧制御電源１５に入力される。電圧制御電源１５は制御電圧に対応した電源電圧Ｖddを非同期プロセッサ・コア１１に供給する。非同期プロセッサ・コア１１はソフトウエア７０の要求に基づいて、自らがＤ／Ａ変換器１３に入力したデジタル値Ｄ１によって、電圧スケーリング則による電力の消費と、処理負荷に応じた所望の性能発揮をコントロールできる。ここで、Ｄ／Ａ変換器１３は電源電圧調整手段として機能する。

尚、Ｄ／Ａ変換器１３に入力されるデジタル値Ｄ１はソフトウエア７０によって指定された電源電圧Ｖddが非同期プロセッサ・コア１１に供給されるように設定されるが、各チップ間の閾値電圧、Ｄ／Ａ変換器１３の入出力特性、電圧制御電源１５の入出力特性等のバラツキにより非同期プロセッサ・コア１１が指定するデジタル値Ｄ１に対して電源電圧Ｖddは一定範囲の誤差を生じる。このような誤差を補正する補正手段として、ルックアップテーブル１２を実装するのが望ましい。このルックアップテーブル１２は非同期プロセッサ・コア１１上でソフトウエア７０を実行したときにＤ／Ａ変換器１３に入力されたデジタル値Ｄ１と、各々のデジタル値Ｄ１に対して非同期プロセッサ・コア１１に供給された電源電圧Vddとをキャラクタライズし、両者の対応表をＲＯＭに書き込んだものである。非同期プロセッサ・コア１１はソフトウエア７０からの電源電圧Ｖddの指定を受けて、ルックアップテーブル１２を参照し、指定された電源電圧Ｖddが非同期プロセッサ・コア１１に供給されるようにデジタル値Ｄ１をソフトウエア的に補正し、電源電圧Ｖddの誤差を補償する。Ｄ／Ａ変換器１３の入出力特性等を反映したルックアップテーブル１２を非同期プロセッサ２０内に予め内蔵しておくことで、デジタル値Ｄ１を適正に補正することができる。

本実施形態によれば、非同期プロセッサ１０を用いることにより、全ての素子と配線における最悪条件下のディレイを前提にした全動作点におけるタイミング設計（ワーストケース設計）と動作検証を行う必要がない。従って、動作点が増えれば増える程、設計検証の手間が増大するという問題を解決できる。

［発明の実施形態２］
図２は本発明の第２実施形態に関わる非同期プロセッサの電源供給系統を中心とする構成図である。同図に示すように、非同期プロセッサ２０は、電圧制御電源３４から電源電圧Ｖddの供給を受けて動作する非同期プロセッサ・コア２１と、非同期プロセッサ・コア２１から出力されるデジタル値Ｄ１をアナログ電圧に変換するＤ／Ａ変換器２３と、Ｄ／Ａ変換器２３から出力されるアナログ電圧によって発信制御される電圧制御発信器２４と、処理負荷に対応した電源電圧Ｖddが非同期プロセッサ・コア２１に供給されるようにデジタル値Ｄ１を補正する補正手段としてのルックアップテーブル２２と、電圧制御電源３４から出力される電源電圧Ｖddによって発信制御される電圧制御発信器２５を備えて構成されている。非同期プロセッサ・コア２１は非同期バス（図示せず）に接続している。上述した非同期プロセッサ・コア２１、ルックアップテーブル２２、Ｄ／Ａ変換器２３、及び電圧制御発信器２４，２５はＬＳＩチップ内に実装されている。

電圧制御発信器２４から出力されるパルス信号（基準信号ｆｐ）と、電圧制御発信器２５から出力されるパルス信号（比較信号ｆｒ）は制御電圧生成手段３０に入力される。制御電圧生成手段３０は基準信号ｆｐと比較信号ｆｒとの位相差が一定となるように電圧制御電源３４の制御電圧を生成するための手段であり、位相比較器３１、チャージポンプ３２、及びローパスフィルタ３３から構成される。位相比較器３１は基準信号ｆｐと比較信号ｆｒとの立ち上がり位相を比較し、基準信号ｆｐの立ち上がりが進角の場合は位相差に対応したパルス幅の進み位相差パルスｐｕを出力し、基準信号ｆｐの立ち上がりが遅角の場合は位相差に対応したパルス幅の遅れ位相差パルスｐｄを出力する。チャージポンプ３２は進み位相差パルスｐｕに応じてチャージアップし、遅れ位相差パルスｐｄに応じてディスチャージする。チャージポンプ３２の出力Ｄｏは基準信号ｆｐの立ち上がりが進角の場合はＨレベルの信号を出力し、基準信号ｆｐの立ち上がりが遅角の場合はＬレベルの信号を出力する。基準信号ｆｐと比較信号ｆｒの位相差がゼロの場合は、出力Ｄｏはハイ・インピーダンスになる。出力Ｄｏはローパスフィルタによって直流電圧に平滑化されて電圧制御電源３４の制御電圧となる。電圧制御発信器２５は進み位相差パルスｐｕの出力に対応して比較信号ｆｒの位相が進み、又は遅れ位相差パルスｐｄの出力に対応して比較信号ｆｒの位相が遅れるように電圧制御電源３４から供給される電源電圧Ｖddによって発信制御される。上述した位相比較器３１、チャージポンプ３２、ローパスフィルタ３３、電圧制御電源３４、及び電圧制御発信器２５から成る閉ループによって位相同期回路が構成されている。また、Ｄ／Ａ変換器２３、電圧制御発信器２４，２５及び制御電圧生成手段３０は電源電圧調整手段として機能する。

尚、ルックアップテーブル２２、Ｄ／Ａ変換器２３、及び電圧制御発信器２４については、第１実施形態で説明したルックアップテーブル１２、Ｄ／Ａ変換器１３、及び電圧制御発信器１４と同様であるため、これらの説明を省略する。また、非同期プロセッサ２０のＬＳＩチップ内には非同期プロセッサ・コア２１、ルックアップテーブル２２、Ｄ／Ａ変換器２３、電圧制御発信器２４，２５に加えて、更に、制御電圧生成手段３０を含めてもよい。

本実施形態によれば、外乱等の影響で電源電圧Ｖddに変動が生じても、基準信号ｆｐと比較信号ｆｒの位相差がゼロとなるように閉ループ制御によって電源電圧Ｖddの変動を抑制することができるため、外乱等の影響を受けにくい電圧スケーリングが可能となる。

［発明の実施形態３］
図３は本発明の第３実施形態に関わる非同期プロセッサの電源供給系統を中心とする構成図である。同図に示すように、非同期プロセッサ４０は、電圧制御電源５４から電源電圧Ｖddの供給を受けて動作する非同期プロセッサ・コア４１と、同期回路（図示せず）と非同期プロセッサ・コア４１とのインターフェース制御を行う同期・非同期インターフェース回路４２と、非同期プロセッサ・コア４１から出力されるデジタル値Ｄ１をアナログ電圧に変換するＤ／Ａ変換器４４と、Ｄ／Ａ変換器４４から出力されるアナログ電圧によって発信制御される電圧制御発信器４５と、電圧制御電源５４から出力される電源電圧Ｖddによって発信制御される電圧制御発信器４６と、処理負荷に対応した電源電圧Ｖddが非同期プロセッサ・コア４１に供給されるようにデジタル値Ｄ１を補正する補正手段としてのルックアップテーブル４３を備えて構成されている。非同期プロセッサ・コア４１は同期・非同期インターフェース回路４２を介して同期バス（図示せず）と接続している。上述した非同期プロセッサ・コア４１、同期・非同期インターフェース回路４２、ルックアップテーブル４３、Ｄ／Ａ変換器４４、及び電圧制御発信器４５，４６はＬＳＩチップ内に実装されている。

周波数調整手段６０は非同期プロセッサ・コア４１から出力されるデジタル値Ｄ２をアナログ電圧に変換するＤ／Ａ変換器６２と、Ｄ／Ａ変換器６２から出力されるアナログ電圧によってクロック周波数ｆを発信制御する電圧制御発信器６３と、処理負荷に対応したクロック周波数ｆが同期・非同期インターフェース回路４２に供給されるようにデジタル値Ｄ２を補正する補正手段としてのルックアップテーブル６１を備えて構成されている。ルックアップテーブル６１は非同期プロセッサ・コア４１上でソフトウエア７０を実行したときにＤ／Ａ変換器６２に入力されたデジタル値Ｄ２と、各々のデジタル値Ｄ２に対して同期・非同期インターフェース回路４２に供給されたクロック周波数ｆとをキャラクタライズし、両者の対応表をＲＯＭに書き込んだものである。ルックアップテーブル６１がＬＳＩチップ内に含まれていない場合には、クロック周波数ｆの測定とルックアップテーブル６１への記録はユーザ側で行うこととなる。

尚、ルックアップテーブル４３、Ｄ／Ａ変換器４４、電圧制御発信器４５，４６、制御電圧生成手段５０（位相比較器５１、チャージポンプ５２、及びローパスフィルタ５３）については、第２実施形態で説明したルックアップテーブル２２、Ｄ／Ａ変換器２３、電圧制御発信器２４，２５、電圧制御手段３０（位相比較器３１、チャージポンプ３２、及びローパスフィルタ３３）と同様であるため、これらの説明を省略する。また、Ｄ／Ａ変換器４４、電圧制御発信器４５，４６及び制御電圧生成手段５０は電源電圧調整手段として機能する。

ソフトウエア７０は非同期プロセッサ・コア４１が処理負荷（ソフトウエア負荷）に応じた所望の性能を発揮する上で必要な電源電圧Ｖddとクロック周波数ｆを非同期プロセッサ・コア４１に指定する。非同期プロセッサ・コア４１はソフトウエア７０からの電源電圧Ｖddの指定を受けて、この指定された電源電圧Ｖddとクロック周波数ｆがそれぞれ非同期プロセッサ・コア４１、同期・非同期インターフェース回路４２に供給されるようにデジタル値Ｄ１，Ｄ２をＤ／Ａ変換器４４，６２に入力する。電圧制御発信器４５，４６から出力されるそれぞれのパルス信号は位相同期回路による閉ループ制御によって位相差が一定となるように発信制御され、電圧制御電源５４の電圧変動を抑制する。一方、Ｄ／Ａ変換器６２から出力された制御電圧は電圧制御発信器６３の発信周波数を制御し、その発信周波数がソフトウエア７０によって指定される目標クロック周波数ｆに一致するように調整する。

図４は非同期プロセッサ４０が動作可能な電源電圧と、各電源電圧における動作周波数の最大値（ｆ_max）と最小値（ｆ_min）をプロットしたグラフである。最大値ｆ_maxの包絡線（一点鎖線）は安全動作範囲を規定している。最小値ｆ_minはその電源電圧における動作可能な最低周波数ではなく、各電源電圧における意味のある最低周波数という意味で使用しており、実際に動作可能な最低周波数は最小値ｆ_minよりも低い。同図に示すように非同期プロセッサ４０はある一定の電圧範囲で動作し、電源電圧Ｖddが低すぎても、又、高すぎても動作しない。動作点（Ｖdd，ｆ）を変更するには、動作点が安全動作範囲（一点鎖線で包囲された包絡線内の動作領域）から外れないようにシーケンス（変更手順）を設定する必要がある。

図５、図６は動作点を変更するシーケンスを示している。図５に示すようにクロック周波数ｆを一定にしたまま電源電圧Ｖddを下げることにより動作点Ａ（高電圧・高周波数）から安全動作範囲外の動作点Ｃへ移行し、次いで電源電圧Ｖddを一定にしたままクロック周波数ｆを下げて動作点Ｂ（低電圧・低周波数）へ移行すると、安全動作範囲を外れた段階で非同期プロセッサ４０は動作不良を起こす可能性が生じる。これに対して図６に示すように、電源電圧Ｖddを一定にしたままクロック周波数ｆを下げることにより動作点Ａから動作点Ｄに移行し、次いでクロック周波数ｆを一定にしたまま電源電圧Ｖddを下げて動作点Ｂに移行すると、安全動作範囲を外れることなく動作点を変更できる。動作点Ｄのクロック周波数ｆは最小値ｆ_minよりも低いが、実際に動作可能な最低周波数は最小値ｆ_minよりも低いので問題はない。動作点の安全動作範囲は予めキャラクタライズされた上で非同期プロセッサ４０に内蔵される。非同期プロセッサ・コア４１は動作点が安全動作範囲から外れないように、デジタル値Ｄ１，Ｄ２の変更値とその変更順序を設定する。尚、動作点Ｂから動作点Ａへ動作点を変更するには、動作点が安全動作範囲を外れないように、例えば、図６に示したシーケンス（Ａ→Ｄ→Ｂ）とは逆のシーケンス（Ｂ→Ｄ→Ａ）を実行すればよい。

尚、非同期プロセッサ４０のＬＳＩチップ内には非同期プロセッサ・コア４１、同期・非同期インターフェース回路４２、ルックアップテーブル４３、Ｄ／Ａ変換器４４、電圧制御発信器４５，４６に加えて、制御電圧生成手段５０又は周波数調整手段６０のうち何れか一方又は両者を含めてもよい。また、電圧制御発信器６３として線形性又は非線形性等の各種の入出力特性を有するものを使用できるが、周波数調整手段６０をＬＳＩチップ内に含めることにより、電圧制御発信器６３の入出力特性等をキャラクタライズしたルックアップテーブル６１を非同期プロセッサ４０内に予め内蔵しておくことが可能となり、処理負荷に応じたクロック周波数ｆが同期・非同期インターフェース回路４２に供給されるようにデジタル値Ｄ２を適正に補正することができる。

本実施形態によれば、電源電圧Ｖddの自動調整による電圧スケーリングだけでなく、クロック周波数ｆの自動調整により、同期回路と接続する非同期プロセッサ４０の省電力化を実現できる。また、安全動作範囲が予めキャラクタライズされて非同期プロセッサ４０に内蔵されているため、ソフトウエア７０による動作点間の移動はスムーズでかつ安全に行われる。このため、システム設計において、安全な動作点間の移動を制御する機構を組み込む必要がなく、設計の工数と期間を大幅に短縮できる。

［発明の実施形態４］
図７は本発明の非同期プロセッサを搭載した電気光学装置の例を示す図である。
同図（Ａ）は携帯電話への適用例を示している。携帯電話２３０はアンテナ部２３１、音声出力部２３２、音声入力部２３３、操作部２３４、及びディスプレイ装置１００を備えている。

同図（Ｂ）はビデオカメラへの適用例を示している。ビデオカメラ２４０は受像部２４１、操作部２４２、音声入力部２４３、及びディスプレイ装置１００を備えている。

同図（Ｃ）は携帯型パーソナルコンピュータへの適用例を示している。コンピュータ２５０はカメラ部２５１、操作部２５２、及びディスプレイ装置１００を備えている。

同図（Ｄ）はヘッドマウントディスプレイへの適用例を示している。ヘッドマウントディスプレイ２６０はバンド２６１、光学系収納部２６２、及びディスプレイ装置１００を備えている。

同図（Ｅ）はリア型プロジェクタへの適用例を示している。プロジェクタ２７０は筐体２７１に、光源２７２、合成光学系２７３、ミラー２７４、ミラー２７５、スクリーン２７６、及びディスプレイ装置１００を備えている。

同図（Ｆ）はフロント型プロジェクタへの適用例を示している。プロジェクタ２８０は筐体２８２に光学系２８１、及びディスプレイ装置１００を備え、画像をスクリーン２８３に表示可能に構成されている。

同図（Ａ）〜同図（Ｆ）に示すディスプレイ装置１００は本発明の非同期プロセッサを搭載した電気光学装置である。電気光学装置とは、電気的作用によって発光する又は外部からの光の状態を変化させる電気光学素子を備えた表示装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ素子、電界の印加により発生した電子を発光板に当て発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等が含まれる。特に、強誘電性液晶のメモリ効果を利用した電気光学装置においては、強誘電性液晶に電圧を印加する際に非同期プロセッサの駆動能力を高める必要があるので、このような電気光学装置の省電力化に好適である。

また、本発明の電子機器は本発明の非同期プロセッサを備える。ここで、電子機器とは回路基板やその他の要素を備え、一定の機能を奏する機器一般をいい、その構成に特に限定はない。かかる電子機器としては、例えば、バッテリ駆動される携帯機器、シートコンピュータ、電子ペーパ、ウェアラブルコンピュータ、ＩＣカード、スマート・カード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型又はフロント型のプロジェクタ、ウェアラブル型健康管理機器、ウェアラブル型トイ、偏在型無線センサ、ＲＦＩＤ、貼付型温度計、表示機能付きファックス装置、携帯型ＴＶ、ＰＤＡ、電子手帳、シート型電卓、電子ペーパ、電光掲示板、宣伝広告用ディスプレイ、表示機能付き無線タグ、ＳＯＰ（System-On-Panel）、ＳＯＧ（System-On-Glass）等が含まれる。

第１実施形態に関わる非同期プロセッサの構成図である。 第２実施形態に関わる非同期プロセッサの構成図である。 第３実施形態に関わる非同期プロセッサの構成図である。 非同期プロセッサの安全動作範囲を示す図である。 動作点の変更シーケンスを示す図である。 動作点の変更シーケンスを示す図である。 電気光学装置の例を示す図である。

符号の説明

１０，２０，４０…非同期プロセッサ １１，２１，４１…非同期プロセッサ・コア ３０，５０…制御電圧生成手段 ６０…周波数調整手段 ７０…ソフトウエア

Claims (12)

1. 電源電圧の供給を受けて動作する非同期プロセッサ・コアと、
   前記非同期プロセッサ・コアの処理負荷に応じて前記電源電圧を調整する電源電圧調整手段を備える、非同期プロセッサ。
2. 請求項１に記載の非同期プロセッサであって、
   同期回路と前記非同期プロセッサとのインターフェース制御を行う同期・非同期インターフェース回路と、
   前記非同期プロセッサ・コアの処理負荷に応じて前記同期回路のクロック周波数を調整する周波数調整手段を更に備える、非同期プロセッサ。
3. 電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、
   前記非同期プロセッサ・コアから出力されるデジタル値をアナログ制御電圧に変換して前記電圧制御電源に供給するＤ／Ａ変換器と、
   処理負荷に対応した電源電圧が前記非同期プロセッサ・コアに供給されるように前記デジタル値を補正する補正手段を備える、非同期プロセッサ。
4. 電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、
   前記非同期プロセッサ・コアから出力されるデジタル値をアナログ電圧に変換するＤ／Ａ変換器と、
   前記Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、
   前記電圧制御電源から出力される電圧によって発信制御される第二電圧制御発信器と、
   処理負荷に対応した電源電圧が前記非同期プロセッサ・コアに供給されるように前記デジタル値を補正する補正手段と、を備え、
   前記第一電圧制御発信器の出力信号と前記第二電圧制御発信器の出力信号は両者の位相差が一定となるように前記電圧制御電源の制御電圧を生成する制御電圧生成手段に入力される、非同期プロセッサ。
5. 電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、
   前記非同期プロセッサ・コアから出力されるデジタル値をアナログ電圧に変換するＤ／Ａ変換器と、
   前記Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、
   前記電圧制御電源から出力される電源電圧によって発信制御される第二電圧制御発信器と、
   前記第一電圧制御発信器の出力信号と前記第二電圧制御発信器の出力信号との位相差が一定となるように前記電圧制御電源の制御電圧を生成する制御電圧生成手段と、
   処理負荷に対応した電源電圧が前記非同期プロセッサ・コアに供給されるように前記デジタル値を補正する補正手段を備える、非同期プロセッサ。
6. 電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、
   同期回路と前記非同期プロセッサ・コアとのインターフェース制御を行う同期・非同期インターフェース回路と、
   前記非同期プロセッサ・コアから出力されるデジタル値をアナログ電圧に変換するＤ／Ａ変換器と、
   前記Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、
   前記電圧制御電源から出力される電圧によって発信制御される第二電圧制御発信器と、
   処理負荷に対応した電源電圧が前記非同期プロセッサ・コアに供給されるように前記デジタル値を補正する補正手段と、を備え、
   前記第一電圧制御発信器の出力信号と前記第二電圧制御発信器の出力信号は両者の位相差が一定となるように前記電圧制御電源の制御電圧を生成する制御電圧生成手段に入力される、非同期プロセッサ。
7. 電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、
   同期回路と前記非同期プロセッサ・コアとのインターフェース制御を行う同期・非同期インターフェース回路と、
   前記非同期プロセッサ・コアから出力されるデジタル値をアナログ電圧に変換するＤ／Ａ変換器と、
   前記Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、
   前記電圧制御電源から出力される電源電圧によって発信制御される第二電圧制御発信器と、
   前記第一電圧制御発信器の出力信号と前記第二電圧制御発信器の出力信号との位相差が一定となるように前記電圧制御電源の制御電圧を生成する制御電圧生成手段と、
   処理負荷に対応した電源電圧が前記非同期プロセッサ・コアに供給されるように前記デジタル値を補正する補正手段を備える、非同期プロセッサ。
8. 電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、
   同期回路と前記非同期プロセッサ・コアとのインターフェース制御を行う同期・非同期インターフェース回路と、
   前記非同期プロセッサ・コアから出力される第一デジタル値をアナログ電圧に変換する第一Ｄ／Ａ変換器と、
   前記第一Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、
   前記電圧制御電源から出力される電源電圧によって発信制御される第二電圧制御発信器と、
   処理負荷に対応した電源電圧が前記非同期プロセッサ・コアに供給されるように前記第一デジタル値を補正する第一補正手段と、
   前記非同期プロセッサ・コアから出力される第二デジタル値をアナログ電圧に変換する第二Ｄ／Ａ変換器と、
   前記第二Ｄ／Ａ変換器から出力されるアナログ電圧によって前記同期回路のクロック周波数を発信制御する第三電圧制御発信器と、
   処理負荷に対応したクロック周波数が前記同期・非同期インターフェース回路に供給されるように前記第二デジタル値を補正する第二補正手段と、を備え、
   前記第一電圧制御発信器の出力信号と前記第二電圧制御発信器の出力信号は両者の位相差が一定となるように前記電圧制御電源の制御電圧を生成する制御電圧生成手段に入力される、非同期プロセッサ。
9. 電圧制御電源から電源電圧の供給を受けて動作する非同期プロセッサ・コアと、
   同期回路と前記非同期プロセッサ・コアとのインターフェース制御を行う同期・非同期インターフェース回路と、
   前記非同期プロセッサ・コアから出力される第一デジタル値をアナログ電圧に変換する第一Ｄ／Ａ変換器と、
   前記第一Ｄ／Ａ変換器から出力されるアナログ電圧によって発信制御される第一電圧制御発信器と、
   前記電圧制御電源から出力される電源電圧によって発信制御される第二電圧制御発信器と、
   前記第一電圧制御発信器の出力信号と前記第二電圧制御発信器の出力信号との位相差が一定となるように前記電圧制御電源の制御電圧を生成する制御電圧生成手段と、
   処理負荷に対応した電源電圧が前記非同期プロセッサ・コアに供給されるように前記第一デジタル値を補正する第一補正手段と、
   前記非同期プロセッサ・コアから出力される第二デジタル値をアナログ電圧に変換する第二Ｄ／Ａ変換器と、
   前記第二Ｄ／Ａ変換器から出力されるアナログ電圧によって前記同期回路のクロック周波数を発信制御する第三電圧制御発信器と、
   処理負荷に対応したクロック周波数が前記同期・非同期インターフェース回路に供給されるように前記第二デジタル値を補正する第二補正手段を備える、非同期プロセッサ。
10. 請求項８又は請求項９に記載の非同期プロセッサであって、
    前記非同期プロセッサ・コアは動作点が安全動作範囲から外れないように前記第一デジタル値と前記第二デジタル値の変更値及び変更順序を定める、非同期プロセッサ。
11. 請求項１乃至請求項１０のうち何れか１項に記載の非同期プロセッサを備えた電気光学装置。
12. 請求項１乃至請求項１０のうち何れか１項に記載の非同期プロセッサを備えた電子機器。
    
    

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