JPH04105411A - 信号遅延回路、クロック信号発生回路及び集積回路システム - Google Patents
信号遅延回路、クロック信号発生回路及び集積回路システムInfo
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- JPH04105411A JPH04105411A JP2223620A JP22362090A JPH04105411A JP H04105411 A JPH04105411 A JP H04105411A JP 2223620 A JP2223620 A JP 2223620A JP 22362090 A JP22362090 A JP 22362090A JP H04105411 A JPH04105411 A JP H04105411A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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-
- H—ELECTRICITY
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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-
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- H03K2005/00195—Layout of the delay element using FET's
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、位相同期ループ方式の信号遅延回路、クロ
ック信号発生回路及びクロック信号発生回路を備えた集
積回路システムに関する。
ック信号発生回路及びクロック信号発生回路を備えた集
積回路システムに関する。
（従来の技術）
入力クロック信号の２倍の周波数を持つクロック信号を
出力する周波数逓倍回路、発振回路を持ち、この発振回
路の周波数及び位相が常に入力信号の周波数の何倍かに
され、かつ位相が一致するように、位相差を検出してフ
ィードバック制御を行う位相同期ループ回路等は半導体
集積回路内に必要に応じて構成される。
出力する周波数逓倍回路、発振回路を持ち、この発振回
路の周波数及び位相が常に入力信号の周波数の何倍かに
され、かつ位相が一致するように、位相差を検出してフ
ィードバック制御を行う位相同期ループ回路等は半導体
集積回路内に必要に応じて構成される。
第１５図はクロック信号発生回路の一種である従来の周
波数逓倍回路の構成を示すものであり、第１６図はその
タイミングチャートである。入力クロック信号ＣＬＫ
Ｉ Ｎは排他的（イクスクルーシブ）ＯＲ回路１２１の
一方入力端に供給されると共に、インバータ１２２及び
容量１２３からなる遅延回路１２４にも供給される。上
記遅延回路１２４の遅延出力信号ａはインバータ １２
５に供給される。このインバータ １２５の出力信号す
は上記排他的ＯＲ回路１２」の他方入力端に供給される
。そして、この排他的ＯＲ回路 １２１から逓倍された
クロック信号ＣＬＫｏｕ工が得られる。
波数逓倍回路の構成を示すものであり、第１６図はその
タイミングチャートである。入力クロック信号ＣＬＫ
Ｉ Ｎは排他的（イクスクルーシブ）ＯＲ回路１２１の
一方入力端に供給されると共に、インバータ１２２及び
容量１２３からなる遅延回路１２４にも供給される。上
記遅延回路１２４の遅延出力信号ａはインバータ １２
５に供給される。このインバータ １２５の出力信号す
は上記排他的ＯＲ回路１２」の他方入力端に供給される
。そして、この排他的ＯＲ回路 １２１から逓倍された
クロック信号ＣＬＫｏｕ工が得られる。
第１７図は、上記排他的ＯＲ回路１２１における入出力
信号の真理状態をまとめて示す図である。
信号の真理状態をまとめて示す図である。
排他的ＯＲ回路に入力クロック信号ＣＬＫ Ｉ Ｎと前
記インバータ １２５の出力信号すとが入力されること
により、前記第１６図のタイミングチャートに示すよう
に入力クロック信号ＣＬＫ Ｉ Ｎの２倍の周波数を持
つクロック信号ＣＬＫＯＵＴが得られる。
記インバータ １２５の出力信号すとが入力されること
により、前記第１６図のタイミングチャートに示すよう
に入力クロック信号ＣＬＫ Ｉ Ｎの２倍の周波数を持
つクロック信号ＣＬＫＯＵＴが得られる。
また、第１８図はクロック信号発生回路の一種である従
来の位相同期ループ（Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏ
ｐ ：以下、ＰＬＬと称する）方式のディジタル周波数
シンセサイザの概略的な構成を示すブロック図である。
来の位相同期ループ（Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏ
ｐ ：以下、ＰＬＬと称する）方式のディジタル周波数
シンセサイザの概略的な構成を示すブロック図である。
ＶＣＯ（電圧制御発振器）１３１はローパスフィルタ
１３２の出力電位に応じて発振周波数が制御され、基準
入力周波数より高い周波数（ここではＮ倍の周波数）で
発振する。ｖＣ０１３１で得られた周波数ｆ。（−Ｎｆ
ＲＰ！ｐ）はこれを必要とする他の回路に供給されると
共に、分周器１３３において１／Ｎ分周され、位相検出
器（位相比較器）１３４に入力される。この位相検出器
１３４では、１／Ｎ分周されたｆ ＲＥＦの位相及び周
波数が基準入力周波数と比較され、その比較結果が上記
ローパスフィルタ １３２を通じてＶＣＯ１３１にフィ
ードバックされる。このような構成により、基準入力周
波数に応じた位相差を持つ高い周波数の信号を得ること
ができる。
１３２の出力電位に応じて発振周波数が制御され、基準
入力周波数より高い周波数（ここではＮ倍の周波数）で
発振する。ｖＣ０１３１で得られた周波数ｆ。（−Ｎｆ
ＲＰ！ｐ）はこれを必要とする他の回路に供給されると
共に、分周器１３３において１／Ｎ分周され、位相検出
器（位相比較器）１３４に入力される。この位相検出器
１３４では、１／Ｎ分周されたｆ ＲＥＦの位相及び周
波数が基準入力周波数と比較され、その比較結果が上記
ローパスフィルタ １３２を通じてＶＣＯ１３１にフィ
ードバックされる。このような構成により、基準入力周
波数に応じた位相差を持つ高い周波数の信号を得ること
ができる。
第１９図は上記周波数シンセサイザで使用される位相検
出器の具体的な回路構成を示すものである。図示のよう
に、この位相検出器はいくつかのＮＡＮＤゲートとイン
バータとから構成されたエツジトリガ一方式の良く知ら
れたものである。なお、図中のＲは前記基準入力周波数
、■は前記分周器１３３で１／Ｎ分周された周波数であ
る。
出器の具体的な回路構成を示すものである。図示のよう
に、この位相検出器はいくつかのＮＡＮＤゲートとイン
バータとから構成されたエツジトリガ一方式の良く知ら
れたものである。なお、図中のＲは前記基準入力周波数
、■は前記分周器１３３で１／Ｎ分周された周波数であ
る。
ところで、前記第１５図の周波数逓倍回路では、入力ク
ロック信号ＣＬＫＩＮを遅延させ、排他的ＯＲ回路１２
１の２つの入力信号の位相差を利用して出力クロック信
号ＣＬＫｏｕｔを得るようにしている。
ロック信号ＣＬＫＩＮを遅延させ、排他的ＯＲ回路１２
１の２つの入力信号の位相差を利用して出力クロック信
号ＣＬＫｏｕｔを得るようにしている。
しかし、所定の遅延量を得るためのインバータの特性や
容量の値は製造条件のばらつきに左右されると共に、イ
ンバータの特性は使用電源電圧及び周囲温度にも依存性
があり、遅延量が一様に定まらないという問題がある。
容量の値は製造条件のばらつきに左右されると共に、イ
ンバータの特性は使用電源電圧及び周囲温度にも依存性
があり、遅延量が一様に定まらないという問題がある。
従って、出力クロック信号ＣＬＫＯＵＴの“Ｈ”レベル
期間（第１６図中のＴＨ）と、“Ｌ“レベル期間（第１
６図中のＴＬ）がその都度ばらつき、最悪の場合には“
Ｈ“レベル期間もしくは“Ｌルベル期間がほとんどない
、いわゆるヒゲ状となり、場合によっては常に“Ｈ′も
しくは“Ｌ”のままの状態になることもある。
期間（第１６図中のＴＨ）と、“Ｌ“レベル期間（第１
６図中のＴＬ）がその都度ばらつき、最悪の場合には“
Ｈ“レベル期間もしくは“Ｌルベル期間がほとんどない
、いわゆるヒゲ状となり、場合によっては常に“Ｈ′も
しくは“Ｌ”のままの状態になることもある。
さらに、第１８図の周波数シンセサイザでは、位相検出
器がエツジトリガ一方式のものであるため、基準入力周
波数にノイズ等による波形割れがあると、この波形割れ
も周波数の一部として誤カウントされるという問題があ
る。また、位相検出器自体を半導体回路装置内に組み込
む際に位相比較精度の向上を図るため、第１９図の回路
のＲ入力側とＶ入力側との回路パターンの対称性が要求
されると共に、分周器が占めるパターン面積が大きくな
り、チップ面積が大型化するという問題もある。
器がエツジトリガ一方式のものであるため、基準入力周
波数にノイズ等による波形割れがあると、この波形割れ
も周波数の一部として誤カウントされるという問題があ
る。また、位相検出器自体を半導体回路装置内に組み込
む際に位相比較精度の向上を図るため、第１９図の回路
のＲ入力側とＶ入力側との回路パターンの対称性が要求
されると共に、分周器が占めるパターン面積が大きくな
り、チップ面積が大型化するという問題もある。
また、第１８図の周波数シンセサイザでは、分周器にお
ける分周比が必ず整数でなければならないので、出力周
波数ｆ。はｆ ＲＦ、Ｆの整数倍に限定されており、例
えばＮが９９，４や１５，６等のように少数点以下の値
を持つことはできない。そこで、ｆ ＲＥＦに少数点以
下の値を持つ倍率を掛ける必要かある場合には、これを
四捨五入して９９や１６の倍率として分周させるように
している。しかし、この場合、Ｎは予め誤差を含んでい
るため、この誤差のためにジッタ等の問題を引き起こし
ている。
ける分周比が必ず整数でなければならないので、出力周
波数ｆ。はｆ ＲＦ、Ｆの整数倍に限定されており、例
えばＮが９９，４や１５，６等のように少数点以下の値
を持つことはできない。そこで、ｆ ＲＥＦに少数点以
下の値を持つ倍率を掛ける必要かある場合には、これを
四捨五入して９９や１６の倍率として分周させるように
している。しかし、この場合、Ｎは予め誤差を含んでい
るため、この誤差のためにジッタ等の問題を引き起こし
ている。
（発明が解決しようとする課題）
このように従来のクロック信号発生回路では、製造条件
のバラツキ等の影響や電圧依存による使用条件等による
影響を受けて、出力クロック信号が安定に得られないと
いう欠点がある。
のバラツキ等の影響や電圧依存による使用条件等による
影響を受けて、出力クロック信号が安定に得られないと
いう欠点がある。
また、従来のクロック信号発生回路、特にディジタル周
波数シンセサイザでは、入力クロックのノイズにより誤
動作し易い、回路パターンに工夫が必要である、チップ
が大型化し、製造価格が高価となる、入力クロック周波
数に対し少数点以下の値を持つ任意倍の出力クロックを
得ることかできない、等の欠点かある。
波数シンセサイザでは、入力クロックのノイズにより誤
動作し易い、回路パターンに工夫が必要である、チップ
が大型化し、製造価格が高価となる、入力クロック周波
数に対し少数点以下の値を持つ任意倍の出力クロックを
得ることかできない、等の欠点かある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、製造条件のバラツキ等の影響や電圧
依存による使用条件等による影響を受けず、常に一定の
遅延量を得ることかできる信号遅延回路を提供すること
にある。
あり、その目的は、製造条件のバラツキ等の影響や電圧
依存による使用条件等による影響を受けず、常に一定の
遅延量を得ることかできる信号遅延回路を提供すること
にある。
この発明の他の目的は、製造条件のバラツキ等の影響や
電圧依存による使用条件等による影響を受けず、常に出
力クロック信号を安定に得ることができるクロック信号
発生回路を提供することにある。
電圧依存による使用条件等による影響を受けず、常に出
力クロック信号を安定に得ることができるクロック信号
発生回路を提供することにある。
この発明の他の目的は、複数個の集積回路でクロック信
号を使用する際に、１個の集積回路内で多種類のクロッ
ク信号を形成し、これらクロック信号を他の集積回路に
分配することにより、システムの小形化と消費型−力の
削減とを図ることができる集積回路システムを提供する
ことにある。
号を使用する際に、１個の集積回路内で多種類のクロッ
ク信号を形成し、これらクロック信号を他の集積回路に
分配することにより、システムの小形化と消費型−力の
削減とを図ることができる集積回路システムを提供する
ことにある。
［発明の構成コ
（課題を解決するだめの手段と作用）
この発明の信号遅延回路は、それぞれが制御信号に基づ
いて信号遅延時間が制御される少なくとも１個の遅延段
からなり、入力信号を遅延して出力信号を得る第１の遅
延手段と、上記第１の遅延手段における信号遅延量を検
出する第１の論理回路と、容量を有し、上記入力信号及
び上記第１の論理回路の検出信号に基づいてこの容量を
基準電流のそれぞれ任意倍の電流で充、放電制御するこ
とによって直流電圧を発生すると共に、このときの充、
放電電流の能力比か上記入力信号と上記第１の論理回路
の検出信号とのパルス幅の比の逆数となるように設定さ
れたチャージポンプ回路と、上記チャージポンプ回路の
出力を上記第１の遅延手段に制御信号として帰還する第
１の帰還手段と、上記制御信号に初期値を与える初期値
設定手段とを具備したことを特徴とする。
いて信号遅延時間が制御される少なくとも１個の遅延段
からなり、入力信号を遅延して出力信号を得る第１の遅
延手段と、上記第１の遅延手段における信号遅延量を検
出する第１の論理回路と、容量を有し、上記入力信号及
び上記第１の論理回路の検出信号に基づいてこの容量を
基準電流のそれぞれ任意倍の電流で充、放電制御するこ
とによって直流電圧を発生すると共に、このときの充、
放電電流の能力比か上記入力信号と上記第１の論理回路
の検出信号とのパルス幅の比の逆数となるように設定さ
れたチャージポンプ回路と、上記チャージポンプ回路の
出力を上記第１の遅延手段に制御信号として帰還する第
１の帰還手段と、上記制御信号に初期値を与える初期値
設定手段とを具備したことを特徴とする。
上記信号遅延回路によれば、第１の遅延手段に一定周波
数の入力信号を供給することにより、この入力信号が各
遅延段で遅延される。そして、各遅延段における遅延量
は、チャージポンプ回路、第１の遅延手段及び第１の論
理回路からなる位相同期ループによる制御により、チャ
ージポンプ回路内の容量に流し込む電流と流れ出れ電流
との比に応じて設定され、使用電源電圧、周囲温度ある
いは製造条件のばらつき等には影響を受けない。
数の入力信号を供給することにより、この入力信号が各
遅延段で遅延される。そして、各遅延段における遅延量
は、チャージポンプ回路、第１の遅延手段及び第１の論
理回路からなる位相同期ループによる制御により、チャ
ージポンプ回路内の容量に流し込む電流と流れ出れ電流
との比に応じて設定され、使用電源電圧、周囲温度ある
いは製造条件のばらつき等には影響を受けない。
このため、第１の遅延手段からは一定の遅延量を持つ出
力信号を取出すことができる。しかも、上記信号遅延回
路によれば、初期値設定手段により上記制御信号に初期
値が与えられることにより、所望する遅延量に近い遅延
量が得られるように上記位相同期ループが予め制御され
るので、上記位相同期ループが安定する時間の短縮を図
ることができる。
力信号を取出すことができる。しかも、上記信号遅延回
路によれば、初期値設定手段により上記制御信号に初期
値が与えられることにより、所望する遅延量に近い遅延
量が得られるように上記位相同期ループが予め制御され
るので、上記位相同期ループが安定する時間の短縮を図
ることができる。
この発明のクロック信号発生回路は、それぞれが制御信
号に基づいて信号遅延時間が制御される少なくとも１個
の遅延段からなり、入力信号を遅延する第１の遅延手段
と、上記第１の遅延手段内の遅延段と同様に構成され、
上記制御信号に基づいて信号遅延時間が制御される少な
くとも１個の遅延段からなる第２の遅延手段と、上記第
１の遅延手段における信号遅延量を検出する第１の論理
回路と、容量を有し、上記入力信号及び上記第１の論理
回路の検出信号に基づいてこの容量を基準電流のそれぞ
れ任意倍の電流で充、放電制御することによって直流電
圧を発生すると共に、このときの充、放電電流の能力比
か上記人力信号と上記第１の論理回路の検出信号とのパ
ルス幅の比の逆数となるように設定されたチャージポン
プ回路と、上記チャージポンプ回路の出力を上記第１、
第２の各遅延手段に制御信号として帰還する第１の帰還
手段と、上記第２の遅延手段の出力をその入力側に帰還
させ、出力クロック信号を得るための発振回路を上記第
２の遅延手段と共に構成する第２の帰還手段と、上記制
御信号に初期値を与える初期値設定手段とを具備したこ
とを特徴とする。
号に基づいて信号遅延時間が制御される少なくとも１個
の遅延段からなり、入力信号を遅延する第１の遅延手段
と、上記第１の遅延手段内の遅延段と同様に構成され、
上記制御信号に基づいて信号遅延時間が制御される少な
くとも１個の遅延段からなる第２の遅延手段と、上記第
１の遅延手段における信号遅延量を検出する第１の論理
回路と、容量を有し、上記入力信号及び上記第１の論理
回路の検出信号に基づいてこの容量を基準電流のそれぞ
れ任意倍の電流で充、放電制御することによって直流電
圧を発生すると共に、このときの充、放電電流の能力比
か上記人力信号と上記第１の論理回路の検出信号とのパ
ルス幅の比の逆数となるように設定されたチャージポン
プ回路と、上記チャージポンプ回路の出力を上記第１、
第２の各遅延手段に制御信号として帰還する第１の帰還
手段と、上記第２の遅延手段の出力をその入力側に帰還
させ、出力クロック信号を得るための発振回路を上記第
２の遅延手段と共に構成する第２の帰還手段と、上記制
御信号に初期値を与える初期値設定手段とを具備したこ
とを特徴とする。
上記クロック信号発生回路によれば、上記第２の遅延手
段及び第２の帰還手段を追加して発振回路を構成するこ
とにより、この発振回路から入力信号よりも周波数が高
くかつ一定の周波数を持つクロツタ信号を出力させるこ
とができる。
段及び第２の帰還手段を追加して発振回路を構成するこ
とにより、この発振回路から入力信号よりも周波数が高
くかつ一定の周波数を持つクロツタ信号を出力させるこ
とができる。
この発明のクロック信号発生回路は、それぞれが制御信
号に基づいて信号遅延時間か制御される少なくとも１個
の遅延段からなり、入力信号を遅延する第１の遅延手段
と、上記第１の遅延手段における入力信号に対する信号
遅延量を検出する遅延量検出手段と、上記入力信号と上
記遅延量検出手段の検出信号が供給され、両信号のパル
ス幅の比に応じた直流電圧を発生するチャージポンプ回
路と、上記第１の遅延手段内の遅延段と同様に構成され
、上記制御信号に基づいて信号遅延時間が制御される少
なくとも１個の遅延段からなる第２の遅延手段と、上記
チャージポンプ回路の出力を上記第１、第２の各遅延手
段に制御信号として帰還する第１の帰還手段と、上記第
２の遅延手段の出力をその入力側に帰還させ、出力クロ
ック信号を得るための発振回路を上記第２の遅延手段と
共に構成する第２の帰還手段と、上記発振回路における
発振周波数を検出する周波数検出手段と、上記発振周波
数検出手段の出力に応じて上記チャージポンプ回路にお
ける容量の充電もしくは放電を一定期間、継続もしくは
停止させる制御手段とを具備したことを特徴とする。
号に基づいて信号遅延時間か制御される少なくとも１個
の遅延段からなり、入力信号を遅延する第１の遅延手段
と、上記第１の遅延手段における入力信号に対する信号
遅延量を検出する遅延量検出手段と、上記入力信号と上
記遅延量検出手段の検出信号が供給され、両信号のパル
ス幅の比に応じた直流電圧を発生するチャージポンプ回
路と、上記第１の遅延手段内の遅延段と同様に構成され
、上記制御信号に基づいて信号遅延時間が制御される少
なくとも１個の遅延段からなる第２の遅延手段と、上記
チャージポンプ回路の出力を上記第１、第２の各遅延手
段に制御信号として帰還する第１の帰還手段と、上記第
２の遅延手段の出力をその入力側に帰還させ、出力クロ
ック信号を得るための発振回路を上記第２の遅延手段と
共に構成する第２の帰還手段と、上記発振回路における
発振周波数を検出する周波数検出手段と、上記発振周波
数検出手段の出力に応じて上記チャージポンプ回路にお
ける容量の充電もしくは放電を一定期間、継続もしくは
停止させる制御手段とを具備したことを特徴とする。
上記クロック信号発生回路によれば、発振周波数検出手
段の出力に応じてチャージポンプ回路における容量の充
電もしくは放電を一定期間、継続もしくは停止させるこ
とにより、第２の遅延手段及び第２の帰還手段からなる
発振回路の発振周波数がある程度まで上昇するまで、チ
ャージポンプ回路における容量の充電もしくは放電が一
定期間、継続もしくは停止する。これにより、上記発振
回路の発振周波数が所望の値に上昇するまでの時間が短
縮される。
段の出力に応じてチャージポンプ回路における容量の充
電もしくは放電を一定期間、継続もしくは停止させるこ
とにより、第２の遅延手段及び第２の帰還手段からなる
発振回路の発振周波数がある程度まで上昇するまで、チ
ャージポンプ回路における容量の充電もしくは放電が一
定期間、継続もしくは停止する。これにより、上記発振
回路の発振周波数が所望の値に上昇するまでの時間が短
縮される。
この発明の集積回路システムは、前記請求項３ないし６
のいずれかに記載のクロック信号発生回路が同一集積回
路内に複数個設けられ、これら複数個のクロック信号発
生回路内の前記各発振回路の出力を同一集積回路内の必
要な箇所及び他の集積回路内に供給するように構成した
ことを特徴とする。
のいずれかに記載のクロック信号発生回路が同一集積回
路内に複数個設けられ、これら複数個のクロック信号発
生回路内の前記各発振回路の出力を同一集積回路内の必
要な箇所及び他の集積回路内に供給するように構成した
ことを特徴とする。
上記集積回路システムでは、１個の集積回路内に前記請
求項３ないし６のいずれかに記載のクロック信号発生回
路を複数個設け、これら複数個のクロック信号発生回路
で発生されるクロック信号を他の集積回路に分配するこ
とにより、システムの小形化と消費電力の削減とを図る
ことができる。
求項３ないし６のいずれかに記載のクロック信号発生回
路を複数個設け、これら複数個のクロック信号発生回路
で発生されるクロック信号を他の集積回路に分配するこ
とにより、システムの小形化と消費電力の削減とを図る
ことができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る信号遅延回路の構成を示す回路
図である。この信号遅延回路は、基準電流設定回路１に
チャージポンプ回路１２、ローパスフィルタ回路１３、
第１の遅延回路１４、第１の論理回路１５及び初期電圧
設定回路１６とから構成されている。
図である。この信号遅延回路は、基準電流設定回路１に
チャージポンプ回路１２、ローパスフィルタ回路１３、
第１の遅延回路１４、第１の論理回路１５及び初期電圧
設定回路１６とから構成されている。
上記基準電流設定回路１１は、上記チャージポンプ回路
１２において、後述する容量に流し込む電流と流れ出る
電流それぞれの基準電流値を設定するものであり、電源
電圧ＶＤＤＯ印加点と接地電圧ＧＮＤの印加点との間に
直列に挿入された２個のＰチャネルのＭＯＳトランジス
タ２１．２２と、抵抗２３及び２個のＮチャネルのＭＯ
Ｓトランジスタ２４゜２５で構成されている。上記トラ
ンジスタ２１のゲートはそのトレイン、すなわちトラン
ジスタ２２との直列接続ノードであるノード２６に接続
されている。
１２において、後述する容量に流し込む電流と流れ出る
電流それぞれの基準電流値を設定するものであり、電源
電圧ＶＤＤＯ印加点と接地電圧ＧＮＤの印加点との間に
直列に挿入された２個のＰチャネルのＭＯＳトランジス
タ２１．２２と、抵抗２３及び２個のＮチャネルのＭＯ
Ｓトランジスタ２４゜２５で構成されている。上記トラ
ンジスタ２１のゲートはそのトレイン、すなわちトラン
ジスタ２２との直列接続ノードであるノード２６に接続
されている。
上記トランジスタ２２のゲートにはこの回路を動作可能
にさせるイネーブル信号Ｅｎａｂｌｅがインバータ２７
を介して入力される。また、上記トランジスタ２５のゲ
ートはトランジスタ２４との直列接続ノードであるノー
ド２８に接続されている。上記トランジスタ２４のゲー
トには上記イネーブル信号Ｅｎａｂ Ｉ ｅが入力され
る。
にさせるイネーブル信号Ｅｎａｂｌｅがインバータ２７
を介して入力される。また、上記トランジスタ２５のゲ
ートはトランジスタ２４との直列接続ノードであるノー
ド２８に接続されている。上記トランジスタ２４のゲー
トには上記イネーブル信号Ｅｎａｂ Ｉ ｅが入力され
る。
この回路では、イネーブル信号Ｅｎａｂｌｅが“Ｈ＃に
されたときにトランジスタ２２．２４がオンし、動作可
能状態にされる。このとき、上記４個のトランジスタ２
１．２２．２４．２５及び抵抗２３を直列に介して所定
の直流電流１ ｒｅｆが流れる。そして、この電流値を
低く押さえるためと、上記チャージポンプ回路１２にお
ける充、放電電流による電荷量を少なく押さえるため、
上記抵抗２３の値によってこの電流１ ｒｅ（’の値が
決定されるよう゛に、通常は抵抗２３の値が上記各トラ
ンジスタ２１．２２．２４．２５のオン抵抗値よりも十
分に大きくなるように設定されている。また、上記１
ｒｅｆ’の電流が流れているとき、上記ノード２６には
電圧■Ｐか、ノード２８には電圧ＶＮがそれぞれ発生す
る。この両型圧ｖＰ。
されたときにトランジスタ２２．２４がオンし、動作可
能状態にされる。このとき、上記４個のトランジスタ２
１．２２．２４．２５及び抵抗２３を直列に介して所定
の直流電流１ ｒｅｆが流れる。そして、この電流値を
低く押さえるためと、上記チャージポンプ回路１２にお
ける充、放電電流による電荷量を少なく押さえるため、
上記抵抗２３の値によってこの電流１ ｒｅ（’の値が
決定されるよう゛に、通常は抵抗２３の値が上記各トラ
ンジスタ２１．２２．２４．２５のオン抵抗値よりも十
分に大きくなるように設定されている。また、上記１
ｒｅｆ’の電流が流れているとき、上記ノード２６には
電圧■Ｐか、ノード２８には電圧ＶＮがそれぞれ発生す
る。この両型圧ｖＰ。
ＶＮは上記チャージポンプ回路１２に供給される。
チャージポンプ回路１２は、電源電圧ＶＤＤの印加点と
出力ノード２９との間に直列に挿入された２個のＰチャ
ネルのＭＯ５Ｉ−ランジスタ３０．３１と、出力ノード
２９と接地電圧ＧＮＤの印加点との間に直列に挿入され
た２個のＮチャネルのＭＯＳトランジスタ３２．３３と
、出力ノード２９に存在している上記トランジスタ３１
．３２のドレイン容量や、配線容量等からなる寄生容量
３４によって構成されている。
出力ノード２９との間に直列に挿入された２個のＰチャ
ネルのＭＯ５Ｉ−ランジスタ３０．３１と、出力ノード
２９と接地電圧ＧＮＤの印加点との間に直列に挿入され
た２個のＮチャネルのＭＯＳトランジスタ３２．３３と
、出力ノード２９に存在している上記トランジスタ３１
．３２のドレイン容量や、配線容量等からなる寄生容量
３４によって構成されている。
なお、この容量３４は寄生容量以外に真のコンデンサを
設ける場合もある。
設ける場合もある。
上記両トランジスタ３０．３３の各ゲートには、上記基
準電流設定回路１１から出力される電圧ｖＰ１ＶＮそれ
ぞれが供給される。また、上記トランジスタ３１のケー
トには一定周波数の入力信号ＣＬｋ ｌ Ｎが供給され
る。さらに、上記トランジスタ３２のゲートには、論理
回路１５からの出力信号Ｃが供給される。
準電流設定回路１１から出力される電圧ｖＰ１ＶＮそれ
ぞれが供給される。また、上記トランジスタ３１のケー
トには一定周波数の入力信号ＣＬｋ ｌ Ｎが供給され
る。さらに、上記トランジスタ３２のゲートには、論理
回路１５からの出力信号Ｃが供給される。
上記チャージポンプ回路１２内のトランジスタ３０は上
記基準電流設定回路１１内のトランジスタ２１と共にカ
レントミラー回路を構成している。そして、上記トラン
ジスタ３０に流れる電流値は、上記基準電流Ｉ ｒｅｆ
と、トランジスタ２１と３０の寸法比及び場合によりト
ランジスタ２２と３１の寸法比に基づいて決定される。
記基準電流設定回路１１内のトランジスタ２１と共にカ
レントミラー回路を構成している。そして、上記トラン
ジスタ３０に流れる電流値は、上記基準電流Ｉ ｒｅｆ
と、トランジスタ２１と３０の寸法比及び場合によりト
ランジスタ２２と３１の寸法比に基づいて決定される。
例えばトランジスタ２１のＷ／Ｌ（チャネル幅とチャネ
ル長の比の値であり、この値に応じてそのトランジスタ
の電流能力か決定される）を１と仮定すると、トランジ
スタ３０のＷ／ＬはＡＩ（ただし、Ａ１は正の値である
）に設定されている。同様にチャージポンプ回路１２内
のトランジスタ３３は上記基準電流設定回路１１内のト
ランジスタ２５と共にカレントミラー回路を構成してお
り、このトランジスタ３３に流れる電流値は、上記基準
電流１ ｒｅｒと、トランジスタ２５と３３の寸法比及
び場合によりトランジスタ２４と３２の寸法比に基づい
て決定される。例えばトランジスタ２５のＷ／Ｌを１と
仮定すると、トランジスタ３３のＷ／ＬはＡ２（たたし
、Ａ２は正の値である）に設定されている。
ル長の比の値であり、この値に応じてそのトランジスタ
の電流能力か決定される）を１と仮定すると、トランジ
スタ３０のＷ／ＬはＡＩ（ただし、Ａ１は正の値である
）に設定されている。同様にチャージポンプ回路１２内
のトランジスタ３３は上記基準電流設定回路１１内のト
ランジスタ２５と共にカレントミラー回路を構成してお
り、このトランジスタ３３に流れる電流値は、上記基準
電流１ ｒｅｒと、トランジスタ２５と３３の寸法比及
び場合によりトランジスタ２４と３２の寸法比に基づい
て決定される。例えばトランジスタ２５のＷ／Ｌを１と
仮定すると、トランジスタ３３のＷ／ＬはＡ２（たたし
、Ａ２は正の値である）に設定されている。
ここで、上記トランジスタ３０．３１は出力ノード２９
に接続されている容量３４に対して電流を流し込む働き
をし、入力信号ＣＩＪ Ｉ Ｎが“Ｌ″であり、トラン
ジスタ３１がオン状態にされている期間に、トランジス
タ３０によって決定される電流値により容量３４が充電
される。他方、２個のＮチャネルＭＯ３）ランジスタ３
２．３３は上記容量３４から電流を流し出す働きをし、
論理回路１５の出力信号Ｃが“Ｈ”であり、トランジス
タ３２がオン状態にされている期間に、トランジスタ３
３によって決定される電流値により容量３４が放電され
る。
に接続されている容量３４に対して電流を流し込む働き
をし、入力信号ＣＩＪ Ｉ Ｎが“Ｌ″であり、トラン
ジスタ３１がオン状態にされている期間に、トランジス
タ３０によって決定される電流値により容量３４が充電
される。他方、２個のＮチャネルＭＯ３）ランジスタ３
２．３３は上記容量３４から電流を流し出す働きをし、
論理回路１５の出力信号Ｃが“Ｈ”であり、トランジス
タ３２がオン状態にされている期間に、トランジスタ３
３によって決定される電流値により容量３４が放電され
る。
ローパスフィルタ回路１３は、上記チャージポンプ回路
１２の出力ノード２９の電圧、すなわち容量３４の端子
電圧を平滑することによって直流電圧を得るものであり
、抵抗３５と容量３Ｂとから構成されている。なお、上
記容量３４の値が十分に大きい場合には、このローパス
フィルタ回路１３内の容量３６ないしは抵抗３５、もし
くはローパスフィルタ回路１３そのものを省略できる場
合もある。そして、このローパスフィルタ回路１３の出
力信号ｄは遅延回路１４に供給される。
１２の出力ノード２９の電圧、すなわち容量３４の端子
電圧を平滑することによって直流電圧を得るものであり
、抵抗３５と容量３Ｂとから構成されている。なお、上
記容量３４の値が十分に大きい場合には、このローパス
フィルタ回路１３内の容量３６ないしは抵抗３５、もし
くはローパスフィルタ回路１３そのものを省略できる場
合もある。そして、このローパスフィルタ回路１３の出
力信号ｄは遅延回路１４に供給される。
遅延回路１４は、それぞれが同様に構成され、かつ縦続
接続された例えば３個の遅延段３７．３８．３９で構成
されている。そして、最前段の遅延段３７には上記入力
信号ＣＬＫ Ｉ Ｎが供給され、遅延段３７．３８の出
力信号ａ、ｂはそれぞれの後段の遅延段に入力信号とし
て順次供給され、最後段の遅延段３９の出力信号が遅延
クロック信号ＣＬＫＯＬＩＴとして取り出される。
接続された例えば３個の遅延段３７．３８．３９で構成
されている。そして、最前段の遅延段３７には上記入力
信号ＣＬＫ Ｉ Ｎが供給され、遅延段３７．３８の出
力信号ａ、ｂはそれぞれの後段の遅延段に入力信号とし
て順次供給され、最後段の遅延段３９の出力信号が遅延
クロック信号ＣＬＫＯＬＩＴとして取り出される。
上記各遅延段３７．３８．３９はそれぞれ、入力ノード
４０に一端が接続されたＰチャネルのＭＯＳ）ランジス
タ４１と、このトランジスタ４１の他端に入力端が接続
されたインバータ４２と、このインノく一タ４２の出力
端に一端が接続されたＰチャネルのＭＯＳトランジスタ
４３と、このトランジスタ４３の他端に入力端が接続さ
れ、出力端か出力ノード４４に接続されたインバータ４
５と、出力ノード４４に入力端が接続されたインバータ
４６とから構成されている。これら各遅延段３７．３８
．３９内のトランジスタ４１．４３の各ゲートには上記
ローパスフィルタ回路１３の出力信号ｄが並列に供給さ
、れる。
４０に一端が接続されたＰチャネルのＭＯＳ）ランジス
タ４１と、このトランジスタ４１の他端に入力端が接続
されたインバータ４２と、このインノく一タ４２の出力
端に一端が接続されたＰチャネルのＭＯＳトランジスタ
４３と、このトランジスタ４３の他端に入力端が接続さ
れ、出力端か出力ノード４４に接続されたインバータ４
５と、出力ノード４４に入力端が接続されたインバータ
４６とから構成されている。これら各遅延段３７．３８
．３９内のトランジスタ４１．４３の各ゲートには上記
ローパスフィルタ回路１３の出力信号ｄが並列に供給さ
、れる。
論理回路１５は前記信号Ｃを得るための回路であり、例
えば、上記遅延段３８内のインバータ４６の出力信号を
反転するインバータ４７と、このインペラ４７の出力信
号及び上記遅延段３７内のインバータ４６の出力信号が
供給されるＮＡＮＤゲート４８と、このＮＡＮＤゲート
４８の出力信号を反転するインバータ４９とから構成さ
れている。
えば、上記遅延段３８内のインバータ４６の出力信号を
反転するインバータ４７と、このインペラ４７の出力信
号及び上記遅延段３７内のインバータ４６の出力信号が
供給されるＮＡＮＤゲート４８と、このＮＡＮＤゲート
４８の出力信号を反転するインバータ４９とから構成さ
れている。
初期電圧設定回路１６は、電源電圧ＶＤＤの印加点と接
地電圧ＧＮＤの印加点との間に直列に挿入され、電源電
圧■。Ｄを所定の抵抗比で分割した電圧ｖ１を発生する
２個の抵抗５０．５１と、この分割電圧Ｖ１を上記イネ
ーブル信号Ｅｎａｂ ］ ｅに応じて上記ローパスフィ
ルタ回路１３の出力信号ｄのノードに出力制御するＰチ
ャネル及びＮチャネルのＭＯＳトランジスタからなる伝
送ゲート５２及びイネーブル信号Ｅｎａｂｌｅを反転す
るインバータ５３とから構成されている。なお、上記電
圧Ｖ１は、上記第１の遅延回路１４内の各遅延段で所望
する遅延量が得られるような値の近辺に設定されている
。
地電圧ＧＮＤの印加点との間に直列に挿入され、電源電
圧■。Ｄを所定の抵抗比で分割した電圧ｖ１を発生する
２個の抵抗５０．５１と、この分割電圧Ｖ１を上記イネ
ーブル信号Ｅｎａｂ ］ ｅに応じて上記ローパスフィ
ルタ回路１３の出力信号ｄのノードに出力制御するＰチ
ャネル及びＮチャネルのＭＯＳトランジスタからなる伝
送ゲート５２及びイネーブル信号Ｅｎａｂｌｅを反転す
るインバータ５３とから構成されている。なお、上記電
圧Ｖ１は、上記第１の遅延回路１４内の各遅延段で所望
する遅延量が得られるような値の近辺に設定されている
。
次に上記のように構成された回路の作用を第２図のタイ
ミングチャートを用いて説明する。イネプル信号Ｅｎａ
ｂｌｅが“Ｈ”にされると、基準電流設定回路１１内の
トランジスタ２２．２４がオンし、基準電流設定回路１
１が動作状態にされる。このとき、チャージポンプ回路
１２内のトランジスタ３１がオンする場合を考える。こ
のとき、入力信号ＣＬＫ Ｉ Ｎが“Ｌ“の期間であり
、この期間を第２図に示すようにｔｌとすると、この期
間ｔｌ内に容量３４に充電される電荷量Ｑ、は次式で与
えられる。
ミングチャートを用いて説明する。イネプル信号Ｅｎａ
ｂｌｅが“Ｈ”にされると、基準電流設定回路１１内の
トランジスタ２２．２４がオンし、基準電流設定回路１
１が動作状態にされる。このとき、チャージポンプ回路
１２内のトランジスタ３１がオンする場合を考える。こ
のとき、入力信号ＣＬＫ Ｉ Ｎが“Ｌ“の期間であり
、この期間を第２図に示すようにｔｌとすると、この期
間ｔｌ内に容量３４に充電される電荷量Ｑ、は次式で与
えられる。
ＱＨ−Ｉｒｅｆ−Ａ１ψｔｌ ・＝１次に、チャー
ジポンプ回路１２内のトランジスタ３２がオンする場合
を考える。このとき、論理回路１５の出力信号Ｃが“Ｈ
”の期間であり、この期間を第２図に示すようにｔ２と
すると、この期間ｔ２内に容量３４から放電される電荷
量ＱＬは次式％式％ ここで、ｔｌ／１２の比の値がＡ ２／Ａ １の比の値
に一致したとき、上記ＱＨは次の式で与えられる。
ジポンプ回路１２内のトランジスタ３２がオンする場合
を考える。このとき、論理回路１５の出力信号Ｃが“Ｈ
”の期間であり、この期間を第２図に示すようにｔ２と
すると、この期間ｔ２内に容量３４から放電される電荷
量ＱＬは次式％式％ ここで、ｔｌ／１２の比の値がＡ ２／Ａ １の比の値
に一致したとき、上記ＱＨは次の式で与えられる。
ＱＨ−１ｒｅｒ −ＡＩ ・ ｔ １−Ｉｒｅｆ
−Ａ１ ・ （（Ａ２／ＡＩ） ｔ２）−Ｉ
ｒｅｆ −Ａ２ φｔ ２−ＱＬ ＝
−３上記のように、ｔ １／ｌ ２−Ａ２／ＡＩのとき
、すなわちトランジスタ３０と３３の電流能力比が、入
力信号ＣＬＫ Ｉ Ｎと論理回路■５の出力信号Ｃのパ
ルス幅の比の逆数と一致しているときは、容量３４に流
れ込む電荷量と流れ出れ電荷量とが等しくなり、ローパ
スフィルタ回路１３からの出力信号ｄの電圧値はある任
意の値に定まることになる。このとき、信号ｄが供給さ
れる遅延回路１４内の各遅延段では、トランジスタ４１
．４３それぞれのオン抵抗値が一定となり、各遅延段に
おける信号遅延量も一定になる。
−Ａ１ ・ （（Ａ２／ＡＩ） ｔ２）−Ｉ
ｒｅｆ −Ａ２ φｔ ２−ＱＬ ＝
−３上記のように、ｔ １／ｌ ２−Ａ２／ＡＩのとき
、すなわちトランジスタ３０と３３の電流能力比が、入
力信号ＣＬＫ Ｉ Ｎと論理回路■５の出力信号Ｃのパ
ルス幅の比の逆数と一致しているときは、容量３４に流
れ込む電荷量と流れ出れ電荷量とが等しくなり、ローパ
スフィルタ回路１３からの出力信号ｄの電圧値はある任
意の値に定まることになる。このとき、信号ｄが供給さ
れる遅延回路１４内の各遅延段では、トランジスタ４１
．４３それぞれのオン抵抗値が一定となり、各遅延段に
おける信号遅延量も一定になる。
いま仮に、チャージポンプ回路１２内のトランジスタ３
０における前記Ａ１の値が２に、トランジスタ３３にお
ける前記Ａ２の値が８にそれぞれ設定されており、Ａ
２／Ａ Ｉの値が４にされているとき、この回路の動作
は、ｔｌ／１２−４、すなわち、ｔｌ−４・ｔ２となる
ような場合に安定する。
０における前記Ａ１の値が２に、トランジスタ３３にお
ける前記Ａ２の値が８にそれぞれ設定されており、Ａ
２／Ａ Ｉの値が４にされているとき、この回路の動作
は、ｔｌ／１２−４、すなわち、ｔｌ−４・ｔ２となる
ような場合に安定する。
ここで、もし仮に、ｔｌ＞４・ｔ２になったときを考え
る。チャージポンプ回路１２内の容量３４に充電される
電荷量と、この容量３４から放電される電荷量との差Ｑ
Ｄは次式で与えられる。
る。チャージポンプ回路１２内の容量３４に充電される
電荷量と、この容量３４から放電される電荷量との差Ｑ
Ｄは次式で与えられる。
ＱＤ−Ｉｒｅｆ −ＡｉｔＬ−１ｒｅｒφＡ２・ｔ２−
Ｉ ｒｅｆ’ −Ａｉ ｔｌ−４Ｉ ｒｅｆ 会Ａ１
・ｔ２− Ｉ ｖｅｒ −Ａｌ （ｔｌ −４ｔ２）
＝−４ここで、ｔｌ＞４・ｔ２であるから、上記４
式のＱＤは、ＱＤ＞Ｏとなる。すなわち、この場合には
、容量３４に対する充電電荷量の方が放電電荷量よりも
多くなり、ローパスフィルタ回路１３の出力信号ｄの電
圧値は上昇する。これにより、遅延回路１４の各遅延段
内のトランジスタ４１．４３のオン抵抗値が高くなり、
各遅延段における信号遅延量は増大する。すなわち、図
中の信号ａとｂの遅延時間差であるｔ２が大きくなる。
Ｉ ｒｅｆ’ −Ａｉ ｔｌ−４Ｉ ｒｅｆ 会Ａ１
・ｔ２− Ｉ ｖｅｒ −Ａｌ （ｔｌ −４ｔ２）
＝−４ここで、ｔｌ＞４・ｔ２であるから、上記４
式のＱＤは、ＱＤ＞Ｏとなる。すなわち、この場合には
、容量３４に対する充電電荷量の方が放電電荷量よりも
多くなり、ローパスフィルタ回路１３の出力信号ｄの電
圧値は上昇する。これにより、遅延回路１４の各遅延段
内のトランジスタ４１．４３のオン抵抗値が高くなり、
各遅延段における信号遅延量は増大する。すなわち、図
中の信号ａとｂの遅延時間差であるｔ２が大きくなる。
この状態は、ｔｌ〉４・ｔ２の状態からｔｌ−４・ｔ２
の状態となるまで続く。そして、ｔｌ−４・ｔ２の状態
になると、容量３４に対する充電電荷量と放電電荷量と
が等しくなり、信号ｄの電圧値の上昇が止まり、このま
ま安定する。
の状態となるまで続く。そして、ｔｌ−４・ｔ２の状態
になると、容量３４に対する充電電荷量と放電電荷量と
が等しくなり、信号ｄの電圧値の上昇が止まり、このま
ま安定する。
次に、上記とは逆に、ｔｌ＜４−ｔ２になったときを考
える。このとき、上記４式で与えられる電荷量の差ＱＤ
は、ＱＤ＜０となり、容量３４に対する放電電荷量の方
が充電電荷量よりも多くなる。
える。このとき、上記４式で与えられる電荷量の差ＱＤ
は、ＱＤ＜０となり、容量３４に対する放電電荷量の方
が充電電荷量よりも多くなる。
従って、ローパスフィルタ回路１３の出力信号ｄの電圧
値は下降し、遅延回路１４の各遅延段内のトランジスタ
４１．４３のオン抵抗値が低くなる。従って、各遅延段
における信号遅延量は減少し、信号ａとｂの遅延時間差
であるｔ２が小さくなる。この状態は、ｔｌく４・ｔ２
の状態からｔｌ−４・ｔ２の状態となるまで続−く。そ
して、ｔｌ−４・ｔ２の状態になると、容量３４に対す
る充電電荷量と放電電荷量とが等しくなり、信号ｄの電
圧値の降下か止まり、このまま安定する。
値は下降し、遅延回路１４の各遅延段内のトランジスタ
４１．４３のオン抵抗値が低くなる。従って、各遅延段
における信号遅延量は減少し、信号ａとｂの遅延時間差
であるｔ２が小さくなる。この状態は、ｔｌく４・ｔ２
の状態からｔｌ−４・ｔ２の状態となるまで続−く。そ
して、ｔｌ−４・ｔ２の状態になると、容量３４に対す
る充電電荷量と放電電荷量とが等しくなり、信号ｄの電
圧値の降下か止まり、このまま安定する。
このように遅延回路１４の各遅延段における遅延量ｔ２
は、上記Ａ１とＡ２の比の値に基づき、上記チャージポ
ンプ回路１２、ローパスフィルタ回路１３、遅延回路１
４及び論理回路１５からなるＰＬＬループにより、常に
一定値となるように制御される。
は、上記Ａ１とＡ２の比の値に基づき、上記チャージポ
ンプ回路１２、ローパスフィルタ回路１３、遅延回路１
４及び論理回路１５からなるＰＬＬループにより、常に
一定値となるように制御される。
すなわち、この実施例の場合、入力信号ＣＬＫ Ｉ Ｎ
が“Ａ２になっている期間ｔ１の１／４に相当する遅延
量を各遅延段で得ることができ、入力クロック信号ＣＬ
ＫＩＮに対する出力クロソク信号ＣＬ Ｋ ｏ ＩＪ
Ｔの遅延時間は３・ｔ２となる。
が“Ａ２になっている期間ｔ１の１／４に相当する遅延
量を各遅延段で得ることができ、入力クロック信号ＣＬ
ＫＩＮに対する出力クロソク信号ＣＬ Ｋ ｏ ＩＪ
Ｔの遅延時間は３・ｔ２となる。
ところで、イネーブル信号Ｅｎａｂｌｅが“Ｌ”の初期
状態のときは、初期電圧設定回路１６内の伝送ゲート５
２が導通しているので、２個の抵抗５１．５２による分
割電圧Ｖ１がローパスフィルタ回路１３の出力信号ｄの
ノードに出力されている。この後、イネーブル信号Ｅｎ
ａｂｌｅが“Ｈｏとなり、上記のようにＰＬＬループが
動作を開始する際、出力信号ｄの値は予め所定値に設定
されているため、その後、出力信号ｄの電圧値は前記ｔ
１−４・ｔ２の関係を満足させるような値に素早く安定
させることができる。この結果、上記実施例の信号遅延
回路によれば、所望する信号遅延量を動作開始後、短時
間で得ることができる。
状態のときは、初期電圧設定回路１６内の伝送ゲート５
２が導通しているので、２個の抵抗５１．５２による分
割電圧Ｖ１がローパスフィルタ回路１３の出力信号ｄの
ノードに出力されている。この後、イネーブル信号Ｅｎ
ａｂｌｅが“Ｈｏとなり、上記のようにＰＬＬループが
動作を開始する際、出力信号ｄの値は予め所定値に設定
されているため、その後、出力信号ｄの電圧値は前記ｔ
１−４・ｔ２の関係を満足させるような値に素早く安定
させることができる。この結果、上記実施例の信号遅延
回路によれば、所望する信号遅延量を動作開始後、短時
間で得ることができる。
なお、この実施例ではＡ１とＡ２との比（Ａ２／Ａ１）
の値を４に設定し、遅延回路４には３個の遅延段を設け
ることによって、３・ｔ２の遅延時間を得る場合につい
て説明したが、これはＡ２／ＡＩの値及び遅延回路４内
の遅延段の数を必要に応じて増減することにより、種々
の遅延時間を得ることができることはもちろんである。
の値を４に設定し、遅延回路４には３個の遅延段を設け
ることによって、３・ｔ２の遅延時間を得る場合につい
て説明したが、これはＡ２／ＡＩの値及び遅延回路４内
の遅延段の数を必要に応じて増減することにより、種々
の遅延時間を得ることができることはもちろんである。
第３図はこの発明に係るクロック信号発生回路の構成を
示す回路図である。この実施例回路では、上記第１図の
信号遅延回路に対し、第２の遅延回路１７と、この遅延
回路Ｉ７の出力信号をその入力側に帰還する帰還手段と
してのＮＡＮＤゲート５５からなるリング型発振回路５
６を追加するようにしたものである。
示す回路図である。この実施例回路では、上記第１図の
信号遅延回路に対し、第２の遅延回路１７と、この遅延
回路Ｉ７の出力信号をその入力側に帰還する帰還手段と
してのＮＡＮＤゲート５５からなるリング型発振回路５
６を追加するようにしたものである。
上記第２の遅延回路１７はそれぞれが前記第１の遅延回
路１４内の３個の各遅延段３７．３８．３９のそれぞれ
と同様に構成され、縦続接続された２個の遅延段５７．
５８で構成されている。そして、前記第１の遅延回路１
４の場合と同様に、両遅延段５７．５８内の各２個のト
ランジスタ４１．４３（第１図に図示）のゲートには前
記ローパスフィルタ回路１３の出力信号ｄが並列に供給
されている。
路１４内の３個の各遅延段３７．３８．３９のそれぞれ
と同様に構成され、縦続接続された２個の遅延段５７．
５８で構成されている。そして、前記第１の遅延回路１
４の場合と同様に、両遅延段５７．５８内の各２個のト
ランジスタ４１．４３（第１図に図示）のゲートには前
記ローパスフィルタ回路１３の出力信号ｄが並列に供給
されている。
上記ＮＡＮＤゲート５５には、上記第２の遅延回路１７
の出力タロツク信号ＣＬＫＯＵＴＡ及びイネーブル信号
Ｅｎａｂｌｅか入力され、このＮＡＮＤゲート５５の出
力は第２の遅延回路１７の入力側に帰還されている。
の出力タロツク信号ＣＬＫＯＵＴＡ及びイネーブル信号
Ｅｎａｂｌｅか入力され、このＮＡＮＤゲート５５の出
力は第２の遅延回路１７の入力側に帰還されている。
この実施例のクロック信号発生回路において、第１の遅
延回路１４及び第２の遅延回路１７内の各遅延段はそれ
ぞれ、前記と同様にＡ２／ＡＩの値が４のときに、入力
クロック信号ＣＬＫ ｒ ｗの１／８周期の遅延量を有
するものとする。このとき、２個の遅延段５７．５８か
らなる第２の遅延回路１７は、イネーブル信号Ｅｎａｂ
ｌｅが“Ｈ”の期間にインバータとして動作するＮＡＮ
Ｄゲート５５の出力を、１／８周期×２段−１／４周期
だけ遅延する。このため、リング型発振回路５６の出力
信号ＣＬＫＯＬＩＴＡの周波数、すなわち発振周波数ｆ
は、コ／（入力クロック信号の１／８周期に相当する時
間×２段×２）となる。すなわち、出力信号ＣＬＫＯＩ
ＪＴＡの周波数ｆは入力信号ＣＬＫＩＮの２倍の周波数
になる。なお、第４図にこの実施例回路のタイミングチ
ャートを示す。
延回路１４及び第２の遅延回路１７内の各遅延段はそれ
ぞれ、前記と同様にＡ２／ＡＩの値が４のときに、入力
クロック信号ＣＬＫ ｒ ｗの１／８周期の遅延量を有
するものとする。このとき、２個の遅延段５７．５８か
らなる第２の遅延回路１７は、イネーブル信号Ｅｎａｂ
ｌｅが“Ｈ”の期間にインバータとして動作するＮＡＮ
Ｄゲート５５の出力を、１／８周期×２段−１／４周期
だけ遅延する。このため、リング型発振回路５６の出力
信号ＣＬＫＯＬＩＴＡの周波数、すなわち発振周波数ｆ
は、コ／（入力クロック信号の１／８周期に相当する時
間×２段×２）となる。すなわち、出力信号ＣＬＫＯＩ
ＪＴＡの周波数ｆは入力信号ＣＬＫＩＮの２倍の周波数
になる。なお、第４図にこの実施例回路のタイミングチ
ャートを示す。
このように、上記実施例のクロック信号発生回路によれ
ば、入力信号の２倍の周波数信号の信号を取出すことが
できる。そして、この実施例の場合にも、位相同期ルー
プによって各遅延段の遅延量が一定になるように制御さ
れるので、出力信号ＣＬ Ｋ ｏ Ｕ Ｔ Ａの周波数
は製造条件のばらつき等の影響を受けずに安定する。し
かも、イネーブル信号Ｅｎａｂ ｌ ｅか“Ｌ”の初期
状態のときは、初期電圧設定回路１６内の伝送ゲート５
２が導通しており、２個の抵抗５１．５２による分割電
圧ｖ１が予めローパスフィルタ回路１３の出力信号ｄの
ノードに供給されているのて、イネーブル信号Ｅｎａｂ
ｌ ｅかＨ１となり、ＰＬＬループが動作を開始した
後に、短時間て所望する周波数の出力信号ＣＬＫＯＵＴ
Ａを得ることかできる。
ば、入力信号の２倍の周波数信号の信号を取出すことが
できる。そして、この実施例の場合にも、位相同期ルー
プによって各遅延段の遅延量が一定になるように制御さ
れるので、出力信号ＣＬ Ｋ ｏ Ｕ Ｔ Ａの周波数
は製造条件のばらつき等の影響を受けずに安定する。し
かも、イネーブル信号Ｅｎａｂ ｌ ｅか“Ｌ”の初期
状態のときは、初期電圧設定回路１６内の伝送ゲート５
２が導通しており、２個の抵抗５１．５２による分割電
圧ｖ１が予めローパスフィルタ回路１３の出力信号ｄの
ノードに供給されているのて、イネーブル信号Ｅｎａｂ
ｌ ｅかＨ１となり、ＰＬＬループが動作を開始した
後に、短時間て所望する周波数の出力信号ＣＬＫＯＵＴ
Ａを得ることかできる。
第５図はこの発明のクロック信号発生回路の他の実施例
による構成を示すものである。この実施例回路では、ロ
ーパスフィルタ回路１３の出力信号ｄをＰチャネル及び
ＮチャネルのＭＯＳトランジスタからなる伝送ゲート５
９を介して前記第２の遅延回路１７に供給すると共に、
第２の遅延回路Ｉ７における信号ｄの経路と電源電圧ｖ
ＤＤとの間にＰチャネルのＭＯＳトランジスタ６０を挿
入するようにしたものである。また、この場合、第２の
遅延回路１７の出力信号を入力側に帰還する帰還手段と
して、前記ＮＡＮＤゲート５５の代わりにインバータ６
１が用いられている。
による構成を示すものである。この実施例回路では、ロ
ーパスフィルタ回路１３の出力信号ｄをＰチャネル及び
ＮチャネルのＭＯＳトランジスタからなる伝送ゲート５
９を介して前記第２の遅延回路１７に供給すると共に、
第２の遅延回路Ｉ７における信号ｄの経路と電源電圧ｖ
ＤＤとの間にＰチャネルのＭＯＳトランジスタ６０を挿
入するようにしたものである。また、この場合、第２の
遅延回路１７の出力信号を入力側に帰還する帰還手段と
して、前記ＮＡＮＤゲート５５の代わりにインバータ６
１が用いられている。
上記伝送ゲート５９は、前記イネーブル信号Ｅｎａｂｌ
ｅ、 Ｅｎａｂｌｅよりも所定時間遅れて活性化される
イネーブル信号Ｅｎａｂｌｅ’ 、 Ｅｎａｂｌｅ’
により制御されるようになっており、上記ＭＯＳトラン
ジスタ６０のゲートにはイネーブル信号Ｅｎａｂ ｌ
ｅ’か供給される。
ｅ、 Ｅｎａｂｌｅよりも所定時間遅れて活性化される
イネーブル信号Ｅｎａｂｌｅ’ 、 Ｅｎａｂｌｅ’
により制御されるようになっており、上記ＭＯＳトラン
ジスタ６０のゲートにはイネーブル信号Ｅｎａｂ ｌ
ｅ’か供給される。
このような構成において、イネーブル信号Ｅｎａｂｌｅ
か“Ｌ′であり、初期電圧設定回路１６から分割電圧■
１がローパスフィルタ回路１３の出力信号ｄのノードに
出力されているとき、伝送ゲート５９はオフ状態であり
、ＭＯＳトランジスタ６０はオンしている。従って、こ
のとき、オン状態のＭＯＳ）ランジスタロ０を介して第
２の遅延回路１７における信号ｄの経路が“Ｈ“に設定
され、第２の遅延回路１７及びインバータ６１からなる
リング型発振回路５６の発振動作が停止する。次にイネ
ーブル信号Ｅｎａｂ Ｉ ｅがＨ＃にされ、前記ＰＬＬ
ループが動作を開始した後、第１の遅延回路１４で所望
する遅延量が得られるようになった時点でイネーブル信
号Ｅｎａｂｌｅ 、 Ｅｎａｂｌｅ’か活性化される
。これにより、伝送ゲート５９がオン、ＭＯＳトランジ
スタ６０がオフし、ローパスフィルタ回路１３の出力信
号ｄが第２の遅延回路１７に供給され、リング型発振回
路５６の発振動作が開始される。
か“Ｌ′であり、初期電圧設定回路１６から分割電圧■
１がローパスフィルタ回路１３の出力信号ｄのノードに
出力されているとき、伝送ゲート５９はオフ状態であり
、ＭＯＳトランジスタ６０はオンしている。従って、こ
のとき、オン状態のＭＯＳ）ランジスタロ０を介して第
２の遅延回路１７における信号ｄの経路が“Ｈ“に設定
され、第２の遅延回路１７及びインバータ６１からなる
リング型発振回路５６の発振動作が停止する。次にイネ
ーブル信号Ｅｎａｂ Ｉ ｅがＨ＃にされ、前記ＰＬＬ
ループが動作を開始した後、第１の遅延回路１４で所望
する遅延量が得られるようになった時点でイネーブル信
号Ｅｎａｂｌｅ 、 Ｅｎａｂｌｅ’か活性化される
。これにより、伝送ゲート５９がオン、ＭＯＳトランジ
スタ６０がオフし、ローパスフィルタ回路１３の出力信
号ｄが第２の遅延回路１７に供給され、リング型発振回
路５６の発振動作が開始される。
このような構成によれば、リング型発振回路５６の発振
動作が開始された直後から、その出力信号ＣＬＫｏｕＴ
Ａの周波数は所望値に近い値となる。このため、この信
号ＣＬＫｏＵＴＡを使用する図示しない他の回路では、
その動作がほぼ正規の周波数のクロック信号で制御され
ることになり、安定した動作か行われる。
動作が開始された直後から、その出力信号ＣＬＫｏｕＴ
Ａの周波数は所望値に近い値となる。このため、この信
号ＣＬＫｏＵＴＡを使用する図示しない他の回路では、
その動作がほぼ正規の周波数のクロック信号で制御され
ることになり、安定した動作か行われる。
第６図はこの発明のクロック信号発生回路の他の実施例
による構成を示すブロック図である。この実施例のクロ
ック信号発生回路は、前記基準電流設定回路１１、チャ
ージポンプ回路１２、ローパスフィルタ回路１３、第１
の信号遅延回路１４、第１の信号遅延回路１４内の各遅
延段の遅延量検出手段である第１の論理回路１５、第２
の信号遅延回路１７及びこの第２の信号遅延回路１７の
出力を入力側に帰還し、第２の信号遅延回路１７と共に
リング型発振回路５６を構成する帰還回路１８の他に、
発振周波数検出回路１９と、２個の論理ゲート回路Ｇｌ
、Ｇ２のいずれか一方が選択的に設けられる。なお、第
１の信号遅延回路１４内に前記第５図に示すような遅延
段３７が１個のみ設けられる場合には、図中、破線で示
すように入力信号ＣＬＫ Ｉ Ｎが第１の論理回路１５
に入力される。
による構成を示すブロック図である。この実施例のクロ
ック信号発生回路は、前記基準電流設定回路１１、チャ
ージポンプ回路１２、ローパスフィルタ回路１３、第１
の信号遅延回路１４、第１の信号遅延回路１４内の各遅
延段の遅延量検出手段である第１の論理回路１５、第２
の信号遅延回路１７及びこの第２の信号遅延回路１７の
出力を入力側に帰還し、第２の信号遅延回路１７と共に
リング型発振回路５６を構成する帰還回路１８の他に、
発振周波数検出回路１９と、２個の論理ゲート回路Ｇｌ
、Ｇ２のいずれか一方が選択的に設けられる。なお、第
１の信号遅延回路１４内に前記第５図に示すような遅延
段３７が１個のみ設けられる場合には、図中、破線で示
すように入力信号ＣＬＫ Ｉ Ｎが第１の論理回路１５
に入力される。
上記発振周波数検出回路１９には前記一定周波数の入力
信号ＣＬＫ Ｉ Ｎ及び上記リング型発振回路５６の出
力信号ＣＬＫＯＬＩＴＡが供給される。そして、上記発
振周波数検出回路１９は、信号ＣＬＫＯＵＴＡの周波数
に応した信号ｅを発生する。この信号ｅは上記一方の論
理ゲート回路Ｇ１もしくは他方の論理ゲート回路Ｇ２に
供給される。
信号ＣＬＫ Ｉ Ｎ及び上記リング型発振回路５６の出
力信号ＣＬＫＯＬＩＴＡが供給される。そして、上記発
振周波数検出回路１９は、信号ＣＬＫＯＵＴＡの周波数
に応した信号ｅを発生する。この信号ｅは上記一方の論
理ゲート回路Ｇ１もしくは他方の論理ゲート回路Ｇ２に
供給される。
上記一方の論理ゲート回路Ｇ１は前記第１の論理回路１
５の出力信号Ｃの経路の途中に設けられており、この論
理ゲート回路Ｇ１は上記発振周波数検出回路１９の出力
信号ｅに応じて信号Ｃの論理レベルを制御し、チャージ
ポンプ回路１２に信号Ｃ′として出力する。また、他方
の論理ゲート回路Ｇ２はチャージポンプ回路１２への入
力信号ＣＬＫＩＮの経路の途中に設けられており、この
論理ゲート回路Ｇ２は上記発振周波数検出回路１９の出
力信号ｅに応じて人力信号ＣＬＫＩＮの論理レベルを制
御し、ＣＬＫ Ｉ Ｎ としてチャージポンプ回路１
２に供給する。
５の出力信号Ｃの経路の途中に設けられており、この論
理ゲート回路Ｇ１は上記発振周波数検出回路１９の出力
信号ｅに応じて信号Ｃの論理レベルを制御し、チャージ
ポンプ回路１２に信号Ｃ′として出力する。また、他方
の論理ゲート回路Ｇ２はチャージポンプ回路１２への入
力信号ＣＬＫＩＮの経路の途中に設けられており、この
論理ゲート回路Ｇ２は上記発振周波数検出回路１９の出
力信号ｅに応じて人力信号ＣＬＫＩＮの論理レベルを制
御し、ＣＬＫ Ｉ Ｎ としてチャージポンプ回路１
２に供給する。
次に上記実施例を具体的な回路を用いて説明する。
第７図のクロック信号主回路は、一方の論理ゲート回路
Ｇ１を設けた場合の具体的回路構成を示すものである。
Ｇ１を設けた場合の具体的回路構成を示すものである。
発振周波数検出回路１９は、それぞれＱ出力端子の信号
がＤ入力端子に帰還され、前段のＱ出力端子の信号が後
段のＣＬＫ （クロック信号）入力端子に供給され、４
進のバイナリカウンタを構成する２個のバイナリカウン
タ回路７１．７２と、上記両バイナリカウンタ回路７１
．７２のＱ出力端子の信号が並列に供給されるＮＡＮＤ
ゲート７３と、上記ＮＡＮＤゲート７３の出力信号が一
方の入力として、イネーブル信号Ｅｎａｂｌｅか他方の
入力としてそれぞれ供給される２個のＮＡＮＤゲートか
らなるフロップフロップ回路７４と、上記フロップフロ
ップ回路７４の出力を反転して信号ＣＬＫＯＬＩＴＡの
周波数に応じた信号ｅを発生するインバータ７５と、イ
ネーブル信号Ｅｎａｂｌｅ及び入力信号ＣＬＫＩＮから
の信号が供給されるＮＡＮＤゲート７６及びこのＮＡＮ
Ｄゲート７６の出力を反転するインバータ７７とから構
成されている。上記前段のバイナリカウンタ回路７１の
ＣＬＫ端子には前記リング型発振回路５６の出力信号Ｃ
ＬＫＯＩＪＴＡか供給され、上記インバータ７７の出力
は上記バイナリカウンタ回路７１．７２の各ＣＬ（クリ
ア信号）入力端子に並列に供給される。
がＤ入力端子に帰還され、前段のＱ出力端子の信号が後
段のＣＬＫ （クロック信号）入力端子に供給され、４
進のバイナリカウンタを構成する２個のバイナリカウン
タ回路７１．７２と、上記両バイナリカウンタ回路７１
．７２のＱ出力端子の信号が並列に供給されるＮＡＮＤ
ゲート７３と、上記ＮＡＮＤゲート７３の出力信号が一
方の入力として、イネーブル信号Ｅｎａｂｌｅか他方の
入力としてそれぞれ供給される２個のＮＡＮＤゲートか
らなるフロップフロップ回路７４と、上記フロップフロ
ップ回路７４の出力を反転して信号ＣＬＫＯＬＩＴＡの
周波数に応じた信号ｅを発生するインバータ７５と、イ
ネーブル信号Ｅｎａｂｌｅ及び入力信号ＣＬＫＩＮから
の信号が供給されるＮＡＮＤゲート７６及びこのＮＡＮ
Ｄゲート７６の出力を反転するインバータ７７とから構
成されている。上記前段のバイナリカウンタ回路７１の
ＣＬＫ端子には前記リング型発振回路５６の出力信号Ｃ
ＬＫＯＩＪＴＡか供給され、上記インバータ７７の出力
は上記バイナリカウンタ回路７１．７２の各ＣＬ（クリ
ア信号）入力端子に並列に供給される。
また、論理ゲート回路Ｇ１は、前記第１の論理回路１５
の出力信号Ｃ及び上記発振周波数検出回路１９の出力信
号ｅが供給されるＮＯＲゲート７８と、イネーブル信号
Ｅｎａｂ Ｉ ｅを反転するインバータ７９と、上記Ｎ
ＯＲゲート７８とインバータ７９の出力信号が供給され
るＮＯＲゲート８０とから構成されており、このＮＯＲ
ゲート８０の出力信号が前記信号Ｃ′としてチャージポ
ンプ回路１２内のトランジスタ３２のゲートに供給され
る。
の出力信号Ｃ及び上記発振周波数検出回路１９の出力信
号ｅが供給されるＮＯＲゲート７８と、イネーブル信号
Ｅｎａｂ Ｉ ｅを反転するインバータ７９と、上記Ｎ
ＯＲゲート７８とインバータ７９の出力信号が供給され
るＮＯＲゲート８０とから構成されており、このＮＯＲ
ゲート８０の出力信号が前記信号Ｃ′としてチャージポ
ンプ回路１２内のトランジスタ３２のゲートに供給され
る。
この実施例回路ではさらに、ローパスフィルタ回路１３
の出力信号ｄのノードと電源電圧ＶＤＤＯ印加点との間
に、イネーブル信号Ｅｎａｂｌｅがゲートに供給されて
いるＰチャネルのＭＯＳ）ランジスタ８１が挿入されて
いると共に、入力信号ＣＬＫ Ｉ Ｎはイネーブル信号
Ｅｎａｂｌｅと共にＮＡＮＤゲート８２に供給され、さ
らにインバータ８３を介して各ノードに供給されている
。なお、前記第２の信号遅延回路１７内には１個の遅延
段５７のみが設けられている。
の出力信号ｄのノードと電源電圧ＶＤＤＯ印加点との間
に、イネーブル信号Ｅｎａｂｌｅがゲートに供給されて
いるＰチャネルのＭＯＳ）ランジスタ８１が挿入されて
いると共に、入力信号ＣＬＫ Ｉ Ｎはイネーブル信号
Ｅｎａｂｌｅと共にＮＡＮＤゲート８２に供給され、さ
らにインバータ８３を介して各ノードに供給されている
。なお、前記第２の信号遅延回路１７内には１個の遅延
段５７のみが設けられている。
いま、この実施例回路において、発振周波数検出回路１
９が設けられていない場合、チャージポンプ回路１２内
のトランジスタ３０における前記Ａ１の値と、トランジ
スタ３３における前記Ａ２の値との比であるＡ ２／Ａ
Ｉの値が２０にされているとする。このとき、リング
型発振回路５６の出力信号ＣＬＫＯＵＴＡは、前記１〜
４式より入力信号ＣＬＫＩＮに対し１０倍の周波数で安
定発振するはずである。
９が設けられていない場合、チャージポンプ回路１２内
のトランジスタ３０における前記Ａ１の値と、トランジ
スタ３３における前記Ａ２の値との比であるＡ ２／Ａ
Ｉの値が２０にされているとする。このとき、リング
型発振回路５６の出力信号ＣＬＫＯＵＴＡは、前記１〜
４式より入力信号ＣＬＫＩＮに対し１０倍の周波数で安
定発振するはずである。
ところが、イネーブル信号Ｅｎａｂｌｅか“Ｌ″から“
Ｈ′に立ち上がった直後には、ローパスフィルタ回路１
３の出力ノードの信号ｄはトランジスタ８１によって電
源電圧ＶＤＤに初期設定されている。このため、イネー
ブル信号Ｅｎａｂｌｅが“Ｈ“になってこの回路が動作
を開始し、ローパスフィルタ回路１３の出力信号ｄが降
下し、ＣＬＫＯＬＩＴＡがＣＬＫ Ｉ Ｎの１０倍の周
波数に達して安定発振するまでの値に信号ｄの電圧が至
るまでにはかなりの時間が必要である。しかしながら、
上記実施例回路では発振周波数検出回路１９が設けられ
ているために、上記時間を大幅に短縮することが可能で
ある。
Ｈ′に立ち上がった直後には、ローパスフィルタ回路１
３の出力ノードの信号ｄはトランジスタ８１によって電
源電圧ＶＤＤに初期設定されている。このため、イネー
ブル信号Ｅｎａｂｌｅが“Ｈ“になってこの回路が動作
を開始し、ローパスフィルタ回路１３の出力信号ｄが降
下し、ＣＬＫＯＬＩＴＡがＣＬＫ Ｉ Ｎの１０倍の周
波数に達して安定発振するまでの値に信号ｄの電圧が至
るまでにはかなりの時間が必要である。しかしながら、
上記実施例回路では発振周波数検出回路１９が設けられ
ているために、上記時間を大幅に短縮することが可能で
ある。
以下、上記実施例回路の動作を第８図のタイミングチャ
ートを用いて説明する。
ートを用いて説明する。
上記のように発振周波数検出回路１９には４進カウンタ
が設けられており、このカウンタには入力クロックとし
てＣＬＫＯＵＴＡが、クリア入力として入力信号ＣＬＫ
Ｉｓがそれぞれ供給されている。いま、Ｅｎａｂｌｅ
が“Ｈ”になり、この回路が動作を開始し始めた時から
、ＣＬＫ Ｉ Ｎの“Ｈ”期間にＣＬＫＯＵＴＡが３発
存在するようになるまで、ＮＡＮＤゲート７３の出力信
号ｆは“Ｈ”のままになっている。このため、フロップ
フロップ回路７４の出力信号ｇは“Ｌ２となり、信号ｅ
は“Ｈ”となる。このとき、論理ゲート回路Ｇ１ては、
論理回路１５からの出力信号Ｃに無関係に出力信号Ｃ′
が“Ｈｏとなり、この信号Ｃ′がゲートに供給されるチ
ャージポンプ回路１２内のトランジスタ３２はオン状態
になる。
が設けられており、このカウンタには入力クロックとし
てＣＬＫＯＵＴＡが、クリア入力として入力信号ＣＬＫ
Ｉｓがそれぞれ供給されている。いま、Ｅｎａｂｌｅ
が“Ｈ”になり、この回路が動作を開始し始めた時から
、ＣＬＫ Ｉ Ｎの“Ｈ”期間にＣＬＫＯＵＴＡが３発
存在するようになるまで、ＮＡＮＤゲート７３の出力信
号ｆは“Ｈ”のままになっている。このため、フロップ
フロップ回路７４の出力信号ｇは“Ｌ２となり、信号ｅ
は“Ｈ”となる。このとき、論理ゲート回路Ｇ１ては、
論理回路１５からの出力信号Ｃに無関係に出力信号Ｃ′
が“Ｈｏとなり、この信号Ｃ′がゲートに供給されるチ
ャージポンプ回路１２内のトランジスタ３２はオン状態
になる。
したがって、この期間では、論理回路１５の出力信号Ｃ
のレベルに無関係にチャージポンプ回路１２では容量３
４の放電動作（ディスチャージ）が継続的に行われる。
のレベルに無関係にチャージポンプ回路１２では容量３
４の放電動作（ディスチャージ）が継続的に行われる。
これにより、信号ｄの電圧値は一定の傾きで低下してい
く。
く。
これは、本来ならば信号Ｃに基づき、前記第２図中に示
したような１段当たり遅延量ｔ２の期間に容量３４がデ
ィスチャージ制御され、信号ｄの電圧値が制御されるも
のである。しかし、この実施例の場合には、信号ｄの電
圧値がｖＤＤに近い場合には信号Ｃによらずに強制的に
容量３４を継続的にディスチャージさせることにより、
信号ｄの電圧値を急速に所望する値に接近させることが
できる。
したような１段当たり遅延量ｔ２の期間に容量３４がデ
ィスチャージ制御され、信号ｄの電圧値が制御されるも
のである。しかし、この実施例の場合には、信号ｄの電
圧値がｖＤＤに近い場合には信号Ｃによらずに強制的に
容量３４を継続的にディスチャージさせることにより、
信号ｄの電圧値を急速に所望する値に接近させることが
できる。
そして、ＣＬＫ Ｉ Ｎの“Ｈ”期間にＣＬＫＯＬＩＴ
Ａが３発以上存在するようになると（ＣＬＫＯＵＴいの
周波数がＣＬＫＩＮの６倍以上になると）、フロップフ
ロップ回路７４の出力信号ｇが“Ｈ”となり、信号ｅは
Ｌ”となる。このとき、論理回路Ｇ１は論理回路１５か
らの出力信号ＣをそのままＣ′として出力するため、前
記第１図の実施例回路と同様な動作により容量３４の充
、放電が行われ、入力信号ＣＬＫ Ｉ Ｎに対して１０
倍の周波数で安定発振するようにリング型発振回路５６
の動作が制御される。
Ａが３発以上存在するようになると（ＣＬＫＯＵＴいの
周波数がＣＬＫＩＮの６倍以上になると）、フロップフ
ロップ回路７４の出力信号ｇが“Ｈ”となり、信号ｅは
Ｌ”となる。このとき、論理回路Ｇ１は論理回路１５か
らの出力信号ＣをそのままＣ′として出力するため、前
記第１図の実施例回路と同様な動作により容量３４の充
、放電が行われ、入力信号ＣＬＫ Ｉ Ｎに対して１０
倍の周波数で安定発振するようにリング型発振回路５６
の動作が制御される。
第９図のクロック信号主回路は、上記第６図の実施例回
路において、他方の論理ゲート回路Ｇ２を設けた場合の
具体的回路構成を示すものである。
路において、他方の論理ゲート回路Ｇ２を設けた場合の
具体的回路構成を示すものである。
この場合、発振周波数検出回路１９は、前記第７図のも
のからインバータ７５が取り除かれており、フロップフ
ロップ７４の出力信号が信号ｅとして出力される。
のからインバータ７５が取り除かれており、フロップフ
ロップ７４の出力信号が信号ｅとして出力される。
また、論理ゲート回路Ｇ２は、前記インバータ８３の出
力信号を反転するインバータ８４と、このインバータ８
４の出力信号及び上記発振周波数検出回路１９の出力信
号ｅが供給されるＮＡＮＤゲート８５とから構成されて
おり、このＮＡＮＤゲート８５の出力信号が前記信号Ｃ
ＬＫ Ｉ Ｎ としてチャージポンプ回路１２内のト
ランジスタ３１のゲートに供給される。
力信号を反転するインバータ８４と、このインバータ８
４の出力信号及び上記発振周波数検出回路１９の出力信
号ｅが供給されるＮＡＮＤゲート８５とから構成されて
おり、このＮＡＮＤゲート８５の出力信号が前記信号Ｃ
ＬＫ Ｉ Ｎ としてチャージポンプ回路１２内のト
ランジスタ３１のゲートに供給される。
この実施例回路では、リング型発振回路５６の出力信号
ＣＬＫＯＵＴＡはそのまま外部に出力されずに、上記発
振周波数検出回路１９の出力信号ｅのレベルに応じて出
力されるようになっている。すなわち、信号ＣＬＫＯＵ
ＴＡは信号ｅと共にＮＡＮＤゲート８６に供給されされ
、このＮＡＮＤゲート８６の出力信号はインバータ８７
に供給され、このインバータ８７の出力信号ＣＬＫＯＵ
ＴＢが外部に出力されるようになっている。さらにこの
実施例回路では、接地電圧ＧＮＤと信号ｄのノードとの
間にＮチャネルのＭＯＳトランジスタ８８のソース、ド
レイン間が挿入されている。そして、このトランジスタ
８８のゲートには、第１０図に示すように前記信号Ｅｎ
ａｂｌｅに同期したワンショット・パルス信号ｅｎａｂ
ｌｅｌが供給される。
ＣＬＫＯＵＴＡはそのまま外部に出力されずに、上記発
振周波数検出回路１９の出力信号ｅのレベルに応じて出
力されるようになっている。すなわち、信号ＣＬＫＯＵ
ＴＡは信号ｅと共にＮＡＮＤゲート８６に供給されされ
、このＮＡＮＤゲート８６の出力信号はインバータ８７
に供給され、このインバータ８７の出力信号ＣＬＫＯＵ
ＴＢが外部に出力されるようになっている。さらにこの
実施例回路では、接地電圧ＧＮＤと信号ｄのノードとの
間にＮチャネルのＭＯＳトランジスタ８８のソース、ド
レイン間が挿入されている。そして、このトランジスタ
８８のゲートには、第１０図に示すように前記信号Ｅｎ
ａｂｌｅに同期したワンショット・パルス信号ｅｎａｂ
ｌｅｌが供給される。
この実施例回路では第１０図のタイミングチャートに示
すように、Ｅｎａｂｌｅが“Ｈ”になり、この回路が動
作を開始し始めた時から、ＣＬＫ Ｉ ｓの“Ｈ”期間
にＣＬＫＯＬＩＴＡが３発存在するようになるまで、Ｎ
ＡＮＤゲート７３の出力信号ｆは“Ｈ＃のままになって
いる。このため、発振周波数検出回路１９の出力信号ｅ
は“Ｌｏとなる。このとき、論理ゲート回路Ｇ２では、
入力信号ＣＬＫ ｒ ｓに無関係にＣＬＫ Ｉ Ｎ
が“Ｈ”となり、この信号ＣＬＫＩＮ’がゲートに供給
されるチャージポンプ回路１２内のトランジスタ３１は
オフ状態になる。したがって、この期間では、入力信号
ＣＬＫＩＮのレベルに無関係にチャージポンプ回路１２
では容量３４の充電動作（プリチャージ）が継続的に行
われなくなる。また、信号ｄのノードと接地電圧ＧＮＤ
との間に挿入されているトランジスタ８８は、信号ｅｎ
ａｂｌｅがＨ１に立ち上がった際にオン状態にされ、こ
れにより信号ｄのノードの電圧が確実に降下することに
なる。
すように、Ｅｎａｂｌｅが“Ｈ”になり、この回路が動
作を開始し始めた時から、ＣＬＫ Ｉ ｓの“Ｈ”期間
にＣＬＫＯＬＩＴＡが３発存在するようになるまで、Ｎ
ＡＮＤゲート７３の出力信号ｆは“Ｈ＃のままになって
いる。このため、発振周波数検出回路１９の出力信号ｅ
は“Ｌｏとなる。このとき、論理ゲート回路Ｇ２では、
入力信号ＣＬＫ ｒ ｓに無関係にＣＬＫ Ｉ Ｎ
が“Ｈ”となり、この信号ＣＬＫＩＮ’がゲートに供給
されるチャージポンプ回路１２内のトランジスタ３１は
オフ状態になる。したがって、この期間では、入力信号
ＣＬＫＩＮのレベルに無関係にチャージポンプ回路１２
では容量３４の充電動作（プリチャージ）が継続的に行
われなくなる。また、信号ｄのノードと接地電圧ＧＮＤ
との間に挿入されているトランジスタ８８は、信号ｅｎ
ａｂｌｅがＨ１に立ち上がった際にオン状態にされ、こ
れにより信号ｄのノードの電圧が確実に降下することに
なる。
すなわち、信号Ｅｎａｂｌｅが“Ｈ“になった後に第１
の信号遅延回路１４内の遅延段３７．３８におけるイン
バータ４Ｂ（いずれも第５図中に図示）の出力レベルが
定まらず、これらの出力が不確定となり、仮に信号Ｃの
ノードが“Ｌｌでかつ信号ｄのノードがディスチャージ
されずに“Ｈルベルがダイナミック的に保持されるよう
な場合でも、上記トランジスタ８８がオンすることによ
って信号ｄのノードの電圧がいくらかでも降下すること
になる。
の信号遅延回路１４内の遅延段３７．３８におけるイン
バータ４Ｂ（いずれも第５図中に図示）の出力レベルが
定まらず、これらの出力が不確定となり、仮に信号Ｃの
ノードが“Ｌｌでかつ信号ｄのノードがディスチャージ
されずに“Ｈルベルがダイナミック的に保持されるよう
な場合でも、上記トランジスタ８８がオンすることによ
って信号ｄのノードの電圧がいくらかでも降下すること
になる。
これにより、第１の信号遅延回路１４に入力信号ＣＬＫ
Ｉ Ｎか伝わり、信号Ｃのノートに“Ｈ”のパルスが
確実に出始め、信号ｄの電位か発振周波数検出回路１９
によるプリチャージを阻止することて、信号ｄの電位か
一定の傾きで低下していくことになる。そして、ＣＬＫ
Ｉ Ｎの“Ｈ”期間にＣＬＫＯＵＴＡか３発以上存在
するようになると、発振周波数検出回路１９の出力信号
ｅが“Ｈ″となる。このとき、論理ゲート回路Ｇ２は入
力信号ＣＬＫ Ｉ ＮをそのままＣＬＫ Ｉ Ｎ と
して出力するため、前記第１図の実施例回路と同様な動
作により容ｊｉ３４の充、放電か行われ、入力信号ＣＩ
、ＫｉＮに対して１０倍の周波数で安定発振するように
リング型発振回路５６の動作が制御される。
Ｉ Ｎか伝わり、信号Ｃのノートに“Ｈ”のパルスが
確実に出始め、信号ｄの電位か発振周波数検出回路１９
によるプリチャージを阻止することて、信号ｄの電位か
一定の傾きで低下していくことになる。そして、ＣＬＫ
Ｉ Ｎの“Ｈ”期間にＣＬＫＯＵＴＡか３発以上存在
するようになると、発振周波数検出回路１９の出力信号
ｅが“Ｈ″となる。このとき、論理ゲート回路Ｇ２は入
力信号ＣＬＫ Ｉ ＮをそのままＣＬＫ Ｉ Ｎ と
して出力するため、前記第１図の実施例回路と同様な動
作により容ｊｉ３４の充、放電か行われ、入力信号ＣＩ
、ＫｉＮに対して１０倍の周波数で安定発振するように
リング型発振回路５６の動作が制御される。
また、この実施例回路では、ＣＬＫＯＵＴＡの周波数が
ＣＬＫ Ｉ Ｎの６倍以上になり、発振周波数検出回路
１９の出力信号ｅが“Ｈ″になった時点でＮＡＮＤゲー
ト８６が開き、ＣＬＫｏｕｒＡと同じ周波数の信号ＣＬ
Ｋｏυ丁Ｂが外部に出力される。
ＣＬＫ Ｉ Ｎの６倍以上になり、発振周波数検出回路
１９の出力信号ｅが“Ｈ″になった時点でＮＡＮＤゲー
ト８６が開き、ＣＬＫｏｕｒＡと同じ周波数の信号ＣＬ
Ｋｏυ丁Ｂが外部に出力される。
なお、上記実施例回路では、Ｅｎａｂｌｅが“Ｌ″にな
ったとき、初期設定用あるいはＥｎａｂｌｅの“Ｌ”期
間中のゲートフロルティング対策として、信号Ｅｎａｂ
ｌｅもしくはＥｎａｂｌｅを入力するプルアップ、プル
ダウン用トランジスタを第１の信号遅延回路１４内の各
遅延段におけるインバータ４２．４５（いずれも第５図
中に図示）の入力側に設ける場合もある。
ったとき、初期設定用あるいはＥｎａｂｌｅの“Ｌ”期
間中のゲートフロルティング対策として、信号Ｅｎａｂ
ｌｅもしくはＥｎａｂｌｅを入力するプルアップ、プル
ダウン用トランジスタを第１の信号遅延回路１４内の各
遅延段におけるインバータ４２．４５（いずれも第５図
中に図示）の入力側に設ける場合もある。
このように上記第７図及び第９図の実施例回路では、リ
ング型発振回路５Ｂの発振周波数を検出する回路を設け
たことにより、前記第１図の実施例回路のように初期電
圧設定回路１Ｂにより信号ｄに初期電圧を与えた場合と
同様に、信号ｄの電圧値をより早く所定値に設定するこ
とができる。これにより、安定発振するまでの時間を大
幅に短縮することができる。
ング型発振回路５Ｂの発振周波数を検出する回路を設け
たことにより、前記第１図の実施例回路のように初期電
圧設定回路１Ｂにより信号ｄに初期電圧を与えた場合と
同様に、信号ｄの電圧値をより早く所定値に設定するこ
とができる。これにより、安定発振するまでの時間を大
幅に短縮することができる。
第１１図はこの発明の他のクロック信号発生回路の構成
を示す回路図である。この実施例回路は３Ｍ類の異なる
クロック信号を発生する回路であり、基本的には３個の
回路ブロック９１．９２．９３で構成されている。
を示す回路図である。この実施例回路は３Ｍ類の異なる
クロック信号を発生する回路であり、基本的には３個の
回路ブロック９１．９２．９３で構成されている。
一つのブロック９１は、前記基準電流設定回路１１を除
いて前記第５図の実施例回路と同様に構成されている。
いて前記第５図の実施例回路と同様に構成されている。
すなわち、このブロック９Ｉはチャージポンプ回路１２
、ローパスフィルタ回路１３、第１の遅延回路１４、第
１の論理回路１５、初期電圧設定回路１６、第２の遅延
回路１７及び帰還手段としてのインバータ６１を備えて
おり、第２の遅延回路１７内には２個の遅延段が設けら
れている。他のブロック９２は、チャージポンプ回路１
２、ローパスフィルタ回路１３、第１の遅延回路Ｉ４、
第１の論理回路１５、初期電圧設定回路１６及び第２の
論理回路９４を備えている。このブロック９２内の第２
の論理回路９４は、同じブロック内の第１の遅延回路１
４の出力信号及び入力信号ＣＬＫ Ｉ Ｎに基づき入力
信号ＣＬＫ Ｉ Ｎと同じ周波数の２相のクロック信号
φ１．φ２を発生する。なお、上記第２の論理回路９４
については後に詳述する。残りのブロック９３は、前記
基準電流設定回路１１を除いて前記第５図の実施例回路
と同様に構成されている。すなわち、このブロック９３
はチャージポンプ回路１２、ローパスフィルタ回路１３
、第１の遅延回路１４、第１の論理回路１５、初期電圧
設定回路１６、第２の遅延回路１７及び帰還手段として
のインバータ６１を備えており、第２の遅延回路１７内
には１個の遅延段のみが設けられている。そして、上記
３個のブロック９１．９２．９３にはこれら３個のブロ
ックに共通に設けられた１個の基準電流設定回路１１か
ら前記電圧ＶＰ、ＶＮが供給されている。
、ローパスフィルタ回路１３、第１の遅延回路１４、第
１の論理回路１５、初期電圧設定回路１６、第２の遅延
回路１７及び帰還手段としてのインバータ６１を備えて
おり、第２の遅延回路１７内には２個の遅延段が設けら
れている。他のブロック９２は、チャージポンプ回路１
２、ローパスフィルタ回路１３、第１の遅延回路Ｉ４、
第１の論理回路１５、初期電圧設定回路１６及び第２の
論理回路９４を備えている。このブロック９２内の第２
の論理回路９４は、同じブロック内の第１の遅延回路１
４の出力信号及び入力信号ＣＬＫ Ｉ Ｎに基づき入力
信号ＣＬＫ Ｉ Ｎと同じ周波数の２相のクロック信号
φ１．φ２を発生する。なお、上記第２の論理回路９４
については後に詳述する。残りのブロック９３は、前記
基準電流設定回路１１を除いて前記第５図の実施例回路
と同様に構成されている。すなわち、このブロック９３
はチャージポンプ回路１２、ローパスフィルタ回路１３
、第１の遅延回路１４、第１の論理回路１５、初期電圧
設定回路１６、第２の遅延回路１７及び帰還手段として
のインバータ６１を備えており、第２の遅延回路１７内
には１個の遅延段のみが設けられている。そして、上記
３個のブロック９１．９２．９３にはこれら３個のブロ
ックに共通に設けられた１個の基準電流設定回路１１か
ら前記電圧ＶＰ、ＶＮが供給されている。
第１２図は上記ブロック９２内に設けられた第２の論理
回路９４の詳細な構成を示すものである。図において、
入力信号ＣＬＫ Ｉ Ｎ及び同じブロック内の第１の遅
延回路１４における最終段の遅延段３９のインバータ４
Ｂの出力信号とが入力されるＮＡＮＤゲート９５、上記
両信号をそれぞれ反転する２個のインバータ９６．９７
、上記両インバータ９６．９７の出力信号が入力される
ＮＡＮＤゲート９８、上記両ＮＡＮＤゲート９５．９８
の各出力信号をそれぞれ反転する２個のインバータ９９
． １００とから構成されている。
回路９４の詳細な構成を示すものである。図において、
入力信号ＣＬＫ Ｉ Ｎ及び同じブロック内の第１の遅
延回路１４における最終段の遅延段３９のインバータ４
Ｂの出力信号とが入力されるＮＡＮＤゲート９５、上記
両信号をそれぞれ反転する２個のインバータ９６．９７
、上記両インバータ９６．９７の出力信号が入力される
ＮＡＮＤゲート９８、上記両ＮＡＮＤゲート９５．９８
の各出力信号をそれぞれ反転する２個のインバータ９９
． １００とから構成されている。
上記実施例回路では、第１３図のタイミングチャートに
示すように、ブロック９１は入力信号ＣＬＫ Ｉ Ｎか
ら出力信号ＣＬＫＯＵＴ １を作り、ブロック９２は入
力信号ＣＬＫ Ｉ Ｎから２相のクロック信号φ１゜φ
２を作り、さらにブロック９３は入力信号ＣＬＫ ＋
Ｎから出力信号ＣＬＫＯＬＩ７２を作る。なお、第１３
図のタイミングチャートは、各チャージポンプ回路１２
におけるＡ１とＡ２との比（Ａ２／Ａｌ）の値を４に設
定した場合であるが、各ブロック毎に独立してこの比の
値を設定することができる。また、各比の値は整数に限
らず少数点以下の値を含む実数を選ぶことができる。
示すように、ブロック９１は入力信号ＣＬＫ Ｉ Ｎか
ら出力信号ＣＬＫＯＵＴ １を作り、ブロック９２は入
力信号ＣＬＫ Ｉ Ｎから２相のクロック信号φ１゜φ
２を作り、さらにブロック９３は入力信号ＣＬＫ ＋
Ｎから出力信号ＣＬＫＯＬＩ７２を作る。なお、第１３
図のタイミングチャートは、各チャージポンプ回路１２
におけるＡ１とＡ２との比（Ａ２／Ａｌ）の値を４に設
定した場合であるが、各ブロック毎に独立してこの比の
値を設定することができる。また、各比の値は整数に限
らず少数点以下の値を含む実数を選ぶことができる。
第１４図は上記第１１図の回路を用いたこの発明の実施
例の集積回路システムの構成を示すブロック図である。
例の集積回路システムの構成を示すブロック図である。
この回路は、第１１図に示すように３種類の異なるクロ
ック信号ＣＬＫＯＵＴＩ、ＣＬＫＯＬＩＴ２、φ１．φ
２を発生する回路を１個のＬＳＩＣ大規模集積回路）１
１０内に構成し、このＬＳＩ１１０で発生させた３種類
のクロック信号ＣＬＫＯＬＩ７１、ＣＬＫＯＵＴ２、φ
１．φ２を他のＬＳｌｌｌｌ、 １１２に分配させる
ようにしたものである。
ック信号ＣＬＫＯＵＴＩ、ＣＬＫＯＬＩＴ２、φ１．φ
２を発生する回路を１個のＬＳＩＣ大規模集積回路）１
１０内に構成し、このＬＳＩ１１０で発生させた３種類
のクロック信号ＣＬＫＯＬＩ７１、ＣＬＫＯＵＴ２、φ
１．φ２を他のＬＳｌｌｌｌ、 １１２に分配させる
ようにしたものである。
この場合、ＬＳＩ１１０内にのみ前記入力信号ＣＬＫ
Ｉ Ｎを発生させるための発振回路を内蔵させ、かつこ
のＬＳＩ １１（］に水晶振動子１１３及び容量１１
４を外付けすることにより、他の２個のＬＳＩでは発振
回路等を設けることが不要になり、Ｌ Ｓ Ｉ ＩＬ
Ｌ １１２の小型化や消費電流の削減を図ることがで
きる等の効果を得ることができる。
Ｉ Ｎを発生させるための発振回路を内蔵させ、かつこ
のＬＳＩ １１（］に水晶振動子１１３及び容量１１
４を外付けすることにより、他の２個のＬＳＩでは発振
回路等を設けることが不要になり、Ｌ Ｓ Ｉ ＩＬ
Ｌ １１２の小型化や消費電流の削減を図ることがで
きる等の効果を得ることができる。
［発明の効果コ
以上説明したようにこの発明によれば、製造条件のバラ
ツキ等の影響や電圧依存による使用条件等による影響を
受けず、常に一定の遅延量を得ることができる信号遅延
回路を提供することができる。また、製造条件のバラツ
キ等の影響や電圧依存による使用条件等による影響を受
けず、常に出力クロック信号を安定に得ることができる
。さらに、この発明によれば、複数個の集積回路でクロ
ック信号を使用する際に、１個の集積回路内で多種類の
クロック信号を形成し、これらクロック信号を他の集積
回路に分配することにより、システムの小形化と消費電
力の削減とを図ることができる。
ツキ等の影響や電圧依存による使用条件等による影響を
受けず、常に一定の遅延量を得ることができる信号遅延
回路を提供することができる。また、製造条件のバラツ
キ等の影響や電圧依存による使用条件等による影響を受
けず、常に出力クロック信号を安定に得ることができる
。さらに、この発明によれば、複数個の集積回路でクロ
ック信号を使用する際に、１個の集積回路内で多種類の
クロック信号を形成し、これらクロック信号を他の集積
回路に分配することにより、システムの小形化と消費電
力の削減とを図ることができる。
第１図はこの発明の一実施例に係る信号遅延回路の構成
を示す回路図、第２図は上記実施例回路のタイミングチ
ャート、第３図はこの発明の他の実施例に係るクロック
信号発生回路の構成を示す回路図、第４図は上記第３図
の実施例回路のタイミングチャート、第５図はこの発明
の他の実施例に係るクロック信号発生回路の構成を示す
回路図、第６図はこの発明の他の実施例に係るクロック
信号発生回路の構成を示すブロック図、第７図は上記第
６図の実施例回路の具体的な構成を示す回路図、第８図
は上記第７図の回路のタイミングチャド、第９図は上記
第６図の実施例回路の他の具体的な構成を示す回路図、
第１０図は上記第９図の回路のタイミングチャート、第
１１図はこの発明の他のクロック信号発生回路の構成を
示す回路図、第１２図は上記第１１図の実施例回路で使
用される一部回路の具体的な構成を示す回路図、第１３
図は上記第１１図の回路のタイミングチャート、第１４
図は上記第１１図の回路を用いたこの発明の実施例の集
積回路システムの構成を示すブロック図、第１５図は従
来の周波数逓倍回路の回路図、第１６図は上記従来の周
波数逓倍回路のタイミングチャート、第１７図は上記第
１５図の周波数逓倍回路で使用される排他的ＯＲ回路に
おける入出力信号の真理状態をまとめて示す図、第１８
図は従来のディジタル周波数シンセサイザの概略的な構
成を示すブロック図、第１９図は上記従来の周波数シン
セサイザで使用される位相検出器の具体的な回路図であ
る。 １１・・・基準電流設定回路、１２・・・チャージポン
プ回路、１３・・・ローパスフィルタ回路、１４・・・
第１の遅延回路、１５・・・第１の論理回路、１６・・
・初期電圧設定回路、１７・・・第２の遅延回路、１８
・・・帰還手段、１９・・・発振周波数検出回路、５５
・・・帰還手段としてのＮＡＮＤゲート、５６・・・リ
ング型発振回路、６１・・・帰還手段としてのインバー
タ、Ｇｌ、Ｇ２・・・論理ゲート回路、９１．９２．９
３・・・回路ブロック、９４・・・第２の論理回路、１
１０． １１１． １１２・・・ＬＳＩ。 出願人代理人 弁理士 鈴江武彦 第１２図 第１３図 第１４図 第１５図 第 ８図
を示す回路図、第２図は上記実施例回路のタイミングチ
ャート、第３図はこの発明の他の実施例に係るクロック
信号発生回路の構成を示す回路図、第４図は上記第３図
の実施例回路のタイミングチャート、第５図はこの発明
の他の実施例に係るクロック信号発生回路の構成を示す
回路図、第６図はこの発明の他の実施例に係るクロック
信号発生回路の構成を示すブロック図、第７図は上記第
６図の実施例回路の具体的な構成を示す回路図、第８図
は上記第７図の回路のタイミングチャド、第９図は上記
第６図の実施例回路の他の具体的な構成を示す回路図、
第１０図は上記第９図の回路のタイミングチャート、第
１１図はこの発明の他のクロック信号発生回路の構成を
示す回路図、第１２図は上記第１１図の実施例回路で使
用される一部回路の具体的な構成を示す回路図、第１３
図は上記第１１図の回路のタイミングチャート、第１４
図は上記第１１図の回路を用いたこの発明の実施例の集
積回路システムの構成を示すブロック図、第１５図は従
来の周波数逓倍回路の回路図、第１６図は上記従来の周
波数逓倍回路のタイミングチャート、第１７図は上記第
１５図の周波数逓倍回路で使用される排他的ＯＲ回路に
おける入出力信号の真理状態をまとめて示す図、第１８
図は従来のディジタル周波数シンセサイザの概略的な構
成を示すブロック図、第１９図は上記従来の周波数シン
セサイザで使用される位相検出器の具体的な回路図であ
る。 １１・・・基準電流設定回路、１２・・・チャージポン
プ回路、１３・・・ローパスフィルタ回路、１４・・・
第１の遅延回路、１５・・・第１の論理回路、１６・・
・初期電圧設定回路、１７・・・第２の遅延回路、１８
・・・帰還手段、１９・・・発振周波数検出回路、５５
・・・帰還手段としてのＮＡＮＤゲート、５６・・・リ
ング型発振回路、６１・・・帰還手段としてのインバー
タ、Ｇｌ、Ｇ２・・・論理ゲート回路、９１．９２．９
３・・・回路ブロック、９４・・・第２の論理回路、１
１０． １１１． １１２・・・ＬＳＩ。 出願人代理人 弁理士 鈴江武彦 第１２図 第１３図 第１４図 第１５図 第 ８図
Claims (1)
- 【特許請求の範囲】 （１）それぞれが制御信号に基づいて信号遅延時間が制
御される少なくとも１個の遅延段からなり、入力信号を
遅延して出力信号を得る第１の遅延手段と、 上記第１の遅延手段における信号遅延量を検出する第１
の論理回路と、 容量を有し、上記入力信号及び上記第１の論理回路の検
出信号に基づいてこの容量を基準電流のそれぞれ任意倍
の電流で充、放電制御することによって直流電圧を発生
すると共に、このときの充、放電電流の能力比が上記入
力信号と上記第１の論理回路の検出信号とのパルス幅の
比の逆数となるように設定されたチャージポンプ回路と
、 上記チャージポンプ回路の出力を上記第１の遅延手段に
制御信号として帰還する第１の帰還手段と、 上記制御信号に初期値を与える初期値設定手段と を具備したことを特徴とする信号遅延回路。 （２）前記チャージポンプ回路の出力を前記第１の遅延
手段に帰還する前記第１の帰還手段の途中にローパスフ
ィルタ回路が挿入されている請求項１記載の信号遅延回
路。（３）それぞれが制御信号に基づいて信号遅延時間
が制御される少なくとも１個の遅延段からなり、入力信
号を遅延する第１の遅延手段と、 上記第１の遅延手段内の遅延段と同様に構成され、上記
制御信号に基づいて信号遅延時間が制御される少なくと
も１個の遅延段からなる第２の遅延手段と、 上記第１の遅延手段における信号遅延量を検出する第１
の論理回路と、 容量を有し、上記入力信号及び上記第１の論理回路の検
出信号に基づいてこの容量を基準電流のそれぞれ任意倍
の電流で充、放電制御することによって直流電圧を発生
すると共に、このときの充、放電電流の能力比が上記入
力信号と上記第１の論理回路の検出信号とのパルス幅の
比の逆数となるように設定されたチャージポンプ回路と
、 上記チャージポンプ回路の出力を上記第１、第２の各遅
延手段に制御信号として帰還する第１の帰還手段と、 上記第２の遅延手段の出力をその入力側に帰還させ、出
力クロック信号を得るための発振回路を上記第２の遅延
手段と共に構成する第２の帰還手段と、 上記制御信号に初期値を与える初期値設定手段と を具備したことを特徴とするクロック信号発生回路。 （４）前記チャージポンプ回路の出力を前記第１、第２
の各遅延手段に帰還する前記第１の帰還手段の途中にロ
ーパスフィルタ回路が挿入されている請求項３記載のク
ロック信号発生回路。 （５）それぞれが制御信号に基づいて信号遅延時間が制
御される少なくとも１個の遅延段からなり、入力信号を
遅延する第１の遅延手段と、上記第１の遅延手段におけ
る入力信号に対する信号遅延量を検出する遅延量検出手
段と、 上記入力信号と上記遅延量検出手段の検出信号が供給さ
れ、両信号のパルス幅の比に応じた直流電圧を発生する
チャージポンプ回路と、 上記第１の遅延手段内の遅延段と同様に構成され、上記
制御信号に基づいて信号遅延時間が制御される少なくと
も１個の遅延段からなる第２の遅延手段と、 上記チャージポンプ回路の出力を上記第１、第２の各遅
延手段に制御信号として帰還する第１の帰還手段と、 上記第２の遅延手段の出力をその入力側に帰還させ、出
力クロック信号を得るための発振回路を上記第２の遅延
手段と共に構成する第２の帰還手段と、 上記発振回路における発振周波数を検出する周波数検出
手段と、 上記発振周波数検出手段の出力に応じて上記チャージポ
ンプ回路における容量の充電もしくは放電を一定期間、
継続もしくは停止させる制御手段と を具備したことを特徴とするクロック信号発生回路。 （６）前記周波数検出手段が、前記発振回路の出力がク
ロック信号として、前記入力信号がリセット信号として
それぞれ供給されるカウンタ回路で構成されている請求
項５記載のクロック信号発生回路。 （７）前記請求項３ないし６のいずれかに記載のクロッ
ク信号発生回路が同一集積回路内に複数個設けられ、こ
れら複数個のクロック信号発生回路内の前記各発振回路
の出力を同一集積回路内の必要な箇所及び他の集積回路
内に供給するように構成したことを特徴とする集積回路
システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223620A JP2597739B2 (ja) | 1990-08-24 | 1990-08-24 | 信号遅延回路、クロック信号発生回路及び集積回路システム |
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