JP2005243168A - Dll回路 - Google Patents
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Abstract
【解決手段】 外部クロックに対する内部クロック遅延に相当するダミー遅延(ダミー遅延回路200)と、遅延量調整信号により遅延量を調整するコース遅延回路400およびファイン遅延回路500を持つ可変遅延付加回路と、内部クロックと可変遅延回路及びダミー遅延を介して入力される遅延クロックとの位相を比較し、可変遅延付加回路に遅延量調整信号を出力する位相比較回路300とを有する。バースト開始時の初期化モードとして、内部クロックの1クロック周期の間、論理“1”にセットされる第1の信号を、ダミー遅延を通して可変遅延付加回路に入力し、可変遅延付加回路により第1の信号の論理“1”の継続時間を内部クロックの1クロック周期の終了まで検出し、継続時間を基にコース遅延回路の遅延量を設定することによって可変遅延付加回路の遅延量を初期設定する。
【選択図】 図2
Description
本発明のDLL回路(後述)では高速クロック(例えば、133MHz)でのバーストシンクロナス動作を目標としている。ところが、図17(a)に示すように外部クロック133MHz、周期T=7.5nsでは、内部クロック遅延(約3〜4ns)と、DQバッファ遅延(約5ns)により、DQ出力のタイミングが遅くなり、仕様上のセットアップタイム(0.5ns)を確保することができない。
そこで、DLL回路を採用することにより、内部クロック遅延等をキャンセルし、外部クロックに対するDQ出力のセットアップタイムを確保する。このDLL回路では、図17(b)に示すように、チップ内部で遅延した内部クロックをさらに次の外部クロックまで遅らせることでクロックの内部遅延をキャンセルする。
図18に示すDLL回路1000に与えられる内部クロック(内部CLK)は外部クロックに比べある程度タイミングが遅れて入力される(符号1001で示す内部クロック遅延Δt)。このままのクロックを使用すると、DQのタイミングは内部クロック遅延の分(Δt)がそのまま遅れるため、外部でのセットアップが取れなくなる可能性がある。
また、ロックモードにおいては、ファイン遅延回路でコース遅延回路の単位遅延量を補完するようになっているため、遅延量の調整幅を小さくすることが可能になっている。
《半導体メモリ回路》
図1は、本発明の実施の形態におけるDLL回路を用いた半導体メモリの構成例(シンクロナス読み出し系)を示す図であり、フラッシュメモリの例を示したものである。なお、各信号の語尾の「#」は負論理“L”で有効になることを示している。
まず、DLL回路6を使用しない場合の動作について記載する。
クロック制御回路2においてチップイネーブル信号CE#またはアドレス有効信号ADV#の立下りエッジを検知し、双方の信号が有効なると、バースト開始信号STを出力する。バーストシンクロナス制御回路3はバースト開始信号STを受け、バーストアドレス、バーストデータラッチ信号を生成し、バースト読み出し動作を行う。このとき、DLL有効信号V1はディセーブルであるため、DLL回路6は動作しない。また、DOUT用F/F13においては、DLL有効信号V1がディセーブルであることを感知し、DLLクロックC3ではなく、内部クロックC2を使用して、バースト出力データをDOUTバッファ14に送る。
次に、DLL回路6を使用する場合の動作について記載する。
クロック制御回路2においてチップイネーブル信号CE#またはアドレス有効信号ADV#の立下りエッジを検知し、双方の信号が有効になると、バースト開始信号STを出力する。バーストシンクロナス制御回路3はバースト開始信号STを受け、バーストアドレス、バーストデータラッチ信号を生成し、バースト読み出し動作を行う。この際、バーストシンクロナス制御回路3は、コマンドデコーダ/コマンドレジスタ1からの設定信号が示すユーザーによって設定されたクロックレイテンシより1クロック少ないレイテンシを自動的に設定する(クロックレイテンシ自動補正)。
同時にバーストシンクロナス制御回路3はDLL有効信号V1がイネーブルであることを感知し、DLLイネーブル信号ENをDLL回路6に出力する。DLL回路6ではDLL有効信号V1、バースト開始信号ST、およびDLLイネーブル信号ENを感知し、DLL動作を開始し、外部クロックC1とほぼ同相に補正されたDLLクロックC3をDOUT用F/F13へ供給する。DOUT用F/F13においては、DLL有効信号V1がイネーブルであることを感知し、内部クロックC2ではなく、DLLクロックC3を使用して、バースト出力データをDOUTバッファ14に出力する。
以下、図1のDLL回路の詳細について図面を参照しつつ説明する。
まず、本実施の形態のDLL回路の構成及び動作の概略について図2及び図3を参照しつつ説明する。図2はDLL回路の構成の概略を示す構成概略図であり、図3は図2のDLL回路の動作を説明するためのタイミングチャートである。なお、DLL回路の各構成要素の詳細については他の図を用いて後述する。
ダミー遅延回路200は、クロックの内部遅延量(Δt)に相当する遅延を生じさせる遅延回路である。
位相比較回路300は、2つのクロック(制御回路100からの基準クロックC5、ダミー遅延回路200からの遅延クロックC6)の位相比較を行い、コース遅延回路400に信号COAPLUSや信号COAMINUSを出力し、ファイン遅延回路500に信号FINEPLUSや信号FINEMINUSや信号EXTRAMINUS(ファイン遅延回路500をバイパスさせるための信号)を出力する。
ファイン遅延回路500は、ファインディレイセル501とn個のファインレジスタ502の直列接続部の対などにより構成されてなり、遅延量の補正(例えば、0.5ns)を行う。
なお、コース遅延回路400の単位遅延量(例えば、1ns)より、ファイン遅延回路の単位遅延量(例えば、0.5ns)は大きい。
クロックドライバ7は、DLLクロックC3(B)を出力する。
以下、図2のDLL回路の動作を順に説明する。
まず、DLL回路の回路リセットおよび動作回路(初期化モード)における動作を説明する。
ただし、動作クロックCFは周期性のあるクロックではなくて、内部クロックC2の立下りエッジでRSフリップフロップがセットされた出力である“H”レベルの信号である。
また、一般的に論理回路においては、アクティブな論理を“H”レベル、“L”レベルのいずれに設定しても同じ回路動作を実現することができる。従って、本実施例においても動作クロックCFの論理値を“L”として回路を実現することもできる。
また、DQバッファの能力が低くDQバッファでの遅延が大きくなった場合や、使用周波数が高くなった場合(相対的に内部クロック遅延、DQ遅延が遅くなったのと同じ)に、内部クロック遅延をキャンセルするだけでは外部クロックとDQ出力の同期が取れない場合(セットアップ時間が取れない場合)は「ダミー遅延回路200によるダミー遅延+コース遅延回路400によるコース遅延+DQバッファ遅延に相当するダミー遅延=外部クロックの2周期」を判定できるように回路を構成することにより、DQバッファの遅延分もキャンセルすることができる。本発明ではこの実施例は示されていないが、本発明の実施例に若干の論理回路を追加することにより、容易に実現可能である。
次に、DLL回路のロックモード(初期クロック出力)における動作を説明する。
さらに、DLL回路のロックモード(ロックオン動作)における動作を説明する。
ロックモードに移行してから最初の動作クロックC4は内部クロックC2の4つ目の立上りエッジから出力が開始される(上記動作A202参照)。この動作クロックC4がコース遅延回路400のコースディレイセル401、ファイン遅延回路500のファインディレイセル501およびダミー遅延回路200を順に通った後の遅延クロックC6はほぼ1周期遅れの信号となる。これは、初期化モードにおいてコース遅延回路400の精度で遅延の設定が完了しているからである。
これに対し、基準クロックC5は内部クロックC2の5クロック目で出力される。
したがって、位相比較回路300ではDLL回路の基本的なロック条件である「可変遅延(コース遅延とファイン遅延)+ダミー遅延=1周期」であるかを判定していることになる。
また、DQバッファの能力が低くDQバッファでの遅延が大きくなった場合や、使用周波数が高くなった場合(相対的に内部クロック遅延、DQ遅延が遅くなったのと同じ)に、内部クロック遅延をキャンセルするだけでは外部クロックとDQ出力の同期が取れない場合(セットアップ時間が取れない場合)は「可変遅延(コース遅延とファイン遅延)+ダミー遅延+DQバッファ遅延に相当するダミー遅延=2周期」を判定できるように回路を構成することにより、DQバッファの遅延分もキャンセルすることができる。本発明ではこの実施例は示されていないが、本発明の実施例に若干の論理回路を追加することにより、容易に実現可能である。
さらに、DLL回路のバースト終了における動作を説明する。
制御回路の動作について図4から図6を参照しつつ説明する。図4および図5は図2の制御回路の構成を示す回路図であり、図6は図4の立下りワンショットパルス回路の構成を示す回路図である。
まず、制御回路のリセット動作を説明する。ただし、上述したように、バースト開始信号STは、図1のクロック制御回路2に入力されるチップイネーブル信号CE#またはアドレス有効信号ADV#の立下りエッジで“H”レベルとなり、内部クロックC2の1つ目の立上りエッジで“L”レベルとなるパルスである(図3参照)。
次に、制御回路のクロックイネーブル動作を説明する。
上記リセット動作後、フリップフロップ115の出力の反転信号(信号S101)は“H”レベルになっている。その後クロックC2の1つ目の“H”レベルでハーフラッチ141の出力(信号S102)は“H”レベルになる(動作B201)。
さらに、制御回路の初期化モードにおける動作を説明する。
上記動作B202でクロックイネーブル信号EN1が“H”レベルとなり、さらに内部クロックC2が“L”レベルになることにより、RSラッチ161をセットし、その出力は“H”レベルになる。この“H”レベルのクロックがオフセット調整ディレイ171およびダミー遅延200を通り、クロック出力セレクタ172を介して動作クロックC4となる(動作B301)。オフセット調整ディレイ171を設けたのは次の理由による。初期化モードではコース遅延回路400のみで可変遅延の値を決定するのに対して、ロックモードではコース遅延回路400およびファイン遅延回路500の双方を可変遅延の値を決定している。そのため、初期化モードではオフセット調整ディレイ171を通すことによって、初期化モードにおけるコース遅延回路400のみで決定された可変遅延の値と、ロックモードにおけるコース遅延回路400およびファイン遅延回路500の双方によって決定された可変遅延の値と、の差をキャンセルすることができるようにしたものである。
また、一般的に論理回路においては、アクティブな論理を“H”レベル、“L”レベルのいずれに設定しても同じ回路動作を実現することができる。従って、本実施例においても動作クロックC4の論理値を“L”として回路を実現することもできる。
これと同時に1クロック幅の書き込み信号WTがコース遅延回路400へ出力される(動作B303)。なお、この書き込み信号WTの立上りでコース遅延回路400の段数が決定され、書き込み信号WTの立下りでその判定結果がコース遅延回路400のコースレジスタ402に書き込む。
さらに、制御回路のロックモードにおける動作を説明する。
初期化モードが書き込み信号WTで終了し、その半クロック後にロックモード信号Mが“H”レベルになることでロックモードに移行する。ロックモード信号Mが“H”レベルとなることによって、ワンショットパルス発生回路173の出力がクロック出力セレクタ172を介して動作クロックC4になる(動作B401)。
さらに、制御回路のBIAS ONにおける動作を説明する。コース遅延回路400およびファイン遅延回路500において、電源電圧による遅延値の変動を緩和させるための回路を採用している。そのためにトランジスタにBIASを与えるための回路も設けている。この回路は動作時VCCからVSSにかけてDC電流を発生するため、無駄な電流消費を防ぐために、DLL動作時のみONにする必要がある。そのため制御回路内にBIAS発生のためのシーケンス回路を設けている。
さらに、制御回路のバースト終了の動作について説明する。
信号S111が“L”レベルになると、フリップフロップ114のクロック入力は“H”レベルとなり、フリップフロップ114の出力が“H”レベル(フリップフロップ115の入力が“H”レベル)となる(動作B601)。ディレイ131とNAND回路105は何らかの要因で信号S111に“L”レベルのノイズ(ひげ)が発生した場合にそのノイズをマスクして不用意にDLL回路が止まるのを防ぐ。
さらに、図6の制御回路の立下りワンショット回路の立下りワンショットパルス発生動作を説明する。コース遅延回路400には初期化モード時にクロックC4がどの段まで到達するかを判定するためのラッチ(クロックドインバータで構成)を内蔵しており、この初期化モード終了時にはラッチをリセットする必要がある。
次に、ダミー遅延回路の構成および動作について図7および図8を参照しつつ説明する。図7は図2のダミー遅延回路の構成を示す回路図であり、図8は図7の微調整回路の構成を示す図である。
書き込み信号WTが“H”になるのは初期化モード時にコース遅延回路400の段数が決定された時であり、後のロックモード動作のために一度クロック経路をリセットするものである。
ディレイ回路202は、4個1組のインバータチェーンを複数段使用して構成されており、クロックC200を出力する。
微調整回路への入力S201、S202,S203は、同一チップ内に用意される記憶手段から出力される信号であって、記憶手段として例えば不揮発性のメモリセルを使用すれば、出荷時に外部から値を書き込むことで微調整することができ、例えばSRAMなどの揮発性のメモリセルやフリップフロップ等で構成されるレジスタを使用すれば、使用時に外部から値を書き込むことにより、微調整することが可能になる。
次に、位相比較回路の動作について図9および図10を参照しつつ説明する。図9は図2の位相比較回路の構成を示す回路図であり、図10は図9の位相比較回路の1実施例を示す図である。なお、図9のリセット信号RSTはフリップフロップ308〜312のラッチに入力されるものであるが、図9においては省略している。
比較対象である遅延クロックC6はNAND回路301を介してRSフリップフロップ302に入力される。NAND回路301の他方の入力は基準クロックイネーブル信号RCENが入力される(動作C101)。このNAND回路301の役割は、内部クロックC2の3クロックに1回のみ位相比較を行うためであり、その他のクロックでは遅延クロックC6の入力を禁止することである。
ここで、RSフリップフロップ302を使用する目的は、遅延クロックC6の元となる動作クロックC4は制御回路100内のAND回路173で発生されたワンショットパルスであるため“H”レベルの期間が短くなっている。このため、位相比較を行う際に誤判定を防ぐために“H”レベルの期間を補うためである。
信号CPLUSF(コース遅延回路400の段数プラス)に関しては次の通りである。基準クロックC5が接点N306まで到達し(信号S306=1)かつ信号COASEL15が0(コース遅延回路400の段数が15でない)の場合、信号FINEREGが1で信号FPLUSFが1となった場合(ファイン遅延回路500からの桁あげ)である。
信号CMINUSF(コース遅延回路400の段数マイナス)に関しては次の通りである。基準クロックC5が接点N303まで到達していない(信号S303=1)かつ信号COASEL0が0(コース遅延回路400の段数が0でない)の場合、信号FINEREGが0で信号FMINUSが1となった場合(ファイン遅延回路500からの桁さげ)である。
信号FMINUSF(ファイン遅延回路500の段数マイナス)に関しては次の通りである。基準クロックC5が接点N303まで到達し(信号S303=0)接点N304まで到達していない(信号S304=0)場合であって、信号FINEREG0が1または信号COASEL0が0のとき(桁下げする必要はないか、コース遅延回路400の桁下げ可能)である。
信号EXMINUSFに関しては次の通りである。信号COASEL0が1かつ信号FINEREGが0(コース遅延回路およびファイン遅延回路の双方が0段)で基準クロックC5が接点N304まで到達していない(信号S304=0)の場合である。1度信号EXMINREGが1になると、接点N305まで到達して(信号S305=0)接点N306まで到達していない(信号S306=0)条件が成立するまでその値を保持する。これはファイン遅延回路500の1段分速いことを表わしている。
次に、コース遅延回路の構成および動作について図11および図12を参照しつつ説明する。図11は図2のコース遅延回路の構成を示す回路図であり、図12は図11のコースディレイレジスタ回路の構成を示す回路図である。
まず、コース遅延回路400の初期化モードにおける動作を説明する。
各コースディレイレジスタ回路部410に動作クロックC4が入力される。まず、ダミー遅延回路200から入力される動作クロックC4は1段目のコースディレイレジスタ回路410の端子IN1に入力され、NAND回路451およびインバータ回路421に供給される(動作D101)。NAND回路451の他方の入力は対をなしているコースレジスタ402の出力SYSELで、DLL動作開始時にリセットされ、“L”レベルになっている。したがって、動作クロックC4は端子OUT2には伝達されない(動作D102)。
その時点でのNOR回路456の出力S401は、接点P401および接点P402の双方が“L”レベルのとき“H”レベルとなり、それ以外のとき“L”レベルとなる(動作D106)。
つまり、NOR回路456の出力S401が“H”レベルとなる条件は接点P401および接点P402の双方が“L”レベルのときである。この条件が意味するところは、端子IN1からの入力である動作クロックC4の“H”レベルが接点P401まで到達し、接点P402まで到達していないことである。
この条件を満たすのはn個あるコースディレイレジスタ回路410のうち1個だけであることは明らかである。なぜなら、接点P401まで到達しているということはその前のコースディレイレジスタ回路410の接点P402まで到達しており、接点P402まで到達してなければその後のコースディレイレジスタ回路410の接点P401に到達していることはありえないからである。
動作D106は動作クロックCFの出力開始から1クロック間に動作クロックC4がコースディレイレジスタ回路410の何個目まで到達することができるかを判定していることになる。つまり、初期化モードにおける動作クロックC4はダミー遅延回路200を通っているので、「ダミー遅延+可変遅延(コース遅延回路400によるコース遅延のみ)=1周期」を判定していることと同じである。
次に、コース遅延回路のロックモード(初期クロック出力)における動作を説明する。ただし、上述した初期化モードの動作により、コースディレイレジスタ回路401のコースレジスタ402のいずれか1つのみ“H”が書き込まれている。
さらに、コース遅延回路のロックモード(ロックオン動作)における動作を説明する。
コース遅延回路400にて、位相比較回路300から位相比較結果に対応した信号COAPLUS、信号COAMINUSが入力される(動作D301)。信号COAPLUSおよび信号COAMINUSは1クロック幅の“H”レベルのパルスである。
次に、ファイン遅延回路の構成および動作について図14〜16を参照しつつ説明する。図14は図2のファイン遅延回路の構成を示す回路図である。図15は図14のファインディレイ回路の構成を示す回路図であり、図16は図14のファインレジスタ回路の構成を示す回路図である。なお、図中COACKOは図11中のOUTAに対応している。また、図15の遅延付与部は図13のディレイセルと同様にインバータと電源電圧に対して該インバータ回路と逆特性を有する回路とにより構成しており、これにより、電源電圧の変動に対する遅延量の変化を最小限に抑える構成になっている。
まず、桁上げ、桁下げを行わない場合の動作を説明する。但し、信号COAPLUS,COAMINUSは“L”レベルになっている。また、信号FINEPLUS,FINEMINUSは1クロック幅の“H”パルスである。
さらに、ファイン遅延回路の桁上げ、桁下げ動作について説明する。
最下位のファインレジスタに“L”が書き込まれているとき(全ファインレジスタに“L”が書き込まれているとき)、信号FINEMINUS信号の“H”レベルが入力されると、信号SYCOAMINUSが“H”レベルとなる。各ファインレジスタ内部では、ONAND回路525の出力(信号S501)が“H”レベルとなる。その後、信号FINEMINUSが“L”レベルとなり、全ての段のファインレジスタに“H”が書き込まれる(動作E201)。なお、このときコース遅延回路400のコースレジスタ402には位相比較回路300から信号COAMINUSの“H”レベルが入力され、段数が1段減る。このように、コース遅延回路400とファイン遅延回路500は連動して桁下げを行う。
エキストラマイナスレジスタ512はロックモード信号の“L”レベル(初期化モード時)でセットさせ、“H”レベルの信号EXMINREGを出力する。信号EXMINREGが“H”レベルのときファインディレイ回路510のクロックドインバータ553が開き、遅延付与部をバイパスし(動作E501)、SYDLLFINECKOからFDBCKO(図2のDLLクロックC3に相当)がダミー遅延回路200へ出力される。また、SYDLLFINECKOBからFINECKOB(図2のDLLクロックC3に相当)がクロックドライバ7へ出力される。その後、位相比較回路300からの信号EXTRAMINUSの値とCOMPOEの立下り(1クロック幅の“H”パルス)により、信号EXMINREGの値を変える(動作E502)。なお、クロックドインバータ553が、ファイン遅延回路内の遅延付与部をバイパスさせるための切り替え手段として機能する。
本発明のDLL回路の配置場所はできるだけ電源PADの近くが好ましい。これは、内部での電源変動、電源ノイズに対する影響を避けることと同時に、電源配線抵抗による電圧降下の影響を避けることが目的である。
電源ノイズ等による急激な電源電圧の振れに対しては、DLLに供給される電源配線を他の回路の電源配線から独立させ、その電源ラインに例えばCRで構成されるノイズフィルタ(ローパスフィルタ等)を設けることは有効である。
Claims (5)
- 外部クロックに対する内部クロック遅延に相当するダミー遅延と、遅延量調整信号により遅延量を調整するコース遅延回路およびファイン遅延回路を持つ可変遅延付加回路と、内部クロックと前記可変遅延回路及びダミー遅延を介して入力される遅延クロックとの位相を比較し、前記可変遅延付加回路に遅延量調整信号を出力する位相比較回路とを有するDLL回路であって、
バースト開始時の初期化モードとして、
前記内部クロックの1クロック周期の間、論理“1”にセットされる第1の信号を、前記ダミー遅延を通して前記可変遅延付加回路に入力する手段と、
前記可変遅延付加回路により前記ダミー遅延を通して入力された前記第1の信号の論理“1”の継続時間を前記内部クロックの1クロック周期の終了まで検出し、前記継続時間を基に当該可変遅延付加回路内のコース遅延回路の遅延量を設定することによって当該可変遅延付加回路の遅延量の初期値を設定する手段と、
を備え、
前記可変遅延付加回路における遅延量の初期設定後のロックモードとして、
前記内部クロックを前記可変遅延付加回路内のコース遅延回路およびファイン遅延回路により遅延させると共に、前記位相比較回路により出力される遅延量調整信号により当該可変遅延付加回路内のコース遅延回路およびファイン遅延回路の遅延量を補正しつつ、1クロック周期遅れで前記外部クロックに同期する出力クロックを生成するクロック出力手段と、
を備えることを特徴とするDLL回路。 - 外部クロックに対する内部クロック遅延に相当するダミー遅延と、遅延量調整信号により遅延量を調整するコース遅延回路およびファイン遅延回路を持つ可変遅延付加回路と、内部クロックと前記可変遅延回路及びダミー遅延を介して入力される遅延クロックとの位相を比較し、前記可変遅延付加回路に遅延量調整信号を出力する位相比較回路とを有するDLL回路であって、
バースト開始時の初期化モードとして、
前記内部クロックの1クロック周期の間、論理“1”にセットされる第1の信号を、前記ダミー遅延を通して前記可変遅延付加回路に入力する手段と、
前記可変遅延付加回路により前記ダミー遅延を通して入力された前記第1の信号の論理“1”の継続時間を前記内部クロックの1クロック周期の終了まで検出し、前記継続時間を基に当該可変遅延付加回路内のコース遅延回路の遅延量を設定することによって当該可変遅延付加回路の遅延量の初期値を設定する手段と、
を備え、
前記可変遅延付加回路における遅延量の初期設定後のロックモードとして、
前記内部クロックを前記可変遅延付加回路内のコース遅延回路およびファイン遅延回路により遅延させると共に、前記位相比較回路により出力される遅延量調整信号により当該可変遅延付加回路内のコース遅延回路およびファイン遅延回路の遅延量を補正しつつ、1クロック周期遅れで前記外部クロックに同期する出力クロックを生成するクロック出力手段と、
を備え、
前記コース遅延回路は、前記初期化モードにおける可変遅延付加回路および前記初期値の設定を記憶する手段として作動し、前記ロックモードにおいて粗い単位遅延量をもつ租可変遅延付加回路として作動し、
前記ファイン遅延回路は、前記ロックモード時において細かい単位遅延量を持つことにより前記コース遅延回路の単位遅延量を補完する遅延量を付加する細可変遅延付加回路として作動する
ことを特徴とするDLL回路。 - 前記ロックモードにおいて、前記位相比較回路の判定の結果、前記内部クロックに対して予め定めた閾値の遅延量を付加した前記遅延クロックの位相が、前記内部クロックより遅い場合、前記遅延クロックに前記可変遅延回路内のファイン遅延回路で遅延を付加させない手段を有することを特徴とする請求項1または請求項2に記載のDLL回路。
- 前記可変遅延付回路を構成するコース遅延回路およびファイン遅延回路内の遅延素子をインバータ回路と電源電圧に対して該インバータ回路と逆特性を有する回路とにより構成することを特徴とする請求項1から請求項3のいずれか1項に記載のDLL回路。
- 外部クロックに対する内部クロック遅延に相当するダミー遅延と、遅延量調整信号により遅延量を調整するコース遅延回路およびファイン遅延回路を持つ可変遅延付加回路と、内部クロックと前記可変遅延回路およびダミー遅延を介して入力される遅延クロックとの位相を比較し、前記可変遅延付加回路に遅延量調整信号を出力するとともに、前記コース遅延回路および前記ファイン遅延回路から出力される遅延量設定信号により前記コース遅延回路および前記ファイン遅延回路が最小の遅延量設定であることを検知するための論理回路を備える位相比較回路とを有するDLL回路を構成する当該可変付加遅延回路であって、
前記ファイン遅延回路内において、前記位相比較回路から出力されるファイン遅延回路をバイパスさせるための信号を記憶するレジスタと、前記レジスタの出力により、ファイン遅延回路内の遅延付与部をバイパスさせるための切り替え手段とを備え、
前記コース遅延回路および前記ファイン遅延回路の両方が最小の遅延量設定であり、且つ、前記遅延クロックの位相が前記内部クロックより遅い場合はファイン遅延回路の遅延付与部をバイパスし、ファイン遅延回路での遅延を付加しないことを特徴とする可変遅延付加回路。
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