CN117675065A - 时延校准装置及时延校准方法 - Google Patents
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Abstract
本公开提供一种时延校准装置，包括时延校准模块，时延校准模块包括粗时延校准单元和精时延校准单元，粗时延校准单元用于，接收空口脉冲信号，根据空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿；精时延校准单元包括精时延校准子单元和相位校准子单元，精时延校准子单元用于在模拟时钟域对随路脉冲信号进行时延补偿，相位校准子单元用于对时钟域相位进行校准。以空口脉冲信号为基准，通过在数字时钟域进行时延补偿和模拟高频时钟域进行相位校准，将时延校准精度提升为两个高频时钟周期；通过调整数字时钟域的随路脉冲信号时延和数字时钟相位，简化校准流程，降低算法计算量，实现链路快速高精度授时。本公开还提供一种时延校准方法。
Description
技术领域
本公开涉及通信技术领域，具体涉及一种时延校准装置及时延校准方法。
背景技术
近些年5G通信迅速发展，Massive MIMO(大规模天线技术)和GPS 1PPS(GlobalPositioning System Pulse Per Second，全球定位系统秒脉冲)授时等技术提高了系统容量和时钟精度，伴随而来的对于射频收发系统的数字链路时延的精度也提出了更高的要求。但受限于数字链路的跨时钟域异步处理，复位路径长度差异，集成电路工艺特性的变化(如工艺角、电源电压和温度，统称PVT)等因素，在初始上电和工作过程中，数字链路的时延会存在差异，这种差异会在产品形态的多天线表现出来，需要进行数据对齐处理。
目前对于这种处理，采用的方法是构造特殊激励数据，对数字链路数据进行双点采样，根据相关性算法分析，得到数据链路的传输延时，再通过校正对齐数据。但是，双点采样链路时延校准精度有限，整个算法分析过程比较复杂和繁琐，代价较大。
发明内容
本公开提供一种时延校准装置及时延校准方法。
第一方面，本公开实施例提供一种时延校准装置，包括时延校准模块，所述时延校准模块包括粗时延校准单元和精时延校准单元，所述粗时延校准单元用于，接收空口脉冲信号，根据所述空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿；
所述精时延校准单元包括精时延校准子单元和相位校准子单元，所述精时延校准子单元用于，在所述粗时延校准单元根据所述空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿之后，在模拟时钟域对所述随路脉冲信号进行时延补偿；
所述相位校准子单元用于，在所述精时延校准子单元在模拟时钟域对所述随路脉冲信号进行时延补偿之后，对时钟域相位进行校准。
又一方面，本公开实施例还提供一种时延校准方法，应用于如前所述的时延校准装置，所述方法包括：
接收空口脉冲信号，根据所述空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿；
在模拟时钟域对所述随路脉冲信号进行时延补偿，并对时钟域相位进行校准。
本公开实施例提供的时延校准装置包括时延校准模块，时延校准模块包括粗时延校准单元和精时延校准单元，粗时延校准单元用于，接收空口脉冲信号，根据空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿；精时延校准单元包括精时延校准子单元和相位校准子单元，精时延校准子单元用于在模拟时钟域对随路脉冲信号进行时延补偿，相位校准子单元用于对时钟域相位进行校准。本公开实施例的时延校准装置以空口脉冲信号为基准，通过在数字时钟域进行时延补偿和模拟高频时钟域进行相位校准，可以将时延校准精度提升为两个高频时钟周期；通过调整数字时钟域的随路脉冲信号时延和数字时钟相位，取代了传统的双点同步采样后算法分析，简化校准流程，降低算法计算量，实现链路快速高精度授时；时延校准装置整体结构简单，可以适配多通道、多模式和多种工作场景。
附图说明
图1为本公开实施例提供的时延校准装置中时延校准模块的结构示意图；
图2为本公开实施例提供的时延校准装置的整体结构示意图；
图3为本公开实施例提供的第二时延校准模块的结构示意图；
图4为本公开实施例提供的RX链路时延校准时序示意图；
图5为本公开实施例提供的第一时延校准模块的结构示意图；
图6为本公开实施例提供的TX链路时延校准时序示意图；
图7为本公开实施例提供的gate_pluse差分电路结构示意图；
图8为本公开实施例提供的gate_pluse差分电路时序示意图；
图9为本公开实施例提供的时延校准方法流程示意图；
图10为本公开实施例提供的发送链路中对随路脉冲信号进行时延补偿的流程示意图；
图11为本公开实施例提供的接收链路中对随路脉冲信号进行时延补偿的流程示意图。
具体实施方式
在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。
如本文所使用的，术语“和/或”包括一个或多个相关列举条目的任何和所有组合。
本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由……制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其群组。
本文所述实施例可借助本公开的理想示意图而参考平面图和/或截面图进行描述。因此，可根据制造技术和/或容限来修改示例图示。因此，实施例不限于附图中所示的实施例，而是包括基于制造工艺而形成的配置的修改。因此，附图中例示的区具有示意性属性，并且图中所示区的形状例示了元件的区的具体形状，但并不旨在是限制性的。
除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。
相关技术中，对数字链路数据进行双点采样进行时延校准，存在以下弊端：
1、链路时延校准精度有限，传统的双点同步采样方法面对链路跨时钟域时，都存在1个该时钟域时钟周期精度的不确定性，而且由于是在数字时钟域采样，其时钟频率较低，单时钟周期的时间差异。
2、整个算法分析过程比较复杂和繁琐，代价较大。首先，需要针对不同系统数字链路的不同场景下数据处理方式构造对应的激励数据进行处理；其次，离线分析无法做到产品即时应用，而在线分析、将会消耗大量的软硬件资源，增加较多的功耗；最后无论是对于上电过程的初始化校正还是正常工作过程中的再校正，整体的耗时都比较长，不利于快速完成系统的高精度授时。
为了解决上述问题，本公开实施例提供一种时延校准装置，所述时延校准装置包括时延校准模块。图1为本公开实施例提供的时延校准装置中时延校准模块的结构示意图，如图1所示，所述时延校准模块包括粗时延校准单元10和精时延校准单元20，粗时延校准单元10用于，接收空口脉冲信号(ref_pluse)，根据空口脉冲信号(ref_pluse)在数字时钟域对随路脉冲信号(data_pluse)进行时延补偿。
精时延校准单元20包括精时延校准子单元21和相位校准子单元22，精时延校准子单元21用于，在粗时延校准单元22根据空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿之后，在模拟时钟域对随路脉冲信号进行时延补偿。
相位校准子单元22用于，在精时延校准子单元21在模拟时钟域对随路脉冲信号进行时延补偿之后，对时钟域相位进行校准。
空口脉冲信号(ref_pluse)由GPS1PPS信号分频产生，一般为T周期整数倍，持续一段时间的高电平。随路脉冲信号(data_pluse)的周期与空口脉冲信号的周期相同，持续所处时钟域1个周期的高电平。
本公开实施例的时延校准装置以空口脉冲信号为基准，通过在数字时钟域进行时延补偿和模拟高频时钟域进行相位校准，可以将时延校准精度提升为两个高频时钟周期；通过调整数字时钟域的随路脉冲信号时延和数字时钟相位，取代了传统的双点同步采样后算法分析，简化校准流程，降低算法计算量，实现链路快速高精度授时；时延校准装置整体结构简单，可以适配多通道、多模式和多种工作场景。
图2为本公开实施例提供的时延校准装置的整体结构示意图。如图2所示，所述时延校准装置包括发送链路(TX链路)，时延校准模块包括第一时延校准模块(DAC校准)100，第一时延校准模块位于发送链路；粗时延校准单元10为第一粗时延校准单元101，精时延校准单元20为第一精时延校准单元201，随路脉冲信号为发送随路脉冲信号。
发送链路还包括发送随路脉冲发生模块110和发送链路随路脉冲传输模块120，发送随路脉冲发生模块110用于，接收空口脉冲信号，根据空口脉冲信号生成发送随路脉冲信号。
发送链路随路脉冲传输模块120用于，在发送链路的多时钟域内，利用数据有效使能信号，将发送随路脉冲信号和链路数据进行对齐传输，并发送给第一时延校准模块100的第一粗时延校准单元101。
发送随路脉冲信号在发送随路脉冲信号发生模块110中产生，经过TX链路各时钟域到达第一时延校准模块(DAC校准)100进行校准。在进行信号传输时，发送随路脉冲信号和链路数据一起通过TX链路的多时钟域，利用数据有效使能信号与链路数据进行对齐传输，因此发送随路脉冲信号可以体现出链路数据传输的时延状况。
如图2所示，所述时延校准装置还包括接收链路(RX链路)，时延校准模块包括第二时延校准模块(ADC校准)200，第二时延校准模块200位于接收链路；随路脉冲信号为接收随路脉冲信号，精时延校准单元20为第二精时延校准单元202，粗时延校准单元10为第二粗时延校准单元102，第二粗时延校准单元102还用于在接收空口脉冲信号之后，根据空口脉冲信号生成接收随路脉冲信号(rx_data_pluse)。
接收链路还包括接收随路脉冲校准模块210和接收链路随路脉冲传输模块220，接收链路随路脉冲传输模块220用于，在接收链路的多时钟域内，利用数据有效使能信号，将接收随路脉冲信号和链路数据进行对齐传输，并发送给接收随路脉冲校准模块210。
接收随路脉冲校准模块210用于，根据空口脉冲信号在数字时钟域对接收到的随路脉冲信号进行时延补偿。
接收随路脉冲信号在第二时延校准模块(ADC校准)200中产生，经过RX链路各时钟域到达接收随路脉冲校准模块210进行校准。在进行信号传输时，接收随路脉冲信号和链路数据一起通过RX链路的多时钟域，利用数据有效使能信号与链路数据进行对齐传输，因此接收随路脉冲信号可以体现出链路数据传输的时延状况。
图3为本公开实施例提供的第二时延校准模块的结构示意图，如图3所示，第二时延校准模块200包括第二粗时延校准单元(GEN_PLUSE)102和第二精时延校准单元(ADC_FT_PLUSE)202。
第二粗时延校准单元102包括第二空口脉冲处理子单元(posedge0)、第二随路脉冲信号再生子单元(regen2)、第二延迟子单元(delay2)和第二粗时延校准子单元(ct_g)。第二空口脉冲处理子单元(posedge0)用于，根据空口脉冲信号(ref_pluse)的上升沿生成单周期空口脉冲信号。
第二随路脉冲信号再生子单元(regen)分别与第二空口脉冲处理子单元(posedge0)和第二延迟子单元(delay2)相连，用于对第二空口脉冲处理子单元(posedge0)发送的单周期空口脉冲信号按同比周期缩小预设倍数生成再生接收随路脉冲信号，并将再生接收随路脉冲信号发送给第二延迟子单元(delay2)。其中，第二随路脉冲信号再生子单元(regen)中预先配置空口脉冲信号的周期T和预设倍数N，根据空口脉冲信号的周期T和预设倍数N生成循环的再生接收随路脉冲信号。
第二延迟子单元(delay2)用于，消除再生接收随路脉冲信号和下一个空口脉冲信号之间的延迟，得到第二信号，第二信号为消除延迟后的再生接收随路脉冲信号。第二延迟子单元(delay2)配置与空口脉冲信号的周期T相近的延迟后，每次增加一拍进行逐次逼近。图4为本公开实施例提供的RX链路时延校准时序示意图，如图4所示，此时接收随路脉冲信号(即第二信号)和下一个空口脉冲信号的时延差异Rd1为异步采样不确定时延。
第二粗时延校准子单元(ct_g)用于，将第二信号和单周期空口脉冲信号进行逻辑与运算，在运算结果非1的情况下，进行粗时延校准，直到运算结果为1时停止运算，并生成第二指示信号(gen_int_flag)，第二指示信号(gen_int_flag)用于指示第二精时延校准单元202进行精时延校准。第二粗时延校准子单元(ct_g)每次通过空口脉冲信号的上升沿触发粗时延校准中断，直到随路脉冲信号和空口脉冲信号相与结果为1，产生ct_int_flag，表示粗时延校准完成。
在一些实施例中，如图3所示，第二粗时延校准单元102还包括第二扩展子单元(expand2)，第二扩展子单元(expand2)与第二延迟子单元(delay2)和第二粗时延校准子单元(ct_g)连接，用于按照1个时钟周期扩展第二信号的高电平长度，并将扩展后的信号发送给第二粗时延校准子单元(ct_g)，以供第二粗时延校准子单元(ct_g)将扩展后的信号和单周期空口脉冲信号进行逻辑与运算。第二扩展子单元(expand2)按照1个时钟周期扩展随路脉冲信号(即第二信号)的高电平长度，从而消除异步采样时延差的不确定性可能带来的影响，保证随路脉冲信号早于空口脉冲信号。
结合图2和图4所示，第二时延校准模块200发出接收随路脉冲信号，接收随路脉冲信号依次经过接收链路随路脉冲传输模块220的多个时钟域，保证接收随路脉冲信号保持一个时钟周期高电平，与数据同步传输给下级电路，到达接收随路脉冲校准模块210时，接收随路脉冲信号与空口脉冲信号的差异为Rd3-Rd2，其中，Rd2为接收随路脉冲信号和下一个空口脉冲信号的时延，Rd3为链路固定时延Rd31加跨时钟域不确定时延Rd32。在接收随路脉冲校准模块210内进行粗时延校准，该粗时延校准过程与第一时延校准模块100的粗时延校准过程相同。最终的时延精度为Rd5＝Rd2+Rd51,其中，Rd51为一个RX接口时钟域的时钟周期R1，Rd2为两个ADC模拟时钟域的时钟周期Tadc_ana之和。
图5为本公开实施例提供的第一时延校准模块的结构示意图。如图5所示，第一时延校准模块100包括数字域的第一粗时延校准单元(CT_PLUSE)101和模拟域的第一精时延校准单元(DAC_FT_PLUSE)201。
第一粗时延校准单元101包括第一空口脉冲处理子单元(posedge0)、第一延迟子单元(delay1)和第一粗时延校准子单元(ct_f)。
第一空口脉冲处理子单元(posedge0)用于，根据空口脉冲信号的上升沿生成单周期空口脉冲信号。
第一延迟子单元(delay1)用于，消除传输至第一粗时延校准单元101的发送随路脉冲信号和下一个空口脉冲信号之间的延迟，得到第一信号(ct_data_pluse)。其中，传输至第一粗时延校准单元101的发送随路脉冲信号是发送链路随路脉冲传输模块120传输给第一粗时延校准单元101的信号(dac_data_pluse)。
第一粗时延校准子单元(ct_f)用于，将第一信号(ct_data_pluse)和单周期空口脉冲信号进行逻辑与运算，在运算结果非1的情况下，进行粗时延校准，直到所述运算结果为1时停止运算，并生成第一指示信号(ct_int_flag)，第一指示信号(ct_int_flag)用于指示第一精时延校准单元201进行精时延校准。第一粗时延校准子单元(ct_f)每次通过随路脉冲信号的上升沿触发粗时延校准中断，直到随路脉冲信号和空口脉冲信号相与结果为1，产生ct_int_flag，表示粗时延校准完成。
图6为本公开实施例提供的TX链路时延校准时序示意图。如图6所示，经过粗时延校准后，此时发送随路脉冲信号和下一个空口脉冲信号的时延差异Td4＝Td1+Td22+Td31,其中，Td1为发送随路脉冲信号与空口脉冲信号的异步采样时延，Td22为跨时钟域不确定时延，Td31为DAC数字时钟域空口脉冲信号采样时延。
在一些实施例中，如图5所示，第一粗时延校准单元101还包括比较子单元(counter0)，比较子单元(counter0)用于，计算单周期空口脉冲信号和传输至第一粗时延校准单元101的发送随路脉冲信号(dac_data_pluse)的时间差，以便根据所述时间差配置传输至所述第一粗时延校准单元的发送随路脉冲信号(dac_data_pluse)和下一个空口脉冲信号之间的延迟。比较子单元(counter0)得到单周期空口脉冲信号和发送随路脉冲信号(dac_data_pluse)的时间差后，每次增加一拍逐次逼近配置。
在一些实施例中，如图5所示，第一粗时延校准单元101还包括第一空口脉冲信号再生子单元(regen_1)和第一随路脉冲信号再生子单元(regen_0)。
第一空口脉冲信号再生子单元(regen_1)与第一空口脉冲处理子单元(posedge0)和第一粗时延校准子单元(ct_f)连接，用于将空口脉冲信号(ref_pluse)按同比周期缩小预设倍数生成再生空口脉冲信号，并将再生空口脉冲信号发送给第一粗时延校准子单元(ct_f)。其中，第一空口脉冲信号再生子单元(regen_1)中预先配置空口脉冲信号(ref_pluse)的周期T和预设倍数N，根据空口脉冲信号(ref_pluse)的周期T和预设倍数N生成循环的再生空口脉冲信号。
第一随路脉冲信号再生子单元(regen_0)与第一延迟子单元(delay1)连接，用于对传输至第一粗时延校准单元101的发送随路脉冲信号(dac_data_pluse)按同比周期缩小预设倍数生成再生发送随路脉冲信号，并将再生发送随路脉冲信号发送给第一延迟子单元(delay1)，以供第一延迟子单元消除再生发送随路脉冲信号和下一个空口脉冲信号之间的延迟。其中，第一随路脉冲信号再生子单元(regen_0)中预先配置发送随路脉冲信号(dac_data_pluse)的周期T和预设倍数N，根据发送随路脉冲信号(dac_data_pluse)的周期T和预设倍数N生成循环的再生发送随路脉冲信号。
发送随路脉冲信号(dac_data_pluse)和空口脉冲信号(ref_pluse)按同比周期缩小N倍循环再生，可以在一个空口脉冲信号周期内进行N次粗时延校准流程，大大加快粗时延校准的速度。
在一些实施例中，如图5所示，第一粗时延校准单元101还包括第一扩展子单元(expand1)，第一扩展子单元(expand1)与第一延迟子单元(delay1)和第一粗时延校准子单元(ct_f)连接，用于按照1个时钟周期扩展第一信号(ct_data_pluse)的高电平长度，并将扩展后的信号发送给第一粗时延校准子单元(ct_f)，以供第一粗时延校准子单元(ct_f)将扩展后的信号和和单周期空口脉冲信号进行逻辑与运算。第一扩展子单元(expand1)按照1个时钟周期扩展随路脉冲信号(即第一信号)的高电平长度，从而避免两次异步采样和跨时钟域可能造成的时延差的不确定性，保证随路脉冲信号早于空口脉冲信号。
结合图2和图6所示，发送随路脉冲发生模块110在接收到空口脉冲信号(ref_pluse)后，同步产生随路脉冲信号(data_pluse)，需要说明的是，这里的随路脉冲信号(data_pluse)指的是发送随路脉冲信号。此时由于时钟异步采样空口脉冲信号(ref_pluse)，可能存在亚稳态情景，随路脉冲信号(data_pluse)与空口脉冲信号(ref_pluse)的延迟差异为一个T1时钟域周期Td1。随路脉冲信号(data_pluse)依次经过发送链路随路脉冲传输模块120的多个时钟域，通过数据有效使能信号控制，根据不同的工作场景或者模式对随路脉冲信号(data_pluse)进行处理，如不同抽取滤波器的倍数扩展或者TDD(TimeDivisionDuplexing，时分双工)场景的不节电处理，保证随路脉冲信号被下级电路采样到并且只保持一个时钟周期高电平，与数据同步传输给下级电路。但由于每次上电或者长时间时钟波动等造成跨时钟域两边时钟相位关系不确定，因此每个跨时钟域传输时都存在一个时钟周期的不确定性，到达DAC数字时钟域时随路脉冲信号(data_pluse)与产生其的空口脉冲信号(ref_pluse)的差异为Td1+Td2，其中，Td2为链路固定时延Td21加跨时钟域不确定时延Td22。
在本公开实施例中，第一精时延校准单元201和第二精时延校准单元202的结构基本相同。如图3和图5所示，第一精时延校准单元201和第二精时延校准单元202包括随路脉冲处理子单元(posedge)、判断子单元(count)、空口脉冲同步子单元(sync1)、随路脉冲同步子单元(sync0)、精时延校准子单元(图中未绘示)和精时延校准中断子单元(ft_int_gen)。
随路脉冲处理子单元(posedge)用于，接收所在时延校准模块中粗时延校准单元发送的随路脉冲信号，根据随路脉冲信号的上升沿生成单周期随路脉冲信号，并将单周期随路脉冲信号发送给第一精时延校准中断子单元；其中，在第一精时延校准单元201中，随路脉冲信号为第一粗时延校准单元101发送的第一信号，在第二精时延校准单元202中，随路脉冲信号为第二粗时延校准单元102发送的第二信号。
空口脉冲同步子单元(sync1)用于，将空口脉冲信号同步到所在的时钟域，并将同步后的空口脉冲信号发送给判断子单元(count)。
随路脉冲同步子单元(sync0)用于，将随路脉冲信号同步到所在的时钟域，并将同步后的随路脉冲信号发送给判断子单元(count)。
判断子单元(count)用于，将同步后的空口脉冲信号和同步后的随路脉冲信号进行逻辑与运算。
精时延校准子单元用于，在判断子单元(count)计算得到的运算结果为0的情况下，进行精时延校准。需要说明的是，精时延校准子单元可以为通过软件实现的功能模块。
精时延校准中断子单元(ft_int_gen)用于，根据单周期随路脉冲信号触发生成中断信号，中断信号用于停止精时延校准。
在一些实施例中，第一精时延校准单元201的精时延校准子单元用于，将发送链路中跨时钟域的先进先出存储器(FIFO)的读地址逐次加1以调整传输至第一粗时延校准单元101的发送随路脉冲信号(dac_data_pluse)的延迟。
在一些实施例中，第二精时延校准单元202的精时延校准子单元用于，调整再生接收随路脉冲信号和下一个空口脉冲信号之间的延迟。
如图3和图5所示，第一时延校准模块100的第一精时延校准单元201包括相位校准子单元，第二时延校准模块200的第二精时延校准单元202包括相位校准子单元。相位校准子单元包括差分脉冲门控子单元(gate_pluse)和时钟分频子单元(clk_div)，差分脉冲门控子单元(gate_pluse)用于，根据门控信号调整模拟域的时钟信号的初始相位。时钟分频子单元(clk_div)用于，根据模拟域的时钟信号的初始相位调整数字域的时钟信号的初始相位。
当粗时延校准完成后，就进入精时延校准，精时延校准包括精时延补偿和相位校准。同步后的空口脉冲信号和同步后的随路脉冲信号在判断子单元(count)中进行逻辑与运算，当运算结果(adc_ft_counter)为0时，指示精时延校准子单元进行精时延补偿，直到运算结果不为0，表示已经消除两次异步采样空口脉冲加跨时钟域的不确定时延，此时时延差异为DAC数字时钟域一个时钟周期Tdac_dig与DAC模拟时钟域一个时钟周期Tdac_ana之和。
图7为本公开实施例提供的gate_pluse差分电路结构示意图，图8为本公开实施例提供的gate_pluse差分电路时序示意图。以第一精时延校准单元201为例，结合图5、图6、图7和图8所示，差分脉冲门控子单元(gate_pluse)可以在每次门控使能生效时，关闭一个时钟周期的时钟，配合时钟分频子单元(clk_div)可以使DAC的数字时钟clk_dac_dig每次调整一个DAC的模拟时钟clk_dac_ana的分频初始相位。这样当运算结果达到最大时，相位校准完成，如图6所示，经过精时延校准后，发送随路脉冲信号和下一个空口脉冲信号的时延精度为Td5，即两个DAC模拟时钟域时钟周期Tdac_ana。
需要说明的是，在第二时延校准模块200中，当第二粗时延校准单元102完成粗时延校准之后，第二精时延校准单元202进行精时延校准，该精时延校准过程与第一精时延校准单元201进行精时延校准的过程相同，但存在以下区别：
1、精时延补偿调整延迟的方式不同。第二精时延校准单元202中，调整再生接收随路脉冲信号和下一个空口脉冲信号之间的延迟；第一精时延校准单元201中，将发送链路中跨时钟域的FIFO读地址逐次加1以调整传输至第一粗时延校准单元的发送随路脉冲信号(dac_data_pluse)的延迟。
2、精时延校准中断的触发信号不同。第二精时延校准单元202中，精时延校准中断由空口脉冲信号(ref_pluse)的上升沿触发；第一精时延校准单元201中，精时延校准中断由随路脉冲信号(data_pluse)的上升沿触发。
如图4所示，经过精时延校准后，接收随路脉冲信号和下一个空口脉冲信号的时延精度为Rd2，即两个ADC模拟时钟域时钟周期Tadc_ana。
本公开实施例的时延校准装置，以空口脉冲信号为基准，利用随路脉冲信号和链路数据对齐后的同步传输性，通过在数字时钟域进行时延补偿和模拟ADDA高频时钟域进行相位校准，可以将时延校准精度提升为两个高频时钟周期。通过软件调整最初/最后一级数字时钟域的随路脉冲信号时延和数字时钟相位，取代了传统的双点同步采样后算法分析，不仅大大简化校准流程，避免了大量的算法计算，无论是在上电过程的初始化或者正常工作过程中，都可以快速进行链路的高精度授时。本公开实施例的时延校准装置，整体结构简单，可以适配多通道、多模式和多种工作场景。
本公开实施例可以应用于终端或者基站的射频收发系统，支持多链路、多时钟域和多工作模式下的高精度时延校准。支持TX和RX多链路扩展，可将多链路的随路脉冲信号合并在数字接口内的发送随路脉冲信号发生模块110和接收随路脉冲信号校准模块210内产生和校准；本公开实施例支持整机多系统对接，可将数字接口内的发送随路脉冲信号发生模块110和接收随路脉冲信号校准模块210转移到上游芯片系统链路源/尽头，这样可对整体链路时延进行高精度校准。
本公开实施例适用于时延要求较高、具有跨时钟域或者异步时钟域的收发系统，可以推广应用于具有相应需求的射频芯片、终端芯片以及基带芯片中。
本公开实施例还提供一种时延校准方法，所述方法应用于如前所述的时延校准装置，如图9所示，所述方法包括以下步骤：
步骤S11，接收空口脉冲信号，根据空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿。
在本步骤中，粗时延校准单元10根据空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿。
步骤S12，在模拟时钟域对随路脉冲信号进行时延补偿，并对时钟域相位进行校准。
在本步骤中，精时延校准单元20的精时延校准子单元21在模拟时钟域对随路脉冲信号进行时延补偿，精时延校准单元20的相位校准子单元对时钟域相位进行校准。
本公开实施例的时延校准方法，以空口脉冲信号为基准，通过在数字时钟域进行时延补偿和模拟高频时钟域进行相位校准，可以将时延校准精度提升为两个高频时钟周期；通过调整数字时钟域的随路脉冲信号时延和数字时钟相位，取代了传统的双点同步采样后算法分析，简化校准流程，降低算法计算量，实现链路快速高精度授时；时延校准装置整体结构简单，可以适配多通道、多模式和多种工作场景。
在一些实施例中，如图10所示，在发送链路中，所述根据空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿(即步骤S11)，包括以下步骤：
步骤S111，根据空口脉冲信号生成发送随路脉冲信号。
步骤S112，在发送链路的多时钟域内，利用数据有效使能信号，将发送随路脉冲信号和链路数据进行对齐传输。
步骤S113，根据所空口脉冲信号在数字时钟域对发送随路脉冲信号进行时延补偿。
在一些实施例中，如图11所示，在接收链路中，所述根据空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿(即步骤S11)，包括以下步骤：
步骤S111’，根据空口脉冲信号生成接收随路脉冲信号。
步骤S112’，在接收链路的多时钟域内，利用数据有效使能信号，将接收随路脉冲信号和链路数据进行对齐传输。
步骤S113’，根据空口脉冲信号在数字时钟域对经过对齐传输的接收随路脉冲信号进行时延补偿。
在一些实施例中，所述根据空口脉冲信号生成接收随路脉冲信号(即步骤S111’)，包括以下步骤：根据所述空口脉冲信号的上升沿生成单周期空口脉冲信号，对所述单周期空口脉冲信号按同比周期缩小预设倍数生成再生接收随路脉冲信号。
所述根据空口脉冲信号在数字时钟域对经过对齐传输的接收随路脉冲信号进行时延补偿(即步骤S113’)，包括以下步骤：
消除再生接收随路脉冲信号和下一个空口脉冲信号之间的延迟，得到第二信号；将第二信号和单周期空口脉冲信号进行逻辑与运算，在运算结果非1的情况下，进行粗时延校准，直到运算结果为1时停止运算，并生成第二指示信号。
在一些实施例中，在得到第二信号之后、将第二信号和所述单周期空口脉冲信号进行逻辑与运算之前，所述方法还包括以下步骤：按照1个时钟周期扩展第二信号的高电平长度，以便将扩展后的信号和单周期空口脉冲信号进行逻辑与运算。
在一些实施例中，根据空口脉冲信号在数字时钟域对发送随路脉冲信号进行时延补偿(即步骤S113)，包括以下步骤：
根据空口脉冲信号的上升沿生成单周期空口脉冲信号；消除传输至第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟，得到第一信号；将第一信号和单周期空口脉冲信号进行逻辑与运算，在运算结果非1的情况下，进行粗时延校准，直到运算结果为1时停止运算，并生成第一指示信号。
在一些实施例中，在消除传输至所述第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟之前，所述方法还包括以下步骤：计算所述单周期空口脉冲信号和所述传输至所述第一粗时延校准单元的发送随路脉冲信号的时间差，以便根据所述时间差配置所述传输至所述第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟。
在一些实施例中，在消除传输至所述第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟之前，所述方法还包括以下步骤：将空口脉冲信号按同比周期缩小预设倍数生成再生空口脉冲信号；对传输至所述第一粗时延校准单元的发送随路脉冲信号按同比周期缩小预设倍数生成再生发送随路脉冲信号，以便消除再生发送随路脉冲信号和下一个空口脉冲信号之间的延迟。
在一些实施例中，在将第一信号和单周期空口脉冲信号进行逻辑与运算之前，所述方法还包括以下步骤：按照1个时钟周期扩展所述第一信号的高电平长度，以便将扩展后的信号和和所述单周期空口脉冲信号进行逻辑与运算。
在一些实施例中，在进行粗时延校准之后，所述方法还包括以下步骤：
接收随路脉冲信号，根据随路脉冲信号的上升沿生成单周期随路脉冲信号；随路脉冲信号为第一信号或第二信号；
将空口脉冲信号同步到所在的时钟域，并将随路脉冲信号同步到所在的时钟域；
将同步后的空口脉冲信号和同步后的随路脉冲信号进行逻辑与运算，在运算结果为0的情况下，进行精时延校准，其中，根据单周期随路脉冲信号触发生成中断信号，中断信号用于停止精时延校准。
在一些实施例中，所述进行精时延校准，包括以下步骤：
将发送链路中跨时钟域的先进先出存储器的读地址逐次加1以调整传输至所述第一粗时延校准单元的发送随路脉冲信号的延迟；或者，
调整再生接收随路脉冲信号和下一个空口脉冲信号之间的延迟。
在一些实施例中，所述对时钟域相位进行校准，包括以下步骤：
根据门控信号调整模拟域的时钟信号的初始相位；
根据模拟域的时钟信号的初始相位调整数字域的时钟信号的初始相位。
为清楚说明本公开实施例的方案，以下通过一具体实例对本公开实施例的时延校准过程进行详细说明。时延校准过程的具体步骤如下：
1、根据实际芯片需要，上电后启动TX、RX时延校准。
2、根据产品应用的工作场景，通过软件进行初始化配置TX、RX的随路脉冲生成和校准相关的脉冲周期、链路配置、校准初始值、寄存器等参数。
3、外部循环发送空口脉冲信号，利用TX随路脉冲发生器直接产生TX链路的随路脉冲信号，利用ADC校准单元，通过粗时延校准和精时延校准产生RX链路的随路脉冲信号。
ADC的粗时延校准流程为：空口脉冲信号的上升沿触发软件的ADC粗时延校准中断，每次软件增加1拍延迟，直至随路脉冲信号和空口脉冲信号相与的结果为1，表示粗时延校准完成。
ADC的精时延校准流程为：空口脉冲信号的上升沿触发软件的ADC精调中断，如果随路脉冲信号和空口脉冲信号相与的计数值为0，则继续增加1拍延迟，进行精时延补偿。若计数值不为0，则软件进行一次关闭、打开时钟门控的过程，进行相位调整，直到计数值等于既定的阈值时，表示精时延校准完成。
4、TX和RX随路脉冲信号在链路中传输，分别到达DAC校准单元和RX随路脉冲信号校准器。
5、在DAC校准单元内依次进行粗时延和精时延校准，在RX随路脉冲校准器内进行粗时延校准。
DAC的粗时延校准流程为：随路脉冲信号的上升沿触发软件的DAC粗时延校准中断，读取比较模块的counter值后，设置一个相近的delay值，然后每次软件增加1拍延迟，直至随路脉冲信号和空口脉冲信号相与的结果为1，表示粗时延校准完成。
DAC的精时延校准流程为：随路脉冲信号的上升沿触发软件的DAC精时延校准中断，当随路脉冲信号和空口脉冲信号相与的计数值为0，则DAC跨时钟域FIFO的读地址进行逐次加1调整随路脉冲延迟，进行精时延补偿。当计数值不为0，则软件进行一次关闭、打开时钟门控的过程，进行相位调整，直到计数值等于既定的阈值时，表示精时延校准完成。RX随路脉冲校准器内的粗时延校准同DAC的粗时延校准流程。
6、退出时延校准流程，等待下一次正常工作过程中的TX和RX链路时延检测校准，再重复步骤2-5。
本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其他实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本发明的范围的情况下，可进行各种形式和细节上的改变。
Claims (25)
1.一种时延校准装置，其特征在于，包括时延校准模块，所述时延校准模块包括粗时延校准单元和精时延校准单元，所述粗时延校准单元用于，接收空口脉冲信号，根据所述空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿；
所述精时延校准单元包括精时延校准子单元和相位校准子单元，所述精时延校准子单元用于，在所述粗时延校准单元根据所述空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿之后，在模拟时钟域对所述随路脉冲信号进行时延补偿；
所述相位校准子单元用于，在所述精时延校准子单元在模拟时钟域对所述随路脉冲信号进行时延补偿之后，对时钟域相位进行校准。
2.如权利要求1所述的时延校准装置，其特征在于，包括发送链路，所述时延校准模块包括第一时延校准模块，所述第一时延校准模块位于所述发送链路；所述粗时延校准单元为第一粗时延校准单元，所述精时延校准单元为第一精时延校准单元，所述随路脉冲信号为发送随路脉冲信号；
所述发送链路还包括发送随路脉冲发生模块和发送链路随路脉冲传输模块，所述发送随路脉冲发生模块用于，接收空口脉冲信号，根据所述空口脉冲信号生成所述发送随路脉冲信号；
所述发送链路随路脉冲传输模块用于，在所述发送链路的多时钟域内，利用数据有效使能信号，将所述发送随路脉冲信号和链路数据进行对齐传输，并发送给所述第一时延校准模块的所述第一粗时延校准单元。
3.如权利要求2所述的时延校准装置，其特征在于，还包括接收链路，所述时延校准模块包括第二时延校准模块，所述第二时延校准模块位于所述接收链路；所述随路脉冲信号为接收随路脉冲信号，所述精时延校准单元为第二精时延校准单元，所述粗时延校准单元为第二粗时延校准单元，所述第二粗时延校准单元还用于在接收空口脉冲信号之后，根据所述空口脉冲信号生成所述接收随路脉冲信号；
所述接收链路还包括接收随路脉冲校准模块和接收链路随路脉冲传输模块，所述接收链路随路脉冲传输模块用于，在所述接收链路的多时钟域内，利用数据有效使能信号，将所述接收随路脉冲信号和链路数据进行对齐传输，并发送给所述接收随路脉冲校准模块；
所述接收随路脉冲校准模块用于，根据所述空口脉冲信号在数字时钟域对接收到的随路脉冲信号进行时延补偿。
4.如权利要求3所述的时延校准装置，其特征在于，所述第二粗时延校准单元包括第二空口脉冲处理子单元、第二随路脉冲信号再生子单元、第二延迟子单元和第二粗时延校准子单元；
所述第二空口脉冲处理子单元用于，根据所述空口脉冲信号的上升沿生成单周期空口脉冲信号；
所述第二随路脉冲信号再生子单元分别与所述第二空口脉冲处理子单元和所述第二延迟子单元相连，用于对所述第二空口脉冲处理子单元发送的所述单周期空口脉冲信号按同比周期缩小预设倍数生成再生接收随路脉冲信号，并将所述再生接收随路脉冲信号发送给所述第二延迟子单元；
所述第二延迟子单元用于，消除所述再生接收随路脉冲信号和下一个空口脉冲信号之间的延迟，得到第二信号；
所述第二粗时延校准子单元用于，将所述第二信号和所述单周期空口脉冲信号进行逻辑与运算，在运算结果非1的情况下，进行粗时延校准，直到所述运算结果为1时停止运算，并生成第二指示信号。
5.如权利要求4所述的时延校准装置，其特征在于，所述第二粗时延校准单元还包括第二扩展子单元，所述第二扩展子单元与所述第二延迟子单元和所述第二粗时延校准子单元连接，用于按照1个时钟周期扩展所述第二信号的高电平长度，并将扩展后的信号发送给所述第二粗时延校准子单元，以供所述第二粗时延校准子单元将所述扩展后的信号和所述单周期空口脉冲信号进行逻辑与运算。
6.如权利要求4所述的时延校准装置，其特征在于，所述第一粗时延校准单元包括第一空口脉冲处理子单元、第一延迟子单元和第一粗时延校准子单元；
所述第一空口脉冲处理子单元用于，根据所述空口脉冲信号的上升沿生成单周期空口脉冲信号；
所述第一延迟子单元用于，消除传输至所述第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟，得到第一信号；
所述第一粗时延校准子单元用于，将所述第一信号和所述单周期空口脉冲信号进行逻辑与运算，在运算结果非1的情况下，进行粗时延校准，直到所述运算结果为1时停止运算，并生成第一指示信号。
7.如权利要求6所述的时延校准装置，其特征在于，所述第一粗时延校准单元还包括比较子单元，所述比较子单元用于，计算所述单周期空口脉冲信号和所述传输至所述第一粗时延校准单元的发送随路脉冲信号的时间差，以便根据所述时间差配置所述传输至所述第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟。
8.如权利要求6所述的时延校准装置，其特征在于，所述第一粗时延校准单元还包括第一空口脉冲信号再生子单元和第一随路脉冲信号再生子单元；
所述第一空口脉冲信号再生子单元与所述第一空口脉冲处理子单元和所述第一粗时延校准子单元连接，用于将所述空口脉冲信号按同比周期缩小预设倍数生成再生空口脉冲信号，并将所述再生空口脉冲信号发送给所述第一粗时延校准子单元；
所述第一随路脉冲信号再生子单元与所述第一延迟子单元连接，用于对所述传输至所述第一粗时延校准单元的发送随路脉冲信号按同比周期缩小预设倍数生成再生发送随路脉冲信号，并将所述再生发送随路脉冲信号发送给所述第一延迟子单元，以供所述第一延迟子单元消除所述再生发送随路脉冲信号和下一个空口脉冲信号之间的延迟。
9.如权利要求6所述的时延校准装置，其特征在于，所述第一粗时延校准单元还包括第一扩展子单元，所述第一扩展子单元与所述第一延迟子单元和所述第一粗时延校准子单元连接，用于按照1个时钟周期扩展所述第一信号的高电平长度，并将扩展后的信号发送给所述第一粗时延校准子单元，以供所述第一粗时延校准子单元将所述扩展后的信号和和所述单周期空口脉冲信号进行逻辑与运算。
10.如权利要求6所述的时延校准装置，其特征在于，所述第一精时延校准单元和所述第二精时延校准单元包括随路脉冲处理子单元、判断子单元、空口脉冲同步子单元、随路脉冲同步子单元、精时延校准子单元和精时延校准中断子单元；
所述随路脉冲处理子单元用于，接收所在时延校准模块中粗时延校准单元发送的随路脉冲信号，根据所述随路脉冲信号的上升沿生成单周期随路脉冲信号，并将所述单周期随路脉冲信号发送给所述第一精时延校准中断子单元；其中，在所述第一精时延校准单元中，所述随路脉冲信号为所述第一信号，在所述第二精时延校准单元中，所述随路脉冲信号为所述第二信号；
所述空口脉冲同步子单元用于，将所述空口脉冲信号同步到所在的时钟域，并将同步后的空口脉冲信号发送给所述判断子单元；
所述随路脉冲同步子单元用于，将所述随路脉冲信号同步到所在的时钟域，并将同步后的随路脉冲信号发送给所述判断子单元；
所述判断子单元用于，将所述同步后的空口脉冲信号和所述同步后的随路脉冲信号进行逻辑与运算；
所述精时延校准子单元用于，在所述判断子单元计算得到的运算结果为0的情况下，进行精时延校准；
所述精时延校准中断子单元用于，根据所述单周期随路脉冲信号触发生成中断信号，所述中断信号用于停止精时延校准。
11.如权利要求10所述的时延校准装置，其特征在于，所述第一精时延校准单元的所述精时延校准子单元用于，将发送链路中跨时钟域的先进先出存储器的读地址逐次加1以调整所述传输至所述第一粗时延校准单元的发送随路脉冲信号的延迟。
12.如权利要求10所述的时延校准装置，其特征在于，所述第二精时延校准单元的所述精时延校准子单元用于，调整所述再生接收随路脉冲信号和下一个空口脉冲信号之间的延迟。
13.如权利要求1-12任一项所述的时延校准装置，其特征在于，所述相位校准子单元包括差分脉冲门控子单元和时钟分频子单元；
所述差分脉冲门控子单元用于，根据门控信号调整模拟域的时钟信号的初始相位；
所述时钟分频子单元用于，根据所述模拟域的时钟信号的初始相位调整数字域的时钟信号的初始相位。
14.一种时延校准方法，其特征在于，应用于如权利要求1-13任一项所述的时延校准装置，所述方法包括：
接收空口脉冲信号，根据所述空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿；
在模拟时钟域对所述随路脉冲信号进行时延补偿，并对时钟域相位进行校准。
15.如权利要求14所述的方法，其特征在于，在发送链路中，所述根据所述空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿，包括：
根据所述空口脉冲信号生成所述发送随路脉冲信号；
在所述发送链路的多时钟域内，利用数据有效使能信号，将所述发送随路脉冲信号和链路数据进行对齐传输；
根据所述空口脉冲信号在数字时钟域对所述发送随路脉冲信号进行时延补偿。
16.如权利要求15所述的方法，其特征在于，在接收链路中，所述根据所述空口脉冲信号在数字时钟域对随路脉冲信号进行时延补偿，包括：
根据所述空口脉冲信号生成接收随路脉冲信号；
在所述接收链路的多时钟域内，利用数据有效使能信号，将所述接收随路脉冲信号和链路数据进行对齐传输；
根据所述空口脉冲信号在数字时钟域对经过对齐传输的接收随路脉冲信号进行时延补偿。
17.如权利要求16所述的方法，其特征在于，应用于如权利要求4-13任一项所述的时延校准装置，所述根据所述空口脉冲信号生成接收随路脉冲信号，包括：
根据所述空口脉冲信号的上升沿生成单周期空口脉冲信号，对所述单周期空口脉冲信号按同比周期缩小预设倍数生成再生接收随路脉冲信号；
所述根据所述空口脉冲信号在数字时钟域对经过对齐传输的接收随路脉冲信号进行时延补偿，包括：
消除所述再生接收随路脉冲信号和下一个空口脉冲信号之间的延迟，得到第二信号；
将所述第二信号和所述单周期空口脉冲信号进行逻辑与运算，在运算结果非1的情况下，进行粗时延校准，直到所述运算结果为1时停止运算，并生成第二指示信号。
18.如权利要求17所述的方法，其特征在于，应用于如权利要求5-13任一项所述的时延校准装置，在得到第二信号之后、将所述第二信号和所述单周期空口脉冲信号进行逻辑与运算之前，所述方法还包括：
按照1个时钟周期扩展所述第二信号的高电平长度，以便将扩展后的信号和所述单周期空口脉冲信号进行逻辑与运算。
19.如权利要求17所述的方法，其特征在于，应用于如权利要求6-13任一项所述的时延校准装置，所述根据所述空口脉冲信号在数字时钟域对所述发送随路脉冲信号进行时延补偿，包括：
根据所述空口脉冲信号的上升沿生成单周期空口脉冲信号；
消除传输至所述第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟，得到第一信号；
将所述第一信号和所述单周期空口脉冲信号进行逻辑与运算，在运算结果非1的情况下，进行粗时延校准，直到所述运算结果为1时停止运算，并生成第一指示信号。
20.如权利要求19所述的方法，其特征在于，应用于如权利要求7-13任一项所述的时延校准装置，在消除传输至所述第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟之前，所述方法还包括：
计算所述单周期空口脉冲信号和所述传输至所述第一粗时延校准单元的发送随路脉冲信号的时间差，以便根据所述时间差配置所述传输至所述第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟。
21.如权利要求19所述的方法，其特征在于，应用于如权利要求8-13任一项所述的时延校准装置，在消除传输至所述第一粗时延校准单元的发送随路脉冲信号和下一个空口脉冲信号之间的延迟之前，所述方法还包括：
将所述空口脉冲信号按同比周期缩小预设倍数生成再生空口脉冲信号；
对所述传输至所述第一粗时延校准单元的发送随路脉冲信号按同比周期缩小预设倍数生成再生发送随路脉冲信号，以便消除所述再生发送随路脉冲信号和下一个空口脉冲信号之间的延迟。
22.如权利要求19所述的方法，其特征在于，应用于如权利要求9-13任一项所述的时延校准装置，在将所述第一信号和所述单周期空口脉冲信号进行逻辑与运算之前，所述方法还包括：
按照1个时钟周期扩展所述第一信号的高电平长度，以便将扩展后的信号和和所述单周期空口脉冲信号进行逻辑与运算。
23.如权利要求19所述的方法，其特征在于，应用于如权利要求10-13任一项所述的时延校准装置，在进行粗时延校准之后，所述方法还包括：
接收随路脉冲信号，根据所述随路脉冲信号的上升沿生成单周期随路脉冲信号；所述随路脉冲信号为所述第一信号或所述第二信号；
将所述空口脉冲信号同步到所在的时钟域，并将所述随路脉冲信号同步到所在的时钟域；
将所述同步后的空口脉冲信号和所述同步后的随路脉冲信号进行逻辑与运算，在所述运算结果为0的情况下，进行精时延校准，其中，根据所述单周期随路脉冲信号触发生成中断信号，所述中断信号用于停止精时延校准。
24.如权利要求23所述的方法，其特征在于，所述进行精时延校准，包括：
将发送链路中跨时钟域的先进先出存储器的读地址逐次加1以调整所述传输至所述第一粗时延校准单元的发送随路脉冲信号的延迟；或者，
调整所述再生接收随路脉冲信号和下一个空口脉冲信号之间的延迟。
25.如权利要求14-24任一项所述的方法，其特征在于，所述对时钟域相位进行校准，包括：
根据门控信号调整模拟域的时钟信号的初始相位；
根据所述模拟域的时钟信号的初始相位调整数字域的时钟信号的初始相位。
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