CN102981116B - 一种验证专用集成电路的装置和方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000012360 testing method Methods 0.000 claims abstract description 169
- 238000012545 processing Methods 0.000 claims abstract description 35
- 238000013461 design Methods 0.000 claims abstract description 13
- 230000007774 longterm Effects 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 claims description 46
- 238000005070 sampling Methods 0.000 claims description 24
- 238000011144 upstream manufacturing Methods 0.000 claims description 20
- 230000000630 rising effect Effects 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000004458 analytical method Methods 0.000 claims description 2
- 238000004806 packaging method and process Methods 0.000 claims 2
- 108010001267 Protein Subunits Proteins 0.000 claims 1
- 238000012856 packing Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 20
- 238000004088 simulation Methods 0.000 description 13
- 238000012795 verification Methods 0.000 description 9
- 238000012546 transfer Methods 0.000 description 3
- 239000013598 vector Substances 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
本发明公开了一种验证专用集成电路的装置和方法。在本发明中，设计一个模拟射频部分的发送与接收的逻辑模块，通过该逻辑模块将测试终端提供的测试数据进行射频部分的处理后传递给LTE ASIC，以及将LTE ASIC根据测试数据进行相应处理后反馈的反馈数据进行射频部分的处理后传递给测试终端，使得测试终端能根据发送给逻辑模块的测试数据和从逻辑模块所接收的反馈数据对LTE ASIC进行验证。本发明的技术方案，使得在LTE ASIC的初步试产阶段，不再需要送到封装测试厂内的机台上进行验证测试，而是利用一个计算机和采用FPGA设计的逻辑模块在实验室内就可以完成对LTEASIC的快速验证，节省成本。
Description
技术领域
本发明涉及专用集成电路开发技术领域，特别涉及一种验证专用集成电路的装置和方法。
背景技术
LTE(Long Term Evolution，长期演进)ASIC(Application SpecificIntegrated Circuit，专用集成电路)在生产后需要验证，以确定LTE ASIC是否能够按照既定的要求工作。
目前，对LTE ASIC进行验证时，需要送到封装测试厂内的机台上进行验证，并需要设计配合此机台的专用测试向量。这种验证方式费用高，且必须安排时程，一般是在大批量生产的情况才会利用此方式。在初步试产，少量的LTE ASIC进行验证时，可能需要频繁调整LTE ASIC中各功能对应的参数或者技术指标，而现有的这种测试机台采用专用测试向量的方法还不能满足这样灵活多变的验证要求。
可见，目前还没有一种可行的能够在实验室内快速地对LTE ASIC进行验证的方案。
发明内容
有鉴于此，本发明提供可以一种验证专用集成电路的装置和方法，使得能够在实验室内快速地对LTE ASIC进行验证。
为达到上述目的，本发明的技术方案是这样实现的：
本发明公开了一种验证专用集成电路的装置，该装置适于验证长期演进专用集成电路LTE ASIC，该装置包括：通用串行总线USB接口单元和数据转换单元；
所述USB接口单元，用于接收来自测试终端的USB测试数据包并发送给所述数据转换单元，以及，接收来自所述数据转换单元的USB反馈数据包并发送给所述测试终端，使得所述测试终端能够根据发送的所述USB测试数据包和接收的所述USB反馈数据对所述LTE ASIC进行验证；
所述数据转换单元，用于对接收到的所述USB测试数据包进行解析，并对解析出的第一测试数据进行速率转换，获得第二测试数据发送给所述LTEASIC，以及接收所述LTE ASIC对所述第二测试数据进行处理后发送的第一反馈数据，对所述第一反馈数据进行速率转换，获得第二反馈数据，对所述第二反馈数据进行打包得到USB反馈数据包，并发送给所述USB接口单元，其中，所述第二测试数据的速率是所述第一测试数据的速率的两倍，所述第一反馈数据的速率是所述第二反馈数据的速率的两倍。
本发明还公开了一种验证专用集成电路的方法，该方法适于验证长期演进专用集成电路LTE ASIC，设计一个模拟射频部分的发送与接收的逻辑模块，则该方法包括：
所述逻辑模块通过通用串行总线USB接口接收来自测试终端的USB测试数据包；
所述逻辑模块对所述USB测试数据包进行解析，并对解析出的第一测试数据进行速率转换，获得第二测试数据发送给所述LTE ASIC，其中，所述第二测试数据的速率是所述第一测试数据的速率的两倍；
所述逻辑模块接收所述LTE ASIC对所述第二测试数据进行处理后发送的第一上行反馈数据；
所述逻辑模块对所述第一反馈数据进行速率转换，获得第二反馈数据并打包得到USB反馈数据包，其中，所述第一反馈数据的速率是所述第二反馈数据的速率的两倍；
所述逻辑模块通过所述USB接口将所述USB反馈数据包发送给所述测试终端，使得所述测试终端能够根据发送的所述USB测试数据包和接收的所述USB反馈数据对所述LTE ASIC进行验证。
有上述可见，本发明这种设计一个模拟射频部分的发送与接收的逻辑模块，通过该逻辑模块将测试终端提供的模拟仿真测试数据进行模拟射频部分的处理后传递给LTE ASIC，以及将LTE ASIC根据测试数据进行相应处理后反馈的反馈数据进行模拟射频部分的处理后传递给测试终端，使得测试终端能够根据发送给逻辑模块的模拟仿真测试数据和从逻辑模块所接收的反馈数据对LTE ASIC进行验证的技术方案，使得在LTE ASIC的初步试产阶段，不再需要送到封装测试厂内的机台上进行验证测试，而是利用一个计算机和采用FPGA设计的逻辑模块在实验室内就可以完成对LTE ASIC的快速验证。
附图说明
图1是本发明实施例一中的验证专用集成电路的方案的原理框图；
图2是本发明实施例一中的验证专用集成电路的装置的结构框图；
图3是本发明实施例一中的验证专用集成电路的装置的进一步详细结构框图；
图4是本发明实施例一中的验证专用集成电路的装置的更进一步详细结构框图；
图5是本发明实施例一中的下行数据部分的时序图；
图6是本发明实施例一中的上行数据部分的时序图；
图7是本发明实施例二中的验证专用集成电路的方案的原理框图；
图8是本发明实施例二中的验证专用集成电路的装置的结构框图；
图9是本发明实施例三中的一种验证专用集成电路的方法的流程图。
具体实施方式
本发明的核心思想是：利用FPGA(Field－Programmable Gate Array，现场可编程门阵列)设计一个模拟射频部分的发送与接收的逻辑模块，通过该逻辑模块将测试终端(如外部的计算机等)提供的模拟仿真测试数据进行模拟射频部分的处理后传递给LTE ASIC，以及将LTE ASIC对测试数据进行的处理返回反馈的数据进行模拟射频部分的处理后传递给测试终端，使得测试终端能够根据发送给逻辑模块的模拟仿真测试数据和从逻辑模块所接收的反馈数据对LTE ASIC进行验证。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一
图1是本发明实施例一中的验证专用集成电路的方案的原理框图。如图1所示，左侧方框为待验证的LTE ASIC 11，右侧方框为测试终端13，中间的方框为本发明中设计的一个模拟RF(Radio Frequency，射频)部分的发送与接收的逻辑模块FPGA 12。FPGA 12与测试终端13通过USB(UniversalSerial BUS，通用串行总线)接口通讯。在本发明的实施例一中，测试终端13可以是计算机。在本发明的其他实施例中，测试终端13也可以是能够生成测试数据，并能够根据测试数据和反馈数据进行LTE ASIC验证的其他形式的数据处理装置。
图1中的逻辑模块FPGA 12可以模拟射频部分的的ADC和ADC的发送与接收，替代实际天线，利用USB串口与测试终端13相连提供天线模拟数据资料，最终在测试终端13上使用仿真软件对比结果，对LTE ASIC进行验证。
LTE的RX和TX讯号为(Double Data Rate，双倍速率)信号，TX(ADC)部分需提供帧使能信号并确保与发送的DDR信号的时序问题，RX(DAC)部分需使用异步FIFO同步DDR模块与内部逻辑模块，并产生出有效的使能讯号。因此，在发明实施例一中的FPGA部分的设计如图2至4所示。
图2是本发明实施例一中的验证专用集成电路的装置的结构框图。该验证专用集成电路的装置即为图1中的逻辑模块FPGA 12，用于验证LTE ASIC11。如图2所示，该验证专用集成电路的装置包括：USB接口单元21和数据转换单元20；其中：
USB接口单元21，用于接收来自测试终端的USB测试数据包并发送给数据转换单元20，以及，接收来自数据转换单元20的USB反馈数据包并发送给测试终端，使得测试终端能够根据发送的USB测试数据包和接收的USB反馈数据对LTE ASIC进行验证；
数据转换单元20，用于对接收到的USB测试数据包进行解析，并对解析出的第一测试数据进行速率转换，获得第二测试数据发送给LTE ASIC，以及接收LTE ASIC对第二测试数据进行处理后发送的第一反馈数据，对第一反馈数据进行速率转换，获得第二反馈数据，对第二反馈数据进行打包得到USB反馈数据包，并发送给USB接口单元，其中，第二测试数据的速率是第一测试数据的速率的两倍，第一反馈数据的速率是第二反馈数据的速率的两倍。
图2所示的装置使得测试终端能够根据发送测试数据和所接收的反馈数据对LTE ASIC进行验证。并且该验证过程可以在实验室内快速完成。
图3是本发明实施例一中的验证专用集成电路的装置的进一步详细结构框图。如图3所示，在该验证专用集成电路的装置中，数据转换单元20包括：转储单元22、以及分别与转储单元22连接的下行数据处理单元23和上行数据处理单元24。参见图3：
转储单元22，用于对接收到的USB测试数据包进行解析，并将解析生成的第一测试数据发送给下行数据处理单元23，以及，接收上行数据处理单元24发送的第二反馈数据，并打包成USB反馈数据包后发送给USB接口单元21；其中，第一测试数据包括：两路单倍速率测试数据信号和下行帧使能信号，第二反馈数据包括：两路单倍速率反馈数据信号和上行帧使能信号；
下行数据处理单元23，用于在接收的第一测试数据中的下行帧使能信号的控制下，根据设定的下行时钟信号的采样频率，对第一测试数据中的两路单倍速率测试数据信号进行轮循采样，得到一路双倍速率下行数据信号，将包括下行帧使能信号、下行时钟信号和双倍速率下行数据信号的第二测试数据发送给LTE ASIC；
上行数据处理单元24，用于接收LTE ASIC对第二测试数据进行处理后发送的第一反馈数据，根据第一反馈数据中的双倍速率上行数据信号的有效数据的有无生成上行帧使能信号，根据第一反馈数据中的上行时钟信号的采样频率，从第一反馈数据中的双倍速率上行数据信号中分离出两路单倍速率反馈数据信号，将包括两路单倍速率反馈数据信号和上行帧使能信号的第二反馈数据发送给转储单元22。
其中，第一测试数据包括：下行I数据信号、下行Q数据信号和下行帧使能信号。第二测试数据包括：下行帧使能信号、下行时钟信号和下行数据信号。下行数据信号是双倍速率数据信号，下行I数据信号和下行Q数据信号分别是相对的单倍速率数据信号。
第一反馈数据包括：上行时钟信号和上行数据信号。第二反馈数据包括：上行I数据信号、上行Q数据信号和上行帧使能信号。上行数据信号是双倍速率数据信号，上行I数据信号和上行Q数据信号分别是相对的单倍速率数据信号。
需要说明的是，在本申请文件中，以LTE ASIC为参考，将LTE ASIC所接收的信号定义为下行信号，将LTE ASIC发送的信号定义为上行信号。
图4是本发明实施例一中的验证专用集成电路的装置的更进一步详细结构框图。参见图4，在本发明实施例一中的验证专用集成电路的装置中，下行数据处理单元23包括：双倍数据速率输出ODDR子单元232和模数转换接口子单元231，其中：
ODDR子单元232，用于接收转储单元22发送的包括下行I数据信号、下行Q数据信号和下行帧使能信号的第一测试数据，在下行帧使能信号有效期间，根据设定的下行时钟信号的采样频率，对下行I数据信号和下行Q数据轮循采样，得到一路双倍速率下行数据信号，将包括下行帧使能信号、下行时钟信号和双倍速率下行数据信号的第二测试数据发送给模数转换接口子单元231，其中，所述下行I数据信号和下行Q数据信号分别为单倍速率测试数据信号；
模数转换接口子单元231与LTE ASIC 11的信号接收接口匹配，用于将接收的第二测试数据发送给LTE ASIC 11。
图5是本发明实施例一中的下行数据部分的时序图。该时序图为从一次仿真验证过程中截取的图。参见图5，DUMP_I_DATA为下行I数据信号，DUMP_Q_DATA为下行Q数据信号，ADC_CLKOUT为下行时钟信号，FRAME_START为下行帧使能信号，ADC_DATA为下行数据信号。
在图5中，由于是仿真用数据，所以下行I数据信号DUMP_I_DATA和下行Q数据信号DUMP_Q_DATA都取了常数。在FRAME_START信号高电平有效期间，根据ADC_CLKOUT的时钟沿对DUMP_I_DATA和DUMP_Q_DATA轮循采样，得到一路下行数据信号，具体来说，在本实施例中，在ADC_CLKOUT的时钟上升沿采DUMP_I_DATA，在ADC_CLKOUT的时钟下降沿采DUMP_Q_DATA。当然在本发明的其它实施例中，可以在ADC_CLKOUT的时钟下降沿采DUMP_I_DATA，在ADC_CLKOUT的时钟上升沿采DUMP_Q_DATA。
因此，在图4中，ODDR子单元232，用于在下行帧使能信号有效期间，在下行时钟信号的每个上升沿对下行I数据信号进行采样，在下行时钟信号的每个下降沿对下行Q数据信号进行采样，得到一路双倍速率下行数据信号；
或者，
ODDR子单元232，用于在下行帧使能信号有效期间，在下行时钟信号的每个下降沿对下行I数据信号进行采样，在下行时钟信号的每个上升沿对下行Q数据信号进行采样，得到一路双倍速率下行数据信号。
在图4中，ODDR子单元232将下行数据信号通过模数转换接口子单元231发送给LTE ASIC 11时会有一定的延时，因此为了保证时序，需要将下行时钟信号也进行相应的延时后在发送给LTE ASIC 11。在本发明的一个具体实施例中，将下行时钟信号位移45度角后输出给LTE ASIC 11。这里一个时钟周期为360度，位移45度角即为延时1/8时钟周期。
因此，ODDR子单元232，进一步用于先将下行时钟信号位移指定角度，将位移指定角度后的下行时钟信号包含在第二测试数据中通过模数转换接口子单元231发送给LTE ASIC 11。
参见图4，上行数据处理单元24包括：数模转换接口子单元241、双倍数据速率输入IDDR子单元242和异步先入先出FIFO子单元243，其中：
数模转换接口子单元241与LTE ASIC 11的信号输出接口匹配，用于将LTE ASIC 11输出的包括上行时钟信号和双倍速率的上行数据信号的第一反馈数据发送给IDDR子单元242；
IDDR子单元242，用于接收数模转换接口子单元241发送的上行时钟信号和上行数据信号，根据上行数据信号的有效数据的有无生成上行帧使能信号，根据上行时钟信号的采样频率，从双倍速率的上行数据信号中分离出上行I数据信号和上行Q数据信号，将包括上行I数据信号、上行Q数据信号和上行帧使能信号的第二反馈数据发送给异步FIFO子单元243；上行I数据信号和上行Q数据信号为单倍速率反馈数据信号；
IDDR子单元242根据上行时钟信号的采样频率，从双倍速率上行数据信号中分离出上行I数据信号和上行Q数据信号具体为：先根据上行时钟信号的频率生成相对的使能信号，根据相对的使能信号从双倍速率上行数据信号中分离出上行I数据信号和上行Q数据信号。
异步FIFO子单元243，用于将所接收的包括上行I数据信号、上行Q数据信号和上行帧使能信号的第二反馈数据，按照转储单元22所能接受的速率发送给转储单元22。这里，异步FIFO子单元243起到匹配数据传输速率的作用，用于同步IDDR子单元242和转储单元22之间的数据速率。
图6是本发明实施例一中的上行数据部分的时序图。该时序图为从一次仿真验证过程中截取的图。参见图6，DAC_CLKIN为上行时钟信号，DAC_DATA为上行数据信号。I_DATA为上行I数据信号，Q_DATA为上行Q数据信号，ENABLE为相对的使能信号，FRAME_START为上行帧使能信号，
参见图6，在DAC_CLKIN的每个时钟周期上行数据信号有两个数据，首先根据DAC_CLKIN产生相对的ENABLE信号，该ENABLE信号是一个脉冲信号，且ENABLE周期与DAC_CLKIN的周期相同，ENABLE的脉冲宽度等于DAC_CLKIN的1/4周期。根据DAC_DATA的有效数据的有无生成上行帧使能信号，即有DAC_DATA数据时帧使能信号FRAME_START为高电平有效，没有DAC_DATA数据时帧使能信号FRAME_START为低电平无效。在ENABLE信号的脉冲上升沿，将该脉冲之前的两个DAC_DATA数据分别作为该脉冲周期内的I数据和Q数据。例如对于图6中的右侧的两条竖线之间的连个连续的DAC_DATA数据FF0和00C，其在最右侧竖线所经过的ENABLE的脉冲周期内，被分别作为I数据和Q数据。这样可以将DAC_DATA分解为I_DATA和Q_DATA。
通过本实施例一中的上述技术方案，能够快速且灵活地在实验室内验证LTE ASIC，迅速确认接收发送的功能正确与否。为LTE ASIC的初步试产期，提供了对少量LTE ASIC的功能进行验证的方式，大大节省成本。
实施例二
图7是本发明实施例二中的验证专用集成电路的方案的原理框图。如图7所示，左侧方框为待验证的LTE ASIC 71，右侧方框为测试终端73，中间的方框为本发明中设计的一个模拟射频部分的发送与接收的逻辑模块FPGA72。FPGA 72与测试终端73通过USB接口通讯。该方案与实施例一图1所示的方案相比多了第二代双倍数据率同步动态随机存取存储器DDR2SDRAM 74的应用。这里，DDR2 SDRAM 74作为暂存空间，用于匹配USB接口上的数据传输速率。
图8是本发明实施例二中的验证专用集成电路的装置的结构框图。该验证专用集成电路的装置即为图7中的逻辑模块FPGA 72，用于验证LTE ASIC71。参见图8，该验证专用集成电路的装置包括：设计于FPGA上的USB接口单元81和数据转换单元80。数据转换单元80包括：转储单元82、下行数据处理单元83和上行数据处理单元84。下行数据处理单元83包括：ODDR子单元832和模数转换接口子单元831。上行数据处理单元84包括：数模转换接口子单元841、IDDR子单元842和异步先入先出FIFO子单元843。图8中的上述的各单元和子单元的与图4中的各对应的单元和子单元的功能结构相同。本实施例二图8与实施例一图4的区别在于，图8所示的装置还包括DDR2 SDRAM控制器85，用于控制对DDR2 SDRAM 74的数据读写。则转储单元82，用于通过DDR2 SDRAM控制器85向DDR2 SDRAM 74存数据或从中取数据，以匹配通过USB接口单元82发送或接收数据的速率。例如，转储单元82通过USB接口单元81发送和接收数据的速率与测试终端73的USB接口的数据传输速率不匹配时，将来不及发送或接收的数据暂存到DDR2 SDRAM 74中。
实施例一图2-4所示的装置和实施例二图8所示的装置可以是独立设计的FPGA芯片。在本发明的其他实施例中，也可以将此设计集成在LTE ASIC内，通过开关设计将LTE ASIC的收发数据引入FPGA芯片进行验证，或者将LTE ASIC的收发数据通过实际的RF部分传输。目前独立的FPGA设计方式，是初期为了应对随时更新设计需求，避免放在ASIC设计中有缺陷导致无法弥补性错误，同时增加设计冗余的一种验证方案，待ASIC方案确定，可以将这种设计放入LTE ASIC中。
可以看出，在上述的实施例中，为了能够发送与接收LTE的DDR信号，使用FPGA IDDR及ODDR，并使用异步FIFO作为同步资料，而采用DDR2SDRAM作为暂存空间，加大测试向量的数据量，使用USB串口可与计算机配合，在计算机在使用专用的仿真软件，即可快速对比起发送与接收的结果，进而对LTE ASIC的功能是否正常进行验证。
实施例三
图9是本发明实施例三中的一种验证专用集成电路的方法的流程图。该方法适于验证LTE ASIC，设计一个模拟射频部分的发送与接收的逻辑模块，则该方法包括：
S901，逻辑模块通过通用串行总线USB接口接收来自测试终端的USB测试数据包。
S902，逻辑模块对USB测试数据包进行解析，并对解析出的第一测试数据进行速率转换，获得第二测试数据发送给LTE ASIC，其中，第二测试数据的速率是所述第一测试数据的速率的两倍。
其中，第一测试数据包括：下行I数据信号、下行Q数据信号和下行帧使能信号。第二测试数据包括：下行帧使能信号、下行时钟信号和下行数据信号。下行数据信号是双倍速率数据信号，下行I数据信号和下行Q数据信号分别是相对的单倍速率数据信号。
本步骤中，逻辑模块在第一测试数据中的下行帧使能信号的控制下，根据设定的下行时钟信号的采样频率对第一测试数据中的两路单倍速率测试数据信号进行轮循采样，得到一路双倍速率下行数据信号，然后将包括下行帧使能信号、下行时钟信号和双倍速率下行数据信号的第二测试数据发送给LTE ASIC。
具体地在本步骤中，在下行帧使能信号有效期间，在下行时钟信号的每个上升沿对下行I数据信号进行采样，在下行时钟信号的每个下降沿对下行Q数据信号进行采样，得到一路下行数据信号。或者，在下行帧使能信号有效期间，在下行时钟信号的每个下降沿对下行I数据信号进行采样，在下行时钟信号的每个上升沿对下行Q数据信号进行采样，得到一路下行数据信号。
在本发明的其他实施例中，将下行帧使能信号、下行时钟信号和下行数据信号发送给LTE ASIC之前，还可以将下行时钟信号位移指定角度，然后将下行帧使能信号、位移指定角度后的下行时钟信号和下行数据信号发送给LTE ASIC。这主要是考虑逻辑模块将下行数据发送给LTE ASIC的硬件逻辑在数据传输上会有一些延时，因此为了保证时序，需要将下行时钟信号也进行相应的延时后在发送给LTE ASIC。在本发明的一个具体实施例中，将下行时钟信号位移45度角后输出给LTE ASIC。这里一个时钟周期为360度，位移45度角即为延时1/8时钟周期。
S903，逻辑模块接收LTE ASIC对第二测试数据进行处理后发送的第一上行反馈数据。
S904，逻辑模块对第一反馈数据进行速率转换，获得第二反馈数据并打包得到USB反馈数据包，其中，所述第一反馈数据的速率是所述第二反馈数据的速率的两倍。
其中，第一反馈数据包括：上行时钟信号和上行数据信号。第二反馈数据包括：上行I数据信号、上行Q数据信号和上行帧使能信号。上行数据信号是双倍速率数据信号，上行I数据信号和上行Q数据信号分别是相对的单倍速率数据信号。
本步骤中，逻辑模块根据第一反馈数据中的双倍速率上行数据信号的有效数据的有无生成上行帧使能信号，根据第一反馈数据中的上行时钟信号的采样频率，从双倍速率上行数据信号中分离出两路单倍速率反馈数据信号，然后将包括两路单倍速率反馈数据信号和上行帧使能信号的第二反馈数据打包成USB反馈数据包。
S905，逻辑模块通过USB接口将USB反馈数据包发送给测试终端，使得测试终端能够根据发送的USB测试数据包和接收的USB反馈数据对LTEASIC进行验证。
如果，逻辑模块的数据收发速率与测试终端的USB接口的数据传输速率不匹配，则图9所示的方法进一步包括：采用第二代双倍数据率同步动态随机存取存储器DDR2 SDRAM作为暂存，以匹配USB接口上的发送和接收数据的速率。即逻辑模块通过DDR2 SDRAM控制器向DDR2 SDRAM存取数据，以匹配通过USB接口发送或接收数据的速率。
在本发明的一个实施例中，还可以将逻辑模块集成于所述LTE ASIC中，并通过开关设计将LTE ASIC的收发数据引入所述逻辑模块中。
综上所述，本发明这种设计一个模拟射频部分的发送与接收的逻辑模块，通过该逻辑模块将测试终端提供的模拟仿真测试数据进行模拟射频部分的处理后传递给LTE ASIC，以及将LTE ASIC根据测试数据进行相应处理后返回的反馈数据进行模拟射频部分的处理后传递给测试终端，使得测试终端能够根据发送给逻辑模块的模拟仿真测试数据和从逻辑模块所接收的反馈数据对LTE ASIC进行验证的技术方案，使得在LTE ASIC的初步试产阶段，不再需要送到封装测试厂内的机台上进行验证测试，而是利用一个计算机和采用FPGA设计的逻辑模块在实验室内就可以完成对LTE ASIC的快速验证。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。
Claims (13)
1.一种验证长期演进专用集成电路LTE ASIC的装置，其特征在于，该装置包括：通用串行总线USB接口单元和数据转换单元；
所述通用串行总线USB接口单元，用于接收来自测试终端的USB测试数据包并发送给所述数据转换单元，以及，接收来自所述数据转换单元的USB反馈数据包并发送给所述测试终端，使得所述测试终端能够根据发送的所述USB测试数据包和接收的所述USB反馈数据对所述LTE ASIC进行验证；
所述数据转换单元，用于对接收到的所述USB测试数据包进行解析，并对解析出的第一测试数据进行速率转换，获得第二测试数据发送给所述LTEASIC，以及接收所述LTE ASIC对所述第二测试数据进行处理后发送的第一反馈数据，对所述第一反馈数据进行速率转换，获得第二反馈数据，对所述第二反馈数据进行打包得到USB反馈数据包，并发送给所述通用串行总线USB接口单元，其中，所述第二测试数据的速率是所述第一测试数据的速率的两倍，所述第一反馈数据的速率是所述第二反馈数据的速率的两倍；
所述数据转换单元包括：转储单元、以及分别与所述转储单元连接的下行数据处理单元和上行数据处理单元，其中：
所述转储单元，用于对接收到的所述USB测试数据包进行解析，并将解析生成的第一测试数据发送给所述下行数据处理单元，以及，接收所述上行数据处理单元发送的第二反馈数据，并打包成USB反馈数据包后发送给所述通用串行总线USB接口单元；其中，所述第一测试数据包括：两路单倍速率测试数据信号和下行帧使能信号，所述第二反馈数据包括：两路单倍速率反馈数据信号和上行帧使能信号；
所述下行数据处理单元，用于在接收的所述第一测试数据中的下行帧使能信号的控制下，根据设定的下行时钟信号的采样频率，对所述第一测试数据中的两路单倍速率测试数据信号进行轮循采样，得到一路双倍速率下行数据信号，将包括所述下行帧使能信号、所述下行时钟信号和所述双倍速率下行数据信号的第二测试数据发送给所述LTE ASIC；
所述上行数据处理单元，用于接收所述LTE ASIC对所述第二测试数据进行处理后发送的第一反馈数据，根据所述第一反馈数据中的双倍速率上行数据信号的有效数据的有无生成上行帧使能信号，根据所述第一反馈数据中的上行时钟信号的采样频率，从所述第一反馈数据中的双倍速率上行数据信号中分离出两路单倍速率反馈数据信号，将包括所述两路单倍速率反馈数据信号和所述上行帧使能信号的第二反馈数据发送给所述转储单元。
2.根据权利要求1所述的装置，其特征在于，所述下行数据处理单元包括：双倍数据速率输出ODDR子单元和模数转换接口子单元，其中：
所述双倍数据速率输出ODDR子单元，用于接收所述转储单元发送的包括下行I数据信号、下行Q数据信号和下行帧使能信号的第一测试数据，在所述下行帧使能信号有效期间，根据设定的下行时钟信号的采样频率，对下行I数据信号和下行Q数据进行轮循采样，得到一路双倍速率下行数据信号，将包括所述下行帧使能信号、所述下行时钟信号和所述双倍速率下行数据信号的第二测试数据发送给所述模数转换接口子单元，其中，所述下行I数据信号和下行Q数据信号分别为单倍速率测试数据信号；
所述模数转换接口子单元与所述LTE ASIC的信号接收接口匹配，用于将接收的所述第二测试数据发送给所述LTE ASIC。
3.根据权利要求2所述的装置，其特征在于，
所述双倍数据速率输出ODDR子单元，用于在下行帧使能信号有效期间，在所述下行时钟信号的每个上升沿对下行I数据信号进行采样，在所述下行时钟信号的每个下降沿对下行Q数据信号进行采样，得到一路双倍速率下行数据信号；
或者，
所述双倍数据速率输出ODDR子单元，用于在下行帧使能信号有效期间，在所述下行时钟信号的每个下降沿对下行I数据信号进行采样，在所述下行时钟信号的每个上升沿对下行Q数据信号进行采样，得到一路双倍速率下行数据信号。
4.根据权利要求2所述的装置，其特征在于，
所述双倍数据速率输出ODDR子单元，进一步用于将所述下行时钟信号位移指定角度，将位移指定角度后的下行时钟信号包含在所述第二测试数据中通过所述模数转换接口子单元发送给所述LTE ASIC。
5.根据权利要求1所述的装置，其特征在于，所述上行数据处理单元包括：数模转换接口子单元、双倍数据速率输入IDDR子单元和异步先入先出FIFO子单元，其中：
所述数模转换接口子单元与所述LTE ASIC的信号输出接口匹配，用于将所述LTE ASIC输出的包括上行时钟信号和双倍速率上行数据信号的所述第一反馈数据发送给所述双倍数据速率输入IDDR子单元；
所述双倍数据速率输入IDDR子单元，用于根据所述双倍速率上行数据信号的有效数据的有无生成上行帧使能信号，根据所述上行时钟信号的采样频率，从所述双倍速率上行数据信号中分离出上行I数据信号和上行Q数据信号，将包括所述上行I数据信号、所述上行Q数据信号和所述上行帧使能信号的第二反馈数据发送给所述异步先入先出FIFO子单元，所述上行I数据信号和上行Q数据信号为单倍速率反馈数据信号；
所述异步先入先出FIFO子单元，用于将所接收的所述第二反馈数据发送给所述转储单元。
6.根据权利要求1所述的装置，其特征在于，该装置进一步包括：第二代双倍数据率同步动态随机存取存储器DDR2SDRAM，和一个DDR2SDRAM控制器；
所述转储单元，用于通过所述DDR2SDRAM控制器向DDR2SDRAM存取数据，以匹配通过通用串行总线USB接口单元发送或接收数据的速率。
7.根据权利要求1至6中任一项所述的装置，其特征在于，该装置集成在所述LTE ASIC中，并通过开关设计将LTE ASIC的收发数据引入该装置中。
8.根据权利要求1至6中任一项所述的装置，其特征在于，该装置设计于现场可编程门阵列FPGA中。
9.一种验证长期演进专用集成电路LTE ASIC的方法，其特征在于，设计一个模拟射频部分的发送与接收的逻辑模块，则该方法包括：
所述逻辑模块通过通用串行总线USB接口接收来自测试终端的USB测试数据包；
所述逻辑模块对所述USB测试数据包进行解析，并对解析出的第一测试数据进行速率转换，获得第二测试数据发送给所述LTE ASIC，其中，所述第二测试数据的速率是所述第一测试数据的速率的两倍；
所述逻辑模块接收所述LTE ASIC对所述第二测试数据进行处理后发送的第一反馈数据；
所述逻辑模块对所述第一反馈数据进行速率转换，获得第二反馈数据并打包得到USB反馈数据包，其中，所述第一反馈数据的速率是所述第二反馈数据的速率的两倍；
所述逻辑模块通过所述通用串行总线USB接口将所述USB反馈数据包发送给所述测试终端，使得所述测试终端能够根据发送的所述USB测试数据包和接收的所述USB反馈数据对所述LTE ASIC进行验证；
其中，所述逻辑模块对解析出的第一测试数据进行速率转换，获得第二测试数据发送给所述LTE ASIC包括：
所述逻辑模块在第一测试数据中的下行帧使能信号的控制下，根据设定的下行时钟信号的采样频率对所述第一测试数据中的两路单倍速率测试数据信号进行轮循采样，得到一路双倍速率下行数据信号；
将包括所述下行帧使能信号、所述下行时钟信号和所述双倍速率下行数据信号的第二测试数据发送给所述LTE ASIC。
10.根据权利要求9所述的方法，其特征在于，所述逻辑模块对所述第一反馈数据进行速率转换，获得第二反馈数据并打包得到USB反馈数据包包括：
所述逻辑模块根据所述第一反馈数据中的双倍速率上行数据信号的有效数据的有无生成上行帧使能信号；
根据所述第一反馈数据中的上行时钟信号的采样频率，从所述双倍速率上行数据信号中分离出两路单倍速率反馈数据信号；
将包括所述两路单倍速率反馈数据信号和所述上行帧使能信号的第二反馈数据打包成USB反馈数据包。
11.根据权利要求9所述的方法，其特征在于，所述得到一路双倍速率下行数据信号包括：
在下行帧使能信号有效期间，在所述下行时钟信号的每个上升沿对下行I数据信号进行采样，在所述下行时钟信号的每个下降沿对下行Q数据信号进行采样，得到一路下行数据信号；
或者，
在下行帧使能信号有效期间，在所述下行时钟信号的每个下降沿对下行I数据信号进行采样，在所述下行时钟信号的每个上升沿对下行Q数据信号进行采样，得到一路下行数据信号；
其中，所述下行I数据信号和下行Q数据信号分别为单倍速率测试数据信号。
12.根据权利要求9所述的方法，其特征在于，将第二测试数据发送给LTE ASIC之前，该方法进一步包括：
将所述第二测试数据中的下行时钟信号位移指定角度。
13.根据权利要求9所述的方法，其特征在于，该方法进一步包括：
所述逻辑模块通过第二代双倍数据率同步动态随机存取存储器DDR2SDRAM控制器向DDR2SDRAM存取数据，以匹配通过通用串行总线USB接口发送或接收数据的速率。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210433719.5A CN102981116B (zh) | 2012-11-02 | 2012-11-02 | 一种验证专用集成电路的装置和方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210433719.5A CN102981116B (zh) | 2012-11-02 | 2012-11-02 | 一种验证专用集成电路的装置和方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102981116A CN102981116A (zh) | 2013-03-20 |
| CN102981116B true CN102981116B (zh) | 2015-05-20 |
Family
ID=47855323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210433719.5A Expired - Fee Related CN102981116B (zh) | 2012-11-02 | 2012-11-02 | 一种验证专用集成电路的装置和方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102981116B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103325426B (zh) * | 2013-05-09 | 2015-10-28 | 电子科技大学 | 基于ddr2sdram阵列分段存储的无缝采集方法 |
| CN103439648B (zh) * | 2013-08-08 | 2016-05-04 | 北京华大信安科技有限公司 | 一种验证方法、装置及芯片 |
| CN103455419B (zh) * | 2013-08-09 | 2016-06-15 | 北京创毅讯联科技股份有限公司 | 现场可编程门阵列平台及其调试方法 |
| CN107656882A (zh) * | 2016-07-25 | 2018-02-02 | 深圳市中兴微电子技术有限公司 | 一种通用串行总线控制器验证方法、系统及设备 |
| CN106291338A (zh) * | 2016-08-31 | 2017-01-04 | 成都九洲迪飞科技有限责任公司 | 数字asic芯片测试系统及方法 |
| CN108957283B (zh) * | 2017-05-19 | 2021-08-03 | 龙芯中科技术股份有限公司 | 辐照实验板、监控终端、asic芯片辐照实验系统 |
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| CN102565681A (zh) * | 2011-12-05 | 2012-07-11 | 北京创毅视讯科技有限公司 | 混合信号芯片中测试模拟电路的装置和方法 |
| CN102752166A (zh) * | 2012-05-31 | 2012-10-24 | 华为技术有限公司 | 一种调试方法、芯片、单板及系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2012
- 2012-11-02 CN CN201210433719.5A patent/CN102981116B/zh not_active Expired - Fee Related
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| CN102752166A (zh) * | 2012-05-31 | 2012-10-24 | 华为技术有限公司 | 一种调试方法、芯片、单板及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102981116A (zh) | 2013-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: BEIJING CHUANGYI VISION TECHNOLOGY CO., LTD. Effective date: 20130419 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
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|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
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|
| PP01 | Preservation of patent right | ||
| PP01 | Preservation of patent right |
Effective date of registration: 20210309 Granted publication date: 20150520 |
|
| PD01 | Discharge of preservation of patent | ||
| PD01 | Discharge of preservation of patent |
Date of cancellation: 20240309 Granted publication date: 20150520 |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150520 |