TWI391809B - 時脈樹分佈方法 - Google Patents
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Description
本發明係關於一種時脈樹分佈方法，且特別有關於一種時脈樹分佈方法，其可對應積體電路(integrated circuit,IC)之輸出入介面(I/O interface)產生時脈樹(clock tree)。
隨著半導體以及電子資訊產業的發展，各種積體電路元件廣泛應用於通訊、信號處理、運算判斷等各種應用場合。在現今的深次微米製程中，高效能的積體電路以極快的速度進行運算處理，並透過輸出入介面與其他元件進行信號交換與溝通。
請參閱圖一，圖一係繪示先前技術中積體電路之輸出入介面10的示意圖。如圖一所示，輸出入介面10包含複數個輸出入接腳100。其中，每一輸出入接腳100分別具有一個時脈觸發輸入1000。輸出入接腳100根據接收到的時脈觸發(clock trigger)進行資料信號的接收或發送。
於實際應用中，輸出入介面10的輸出入接腳100依據其信號性質以及信號傳輸對象的不同，可能需要採用不同的時脈，如圖一中，時脈信號Clk對應到標示Data的輸出入接腳100，時脈信號Clk2對應到標示Data2的輸出入接腳100，而時脈信號Clk3對應到標示Data3的輸出入接腳100。也就是說，時脈信號Clk需電性連接至標示Data的輸出入接腳100之時脈觸發輸入，以驅動並控制該等輸出入接腳100的信號收發。
請一併參閱圖二，圖二係先前技術中繪示積體電路之時脈信號Clk與輸出入介面10連接關係之示意圖。如圖二所示，圖二中係將時脈信號Clk分別透過複數條獨立之線路分別連接至每一個需要用到時脈信號Clk的輸出入接腳100(標示Data)。這樣的時脈分佈方式雖然容易設計，但實際上如圖二所示，輸出入接腳與時脈輸入之間的每一段線路其長度不同，將導致輸出入接腳彼此間將具有一時脈偏差，故無法達到同步(synchronized)收發資料信號的效果。另一方面，設置大量的獨立線路將產生不必要的製造成本，且在實際線路佈局上因空間不足，亦不可行。
目前較常見的作法是，配合輸出入介面設置一時脈樹，並利用時脈樹將時脈觸發分別傳送至輸出入介面的各個輸出入接腳。時脈樹的設計需考量負載值的平衡、時間偏差、晶片本身的繞線規則、線路特性(線路長度、驅動能力、迴轉率)等各種因素。此外，輸出入介面通常為二維排列(如圖一中的U字形)，而非較單純的直線排列，使得在時脈樹分佈的設計上更為艱難。
另一方面，現今高速的輸出入介面，例如：SSTL2介面(DDR2)、SSTL3介面(DDR3)、SATA(Serial Advanced Technology Attachment)介面、PCIe介面等，其傳輸速度不斷提升，對時脈信號的要求也不斷提高。為了確保傳輸的品質，輸出入介面的每一個輸出入接腳需要準確的時脈觸發，以確保輸出入介面的資料信號能夠同步收發。
為了解決上述問題，本發明提出一種時脈樹分佈方法，以產生用於輸出入介面之時脈樹，其可達成高速輸出入介面的時脈平衡，以解決上述問題。
本發明之一範疇在於提供一種時脈樹分佈方法，適用於積體電路之輸出入介面，用以產生用於輸出入介面之時脈樹，輸出入介面具有二維介面排列(例如U字形或L字形等)。
根據一具體實施例，時脈樹分佈方法包含下列步驟：決定轉換比率；根據轉換比率將輸出入介面之二維介面排列轉換為等效一維介面排列(例如一直線)；根據等效一維介面排列產生一維時脈樹分佈；根據轉換比率，將對應等效一維介面排列之一維時脈樹分佈反向轉換為對應二維介面排列之二維時脈樹分佈；以及根據二維時脈樹分佈產生時脈樹。
其中，轉換比率可根據積體電路之線路電阻值、線路電容值以及繞線規則以決定。於此實施例中，輸出入介面具有複數個輸出入接腳，時脈樹用以提供同步時脈信號至輸出入接腳。利用平衡的時脈樹分佈，藉此減少輸出入介面的時脈偏差。
根據本發明之另一具體實施例，時脈樹分佈方法包含下列步驟：決定轉換比率；根據轉換比率將輸出入介面之二維介面排列轉換為等效一維介面排列；根據等效一維介面排列產生一維時脈樹分佈；根據轉換比率，將對應等效一維介面排列之一維時脈樹分佈反向轉換為對應二維介面排列之二維時脈樹分佈；根據二維時脈樹分佈產生時脈樹；以及於時脈樹與輸出入介面之間設置串接延遲級。
於此實施例中，輸出入介面具有複數個輸出入接腳，串接延遲級配合時脈樹用以提供可控制之非同步時脈信號至該複數個輸出入接腳。利用平衡的時脈樹分佈加上可控制的串接延遲級，在可控制輸出入介面之時脈偏差的情況下，並降低輸出入介面同時切換時的電源彈跳雜訊。也就是說，本發明之時脈樹分佈方法可對應二維排列之輸出入介面產生時脈樹，並利用時脈樹產生輸出入介面所需之時脈信號。
本發明之另一範疇在於提供一種時脈樹產生系統，時脈樹產生系統用以產生用於輸出入介面之時脈樹，輸出入介面設置於積體電路上並具有二維介面排列。
根據一具體實施例，時脈樹產生系統包含處理模組。處理模組決定轉換比率並根據轉換比率將輸出入介面之二維介面排列轉換為等效一維介面排列，根據等效一維介面排列產生一維時脈樹分佈，根據轉換比率將對應等效一維介面排列之一維時脈樹分佈反向轉換為對應二維介面排列之二維時脈樹分佈，並根據二維時脈樹分佈產生時脈樹。
本發明之另一範疇在於提供一種時脈訊號電路，時脈訊號電路用以對應積體電路之輸出入介面，輸出入介面具有複數個輸出入接腳。
根據一具體實施例，時脈訊號電路包含時脈樹以及串接延遲級。時脈樹用以提供同步時脈信號。串接延遲級耦接於時脈樹以及複數個輸出入接腳之間，串接延遲級用以將同步時脈信號轉換為可控制之非同步時脈信號並傳送至複數個輸出入接腳。
也就是說，本發明之時脈樹分佈方法可對應二維排列之輸出入介面產生時脈樹，並利用時脈樹產生輸出入介面所需之時脈信號。關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
一般來說，現階段的積體電路，為了能同時傳輸最多資料且避免彼此間的信號干擾問題，其輸出入介面多半環繞設置於積體電路邊緣，形成二維的輸出入介面分佈。然而在考慮高頻信號的同步問題時，輸出入介面需要一個理想的時脈樹以提供準確的時脈信號。實際上，要對應二維排列、各自距離不一的輸出入接腳設計一個平衡的時脈樹有一定的難度。
請參閱圖三以及圖四，圖三繪示根據本發明之第一具體實施例中時脈樹分佈方法的流程圖。圖四係繪示第一具體實施例中輸出入介面30之二維介面排列(two-dimensional arrangement)的示意圖。
如圖四所示，於此實施例中，以該二維介面排列之輸出入介面30包含第一輸出入接腳組301、第二輸出入接腳組302以及第三輸出入接腳組303。每一輸出入接腳組各自包含複數個輸出入接腳。
其中，第一輸出入接腳組301為水平排列，第二輸出入接腳組302以及第三輸出入接腳組303為垂直排列。且第二輸出入接腳組302以及第三輸出入接腳組303分別位於第一輸出入接腳組301之兩側。藉此，第二輸出入接腳組302、第一輸出入接腳組301以及第三輸出入接腳組303依序排列，形成U字形的二維介面排列。
於另一具體實施例中，本發明之輸出入介面亦可為包含水平排列之第一輸出入接腳組以及垂直排列之第二輸出入接腳組。第二輸出入接腳組與第一輸出入接腳組形成L字形的二維介面排列。於第一具體實施例中，係以圖四中U字形排列舉例說明，但本發明不以此為限。
如圖三所示，本發明之時脈樹分佈方法首先執行步驟S100，決定轉換比率(conversion rate)。接著，執行步驟S102，根據步驟S100中的轉換比率，將輸出入介面30之二維介面排列轉換為等效一維介面排列(equivalent one-dimensional arrangement)。
其中，上述步驟S102中的二維介面排列至一維介面排列轉換，請一併參閱圖五A至圖五C，圖五A至圖五C係分別繪示在不同轉換比率下等效一維介面排列的示意圖。
以圖五A為例，其繪示轉換比率為兩倍之等效一維介面排列。於此實施例中，步驟S102係根據轉換比率，將垂直排列之第二輸出入接腳組302以及第三輸出入接腳組303，其寬度分別乘上轉換比率(2倍)，以形成等效第二輸出入接腳組302e以及等效第三輸出入接腳組303e，並將等效第二輸出入接腳組302e以及等效第三輸出入接腳組303e以水平排列方式，分別排列於第一輸出入接腳組301之兩側以形成等效一維介面排列，如圖五A所示。
另一方面，圖五B繪示轉換比率為0.5倍之等效一維介面排列的輸出入介面30'，而圖五C繪示轉換比率為1倍之等效一維介面排列的輸出入介面30"。
其中上述的轉換比率可參考積體電路3之線路電阻值、線路電容值以及繞線規則而設定。其中，線路電阻值反應製程上線路導線層之厚度不同，而線路電容值反應製程上兩相鄰線路問的間距不同，而繞線規則為線路製程中最小寬度以及最小間距的共用標準。以下舉一製程上的例子進行說明本發明，但不以此為限。若採用金屬線路製程中第五金屬層(M5)作為水平線路層並採用金屬線路製程中頂金屬層(MT)作為垂直線路層，則轉換比率之數值約為0.95倍。若採用採用金屬線路製程中第三金屬層(M3)作為水平線路層並採用金屬線路製程中第四金屬層(MT)層作為垂直線路層，則轉換比率之數值約為1倍。
接著，執行步驟S104，根據等效一維介面排列產生一維時脈樹分佈。請一併參閱圖六，圖六繪示對應等效一維介面排列之一維時脈樹分佈32的示意圖。於此實施例中，一維時脈樹分佈32可採用平衡之二元樹(binary tree)方式以對應如圖五A中的等效一維介面排列。如圖六所示，等效一維介面排列可被分為八個單位區間，而一維時脈樹分佈32包含以二元樹方式排列之複數個節點。如圖六所示，該等節點以平衡二元樹方式共分為四層(每層1,2,4,8個節點)，最底層的節點分別對應到八個單位區間。於此實施例中，每一節點處可分別設置有中繼緩衝器(repeater buffer)320。中繼緩衝器320可用以增強流經的時脈信號，進而避免時脈信號在傳遞的過程中，因迴轉率(slew rate)不足或受電容效應影響而失真。
需說明的是，根據本發明所產生之一維時脈樹分佈32，因為其利用平衡樹(balance tree)方式產生，也就是說自最頂層之節點的輸入處到最底層之節點的輸出處的線路長度以及其經過的中繼緩衝器320數目皆相同。在時脈信號傳遞路徑中唯一不同的部份，僅有最底層的節點到其對應單位區間內的輸出入接腳的線路長度，然而這部份的線路長度小於單位區間的大小。如圖六中一維時脈樹分佈，共分為四層，最底層為八個節點，但本發明不以此為限。於另一實施例中，最底層可為十六個節點以對應十六個更小的單位區間。也就是說，透過單位區間的設計，可使這一部份線路長度差距小至不影響時脈信號的同步性。
請一併參閱圖七，圖七繪示圖六中一維時脈樹分佈32以及進一步置入之中繼緩衝器的示意圖。當一維時脈樹分佈32產生之後，本發明之時脈樹分佈方法可進一步執行步驟S106，於一維時脈樹分佈32中額外置入成對的第一中繼緩衝器322a以及第二中繼緩衝器322b(如圖七所示)。第一中繼緩衝器322a以及第二中繼緩衝器322b分別設置於兩個節點之間且彼此位置相對(opposite)。成對地設置額外的中繼緩衝器可以避免線路長度過長的信號失真現象，且不影響時脈信號的同步性。實際應用中，可根據線路長度或信號需要設置更多成對的中繼緩衝器，於一維時脈樹分佈32中相對的位置，並不以圖七中的兩個為限。
另一方面，本發明之時脈樹分佈方法可進一步執行步驟S108，請一併參閱圖八，圖八繪示圖七中一維時脈樹分佈32以及進一步置入之終端負載(dummy load)的示意圖。於此實施例中步驟S108被執行，於一維時脈樹分佈32中進一步置入終端負載324以平衡不同單位區間的負載值(如圖八所示)。其中，終端負載324是為了平衡不同單位區間內需推動之輸出入接腳不同，對應不同單位區間的終端負載324可具有不同的等效負載值。
另一方面，於另一具體實施例中，若任一個中繼緩衝器底下恰巧無任何需要推動之輸出入接腳，則中繼緩衝器可直接以終端負載取代。例如，若存在有一單位區間內完全不包含任何需要推動的輸出入接腳，則該單位區間對應的中繼緩衝器可被移除並以等效負載值之終端負載取代。
也就是說，本發明產生之一維時脈樹分佈其對應等效一維介面排列，並可確保時脈信號同步，不受中繼緩衝器的延遲時間(delay time)或線路長度影響。此外，亦可透過置入終端負載平衡每一個中繼緩衝器所對應的負載值，進一步加強時脈樹的平衡效果。
接著，根據本發明之第一具體實施例，本發明之時脈樹分佈方法執行步驟S110，請一併參閱圖九，圖九繪示圖八中一維時脈樹分佈32反向轉換為二維時脈樹分佈34的示意圖。根據先前設定的轉換比率，本發明之時脈樹分佈方法可反向轉換等效一維介面排列回復原先的二維介面排列(如圖四所示)。於此同時，步驟S110根據轉換比率反向轉換對應等效一維介面排列之一維時脈樹分佈32，進而產生對應二維介面排列之二維時脈樹分佈34。
藉此，本發明之時脈樹分佈方法產生對應二維介面排列且可確保時脈信號同步的二維時脈樹分佈34。
請一併參閱圖十，圖十繪示圖九中二維時脈樹分佈34的示意圖。接著，於此實施例中，本發明之時脈樹分佈方法可進一步執行步驟S112，為了配合製程上的需要，將二維時脈樹分佈34中的中繼緩衝器以及線路靠近輸出入介面30(如圖十所示)。本發明之時脈樹分佈方法進一步執行步驟S114，在二維時脈樹分佈34中的中繼緩衝器周圍埋設啞緩衝器(dummy load)以及去耦電容(decoupling capacitor,de-cap)。於實際應用中，二維時脈樹分佈34中的中繼緩衝器可能受製程誤差或環境因素影響，而對時脈信號造成干擾。於此實施例中，步驟S114中埋設的啞緩衝器以及去耦電容可用以降低製程誤差或環境因素的影響，使本發明之時脈樹分佈方法產生之時脈樹更為穩定。
接著，執行步驟S116，根據二維時脈樹分佈34產生時脈樹形成於積體電路3上，以提供積體電路3的輸出入介面30穩定的同步時脈信號。
於此實施例中，最後，本發明之時脈樹分佈方法進一步執行步驟S118，測試時脈樹之時脈偏差(clock skew)以及延遲率(latency)是否符合測試標準。若產生的時脈樹的測試結果符合測試標準，則完成產生同步之時脈樹分佈。另一方面，若測試結果不通過，則可進一步執行步驟S120，根據測試結果及電路特性以調整轉換比率，並套用調整後之轉換比率重新執行上述步驟(步驟S102至步驟S116)，以重新產生時脈樹，直到產生的時脈樹達到預期的時脈要求標準。
由上述具體實施例的描述可知，本發明的時脈樹分佈方法相較先前技術，可透過等效一維介面排列與二維介面排列之間的等效轉換，便利地產生能確保時脈信號同步的時脈樹，以對應輸出入介面之需求。但本發明之時脈樹分佈方法並不僅以產生同步的時脈信號為限。
於實際應用中，當輸出入介面的輸出入訊號在同一時間點切換時，會產生電源彈跳(power bouncing)雜訊，尤其在現今高頻的通訊電路中，這樣的雜訊對電路的效能及穩定性有顯著的影響。於本發明之第二具體實施例中，時脈樹分佈方法可基於上述方法產生之平衡的時脈樹，進一步加入可由設計者自行控制的延遲級，以產生可控制(controllable)之非同步(non-synchronized)時脈信號至輸出入接腳，進而解決電源彈跳問題。
請參閱圖十一以及圖十二，圖十一繪示根據本發明之第二具體實施例中時脈樹分佈方法的流程圖。圖十二係繪示第二具體實施例中之串接延遲級(cascading delay stage)56的示意圖。與第一具體實施例最大不同之處在於，本實施例中當時脈樹完成後，可進一步執行步驟S222，在時脈樹與輸出入介面50之間設置可控制的串接延遲級56。
於此實施例中，串接延遲級56可利用具有一定時脈延遲的複數個元件串接而形成。如圖十二所示，串接延遲級56可包含兩個緩衝器，因緩衝器的時脈延遲為可控制的，在此這兩個緩衝器可選用驅動能力低但時脈延遲小的緩衝器。藉此，透過串接延遲級56可將時脈樹產生之時脈訊號，以非同步的方式提供給輸出入介面50，藉此每一輸出入接腳所接收到的時脈信號間具有一個可控制的微小差距，進而避免同時收發信號的電源彈跳問題。實際應用中，串接延遲級56包含的緩衝器數目受實際對應的輸出入接腳而定，並不以圖十二中的兩個為限。
綜上所述，本發明的時脈樹分佈方法，可提供同步的時脈信號或可控制的非同步時脈信號給二維排列的輸出入介面。
請參閱圖十三。圖十三繪示根據本發明之第三具體實施例中時脈樹產生系統7的示意圖。根據本發明之第三具體實施例，本發明之時脈樹產生系統7可用來產生用於輸出入介面之時脈樹，於實際應用中，輸出入介面可設置於積體電路上並具有二維介面排列。
如圖十三所示，時脈樹產生系統7包含處理模組70以及測試模組72。測試模組72與處理模組70電性連接。處理模組70決定轉換比率並根據轉換比率將輸出入介面之二維介面排列轉換為等效一維介面排列，根據等效一維介面排列產生一維時脈樹分佈，根據轉換比率將對應等效一維介面排列之一維時脈樹分佈反向轉換為對應二維介面排列之二維時脈樹分佈，並根據二維時脈樹分佈產生時脈樹。
隨後，測試模組72可用以測試處理模組70產生之時脈樹的時脈偏差以及延遲率是否符合測試標準，若時脈樹之時脈偏差以及延遲率之不符合測試標準，測試模組72回報處理模組70。如此一來，處理模組70可據以調整轉換比率，並套用經調整之轉換比率重新產生時脈樹。其中，關於上述產生時脈樹的流程細節與一維、二維介面排列之間的轉換原理，請一併參閱圖三至圖十以及前述之第一具體實施例，其作動原理與硬體構造與前述實施例中大致相同，故在此不另贅述。
於本發明之另一具體實施例中，本發明亦揭露一種時脈訊號電路，此時脈訊號電路用以對應積體電路之輸出入介面，輸出入介面可具有複數個輸出入接腳。於此實施例中，時脈訊號電路包含時脈樹以及串接延遲級。此處之時脈樹可為基於本發明第一具體實施例中的時脈樹分佈方法所產生之時脈平衡的時脈樹。於此實施例之時脈訊號電路中，時脈樹用以提供同步時脈信號。串接延遲級耦接於時脈樹以及複數個輸出入接腳之間，串接延遲級用以將同步時脈信號轉換為可控制之非同步時脈信號並傳送至複數個輸出入接腳。可一併參閱圖三至圖十三以及本發明前述之第一與第二具體實施例，以了解時脈樹以及串接延遲級的細部原理與結構。
藉此，本發明的時脈樹分佈方法、時脈樹產生系統以及時脈訊號電路，可提供同步的時脈信號或可控制的非同步時脈信號給二維排列的輸出入介面。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
10、30、30'、30"、50．．．輸出入介面
100．．．輸出入接腳
1000．．．時脈觸發輸入
3．．．積體電路
301．．．第一輸出入接腳組
302．．．第二輸出入接腳組
302e．．．等效第二輸出入接腳組
303．．．第三輸出入接腳組
303e．．．等效第三輸出入接腳組
32．．．一維時脈樹分佈
320．．．中繼緩衝器
322a．．．第一中繼緩衝器
322b．．．第二中繼緩衝器
324．．．終端負載
34．．．二維時脈樹分佈
56．．．串接延遲級
7．．．時脈樹產生系統
70．．．處理模組
72．．．測試模組
S100~S120、S200~S222．．．步驟
圖一係繪示先前技術中積體電路之輸出入介面的示意圖。
圖二係繪示先前技術中積體電路之時脈信號與輸出入介面連接關係之示意圖。
圖三繪示根據本發明之第一具體實施例中時脈樹分佈方法的流程圖。
圖四係繪示第一具體實施例中輸出入介面之二維介面排列的示意圖。
圖五A繪示轉換比率為2倍時等效一維介面排列的示意圖。
圖五B繪示轉換比率為0.5倍時等效一維介面排列的示意圖。
圖五C繪示轉換比率為1倍時等效一維介面排列的示意圖。
圖六繪示對應等效一維介面排列之一維時脈樹分佈的示意圖。
圖七繪示圖六中一維時脈樹分佈以及進一步置入之中繼緩衝器的示意圖。
圖八繪示圖七中一維時脈樹分佈以及進一步置入之終端負載的示意圖。
圖九繪示圖八中一維時脈樹分佈反向轉換為二維時脈樹分佈的示意圖。
圖十繪示圖九中二維時脈樹分佈的示意圖。
圖十一繪示根據本發明之第二具體實施例中時脈樹分佈方法的流程圖。
圖十二係繪示第二具體實施例中之延遲級的示意圖。
圖十三繪示根據本發明之第三具體實施例中時脈樹產生系統的示意圖。
S100~S120．．．步驟
Claims (16)
- 一種時脈樹分佈方法，適用於一積體電路之一輸出入介面，用以產生用於該輸出入介面之一時脈樹，該輸出入介面具有一二維介面排列，該時脈樹分佈方法包含下列步驟：決定一轉換比率；根據該轉換比率將該輸出入介面之該二維介面排列轉換為一等效一維介面排列；根據該等效一維介面排列產生一一維時脈樹分佈；根據該轉換比率，將該一維時脈樹分佈反向轉換為對應該二維介面排列之一二維時脈樹分佈；以及根據該二維時脈樹分佈產生該時脈樹。
- 如申請專利範圍第1項所述之時脈樹分佈方法，其中決定該轉換比率之步驟係根據該積體電路之一線路電阻值、一線路電容值以及一繞線規則以決定該轉換比率。
- 如申請專利範圍第1項所述之時脈樹分佈方法，其中以二維方式排列該二維介面排列之該輸出入介面包含水平排列之一第一輸出入接腳組以及垂直排列之一第二輸出入接腳組，該第二輸出入接腳組與該第一輸出入接腳組形成一L字形。
- 如申請專利範圍第3項所述之時脈樹分佈方法，其中根據該轉換比率將該輸出入介面之該二維介面排列轉換為該等效一維介面排列之步驟進一步包含：根據該轉換比率將垂直排列之該第二輸出入接腳組轉換為水平排列之一等效第二輸出入接腳組；以及將該等效第二輸出入接腳組與該第一輸出入接腳組連續排列以形成該等效一維介面排列。
- 如申請專利範圍第1項所述之時脈樹分佈方法，其中以該二維介面排列之該輸出入介面包含一第一輸出入接腳組、一第二輸出入接腳組以及一第三輸出入接腳組，該第一輸出入接腳組為水平排列，該第二輸出入接腳組以及該第三輸出入接腳組為垂直排列且分別位於該第一輸出入接腳組之兩側，且該第二輸出入接腳組、該第一輸出入接腳組以及該第三輸出入接腳組依序形成一U字形。
- 如申請專利範圍第5項所述之時脈樹分佈方法，其中根據該轉換比率將該輸出入介面之該二維介面排列轉換為該等效一維介面排列之步驟進一步包含：根據該轉換比率將垂直排列之該第二輸出入接腳組以及該第三輸出入接腳組分別轉換為水平排列之一等效第二輸出入接腳組以及一等效第三輸出入接腳組；以及將該等效第二輸出入接腳組以及該等效第三輸出入接腳組分別排列於該第一輸出入接腳組之兩側以形成該等效一維介面排列。
- 如申請專利範圍第1項所述之時脈樹分佈方法，其中根據該等效一維介面排列產生該一維時脈樹分佈之步驟中，其產生之該一維時脈樹分佈包含以二元樹方式排列之複數個節點。
- 如申請專利範圍第7項所述之時脈樹分佈方法，其中每一該複數個節點分別設置有一中繼緩衝器。
- 如申請專利範圍第7項所述之時脈樹分佈方法，其中根據該等效一維介面排列產生該一維時脈樹分佈之步驟進一步包含下列步驟：於該一維時脈樹分佈中置入一第一中繼緩衝器，該第一中繼緩衝器係設置於該複數個節點其中兩個之間；以及於該一維時脈樹分佈中置入一第二中繼緩衝器，該第二中繼緩衝器係設置於該複數個節點其中兩個之間且位置與該第一中繼緩衝器相對。
- 如申請專利範圍第1項所述之時脈樹分佈方法，其中根據該等效一維介面排列產生該一維時脈樹分佈之步驟進一步包含下列步驟：於該一維時脈樹分佈中置入至少一終端負載。
- 如申請專利範圍第1項所述之時脈樹分佈方法，其中該二維時脈樹分佈包含複數個中繼緩衝器，且根據該轉換比率將該一維時脈樹分佈反向轉換為該二維時脈樹分佈之步驟進一步包含下列步驟：將該二維時脈樹分佈中該複數個中繼緩衝器靠近該輸出入介面。
- 如申請專利範圍第11項所述之時脈樹分佈方法，其中根據該轉換比率將對應該等效一維介面排列之該一維時脈樹分佈反向轉換為對應該二維介面排列之該二維時脈樹分佈之步驟進一步包含下列步驟：於該二維時脈樹分佈中的各該複數個中繼緩衝器周圍埋設至少一啞緩衝器以及至少一去耦電容。
- 如申請專利範圍第1項所述之時脈樹分佈方法，其中根據該二維時脈樹分佈產生該時脈樹之步驟進一步包含下列步驟：測試該時脈樹之一時脈偏差以及一延遲率是否符合一測試標準；以及當測試該時脈樹之該時脈偏差以及該延遲率之步驟中的測試結果為不符合該測試標準時，調整該轉換比率，並套用該調整後轉換比率重新執行根據該轉換比率將該輸出入介面之該二維介面排列轉換為該等效一維介面排列之步驟至根據該二維時脈樹分佈產生該時脈樹之步驟直到該測試結果符合該測試標準。
- 如申請專利範圍第1項所述之時脈樹分佈方法，其中該輸出入介面具有複數個輸出入接腳，該時脈樹用以提供一同步時脈信號至該複數個輸出入接腳。
- 如申請專利範圍第1項所述之時脈樹分佈方法，其中根據該二維時脈樹分佈產生該時脈樹之步驟中該時脈樹設置完成後，進一步包含下列步驟：於該時脈樹與該輸出入介面之間設置一串接延遲級。
- 如申請專利範圍第15項所述之時脈樹分佈方法，其中該輸出入介面具有複數個輸出入接腳，該串接延遲級配合該時脈樹用以提供可控制之一非同步時脈信號至該複數個輸出入接腳。
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