CN105550146A - 一种opb总线和ips总线之间的桥装置 - Google Patents

一种opb总线和ips总线之间的桥装置 Download PDF

Info

Publication number
CN105550146A
CN105550146A CN201510922102.3A CN201510922102A CN105550146A CN 105550146 A CN105550146 A CN 105550146A CN 201510922102 A CN201510922102 A CN 201510922102A CN 105550146 A CN105550146 A CN 105550146A
Authority
CN
China
Prior art keywords
bus
ips
opb
signal
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510922102.3A
Other languages
English (en)
Other versions
CN105550146B (zh
Inventor
兰光洋
郑茳
肖佐楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TIANJIN TIANXIN TECHNOLOGY CO LTD
Original Assignee
TIANJIN TIANXIN TECHNOLOGY CO LTD
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TIANJIN TIANXIN TECHNOLOGY CO LTD filed Critical TIANJIN TIANXIN TECHNOLOGY CO LTD
Priority to CN201510922102.3A priority Critical patent/CN105550146B/zh
Publication of CN105550146A publication Critical patent/CN105550146A/zh
Application granted granted Critical
Publication of CN105550146B publication Critical patent/CN105550146B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/404—Coupling between buses using bus bridges with address mapping

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

本发明提供了一种OPB总线和IPS总线之间的桥装置，包括：地址判断逻辑单元，用于判断总线桥是否响应来自OPB总线的请求；OPB总线向IPS总线信号转换单元，用于将接收的OPB总线请求的地址信号，控制信号和写数据信号等转换为符合IPS总线协议的地址信号，控制信号和写数据信号；IPS总线向OPB总线信号转换单元，用于将接收的IPS总线协议的应答信号和读数据信号转换为符合OPB总线协议的应答信号和读数据信号本发明可以在不重新设计原有的IP的条件下，只增加少量的硬件逻辑，就可以完成对原有的成熟的IPS总线协议的IP的复用。这样就可以短时间内获得需要很长时间设计的IP的功能，同时也增强了原有模块的复用性，加快了系统设计的速度，缩短了系统集成的时间。

Description

一种OPB总线和IPS总线之间的桥装置
技术领域
本发明属于计算机体系结构和总线桥设计技术领域，尤其是涉及一种OPB总线和IPS总线之间的桥装置。
背景技术
随着集成电路的深亚微米制造技术、设计技术的迅速发展,集成电路已进入片上系统时代。所谓片上系统，也就是系统级集成电路(SOC，Systemonchip)。系统级集成电路是指在单一硅芯片上实现信号采集、转换、存储、处理和I/O等功能，或者说在单一硅芯片上集成了数字电路、模拟电路、信号采集和转换电路等，实现一个系统的功能。
由于芯片设计越来越复杂，而人们对芯片设计速度的要求越来越高，这就使得模块的复用显得尤为重要。在工业控制，安全管理等领域OPB(On-ChipPeripheralBus)总线是一种十分常见的总线协议。由于IPS总线是一种常见的十分简单的总线协议，因此有很多成熟的基于IPS总线协议的IP(IntellectualProperty，知识产权核)。在实际的OPB总线系统设计中往往会需要用到这些基于IPS总线协议的成熟的IP，如果对这些IP针对OPB总线重新进行设计验证，会需要很长的时间，增加设计的成本，降低了设计的进行速度。
发明内容
有鉴于此，本发明旨在提出一种OPB总线和IPS总线之间的桥装置，可以在不重新设计原有的IP的条件下，只增加少量的硬件逻辑，就可以完成对原有的成熟的IPS总线协议的IP的复用。这样就可以短时间内获得需要很长时间设计的IP的功能，同时也增强了原有模块的复用性，加快了系统设计的速度，缩短了系统集成的时间。
为达到上述目的，本发明的技术方案是这样实现的：
一种OPB总线和IPS总线之间的桥装置，包括：
地址判断逻辑单元，用于判断总线桥是否响应来自OPB总线的请求；
OPB总线向IPS总线信号转换单元，用于将接收的OPB总线请求的地址信号，控制信号和写数据信号等转换为符合IPS总线协议的地址信号，控制信号和写数据信号；
IPS总线向OPB总线信号转换单元，用于将接收的IPS总线协议的应答信号和读数据信号转换为符合OPB总线协议的应答信号和读数据信号。
进一步的，所述地址判断逻辑单元包括与逻辑单元和比较单元，所述地址判断逻辑单元内配置有IPS总线上各个模块所占用的地址的范围，并将这些地址范围通过取反运算得到这些模块的地址的屏蔽MASK；所述与逻辑单元将所述地址的MASK和从OPB总线传输过来的地址进行与运算；比较单元将从与逻辑单元输出的地址范围和内部配置好的IPS总线上各个模块的基地址进行比较决定是否响应此次传输。
进一步的，所述OPB总线向IPS总线信号转换单元的具体的功能实现设计如下：首先，本单元会依据地址判断逻辑单元中产生的选中信号是否有效来决定是否进行此次转换；针对两类OPB总线信号采取不同的转换策略：
一类是与IPS总线协议相同或者类似的信号，采用直连的方式，并且通过地址判断逻辑单元中的模块使能信号进行控制，最终产生符合IPS总线协议的信号，如：IPS_addr和IPS_wdata信号；
另一类为IPS总线没有或者功能不同的信号，采用译码逻辑单元一将OPB总线上的字节控制信号OPB_FFWFER、OPB_HWXFER和OPB_addr相互配合转换为IPS总线上的字节控制信号IPS_byte；通过控制单元一起到选通作用，若允许进行信号转换，将符合IPS总线上信号输出到IPS总线系统中；否则不输出。
进一步的，所述IPS总线向OPB总线信号转换单元的具体的功能实现设计如下：首先，本单元会依据地址判断逻辑单元中产生的选中信号是否有效来决定是否进行此次转换；针对两类IPS总线信号采取不同的转换策略：
一类是与OPB总线协议相同或者类似的信号，采用直连的方式，并且通过地址判断逻辑单元中的模块使能信号进行控制，最终产生符合OPB总线协议的信号，如：OPB_rdata信号和OPB_ERRACK信号；
另一类为OPB总线有但是IPS总线上没有的信号，采用译码逻辑单元二将IPS总线上的响应信号、IPS总线上模块的位宽、IPS总线上的等待信号和地址判断逻辑单元中产生的模块使能信号进行逻辑译码，最终产生符合OPB总线协议的响应信号OPB_FWACK、OPB_HWACK、OPB_XFERACK；另外，通过IPS总线上的错误应答信号和地址判断逻辑单元中的模块使能信号产生OPB总线上的错误应答信号；通过控制单元二的选通作用，若地址判断逻辑单元判断进行IPS总线向OPB总线信号转换时，将符合OPB总线协议的信号输出到OPB总线系统中；否则不输出。
相对于现有技术，本发明具有以下优势：
(1)本发明可以将OPB总线标准通过该总线桥转换为IPS总线标准，该总线桥可以作为一个IP连接OPB总线和IPS总线，将符合两种总线协议的IP可以自由的组合连接，增强的IP模块的复用性，增加了系统设计集成的速度。
(2)在不重新设计原有的IP的条件下，只需增加少量的硬件逻辑便可实现。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例所述OPB总线和IPS总线之间的桥装置的整体结构原理图；
图2为本发明实施例所述地址判断逻辑单元的结构原理图；
图3为本发明实施例所述OPB总线向IPS总线信号转换单元的结构原理图；
图4为本发明实施例所述IPS总线向OPB总线信号转换单元的结构原理图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面将参考附图并结合实施例来详细说明本发明。
一种OPB总线和IPS总线之间的桥装置，如图1所示，包括：
地址判断逻辑单元，用于判断总线桥是否响应来自OPB总线的请求；
OPB总线向IPS总线信号转换单元，用于将接收的OPB总线请求的地址信号，控制信号和写数据信号等转换为符合IPS总线协议的地址信号，控制信号和写数据信号；
IPS总线向OPB总线信号转换单元，用于将接收的IPS总线协议的应答信号和读数据信号转换为符合OPB总线协议的应答信号和读数据信号。
所述地址判断逻辑单元包括与逻辑单元和比较单元，如图2所示，所述地址判断逻辑单元内配置有IPS总线上各个模块所占用的地址的范围，并将这些地址范围通过取反运算得到这些模块的地址的屏蔽(MASK)；所述与逻辑单元将所述地址的MASK和从OPB总线传输过来的地址进行与运算；比较单元将从与逻辑单元输出的地址范围和内部配置好的IPS总线上各个模块的基地址进行比较，最终决定是否响应此次传输。
所述OPB总线向IPS总线信号转换单元包括译码逻辑单元一和控制单元一，如图3所示，所述译码逻辑单元一将OPB总线上的字节控制信号OPB_FFWFER和OPB_HWXFER和OPB_addr相互配合转换为IPS总线上的字节控制信号IPS_byte，转换规则见下表1，
表1OPB总线向IPS总线字节使能转换规则
所述控制单元一主要起到选通作用，即当IPS_module_en有效时，将转换后符合IPS总线上的信号IPS_byte、IPS_wdata、IPS_read和IPS_addr输出到IPS总线系统中；否则，则不输出。
所述IPS总线向OPB总线信号转换单元包括译码逻辑单元二和控制单元二，如图4所示，所述译码逻辑单元二将IPS总线上模块的位宽信号IPS_module_size、IPS总线上的等待信号IPS_wait和地址判断逻辑单元中产生的模块使能信号IPS_module_en进行反向逻辑译码，最终产生符合OPB总线协议的响应信号OPB_FWACK、OPB_HWACK、OPB_XFERACK，转换规则见下表2，
表2IPS总线向OPB总线响应信号转换规则
所述控制单元二主要起到选通作用，即当IPS_module_en有效时，将转换好的符合OPB总线协议的信号OPB_FWACK、OPB_HWACK、OPB_XFERACK、OPB_ERRACK和OPB_rdata输出到OPB总线系统中；否则，则不输出。
实现步骤为：
1、地址判断逻辑单元：首先从OPB总线系统接收地址，然后通过该单元内部的判断逻辑来决定是否响应此次传输。如果所接收的地址在模块所设定的地址范围内，那么地址判断逻辑单元会产生相应地址的IPS模块的使能信号，从而通知OPB总线向IPS总线信号转换单元和IPS总线向OPB总线信号转换单元进行后续的转换；如果所接收的地址不在本单元所设定的范围内，那么本单元会直接控制整个桥装置放弃本次传输；OPB总线向IPS总线信号转换单元和IPS总线向OPB总线信号转换单元将不会有任何转换操作。
2、OPB总线向IPS总线信号转换单元：首先，本单元会依据地址判断逻辑单元的判断结果来决定是否进行此次转换；如果允许本单元进行此次转换，那么本单元会根据协议要求将OPB总线的地址、读/写等控制信号、写数据信号转换为符合IPS总线协议的信号；如果不允许进行此次传输，那么本单元将不会进行任何的操作。
3、IPS总线向OPB总线信号转换单元：首先，本单元会依据地址判断逻辑单元的结果来决定是否进行此次转换；如果地址判断逻辑单元允许本单元进行此次转换，那么本单元会根据协议要求将IPS的读数据信号、响应信号等转换为符合OPB总线协议的信号；如果地址判断逻辑单元不允许进行此次传输，那么本单元将不会进行任何的操作。
经过步骤1、步骤2和步骤3就可以完成一次完整的OPB总线系统和IPS总线接口IP的数据传输。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种OPB总线和IPS总线之间的桥装置，其特征在于包括：
地址判断逻辑单元，用于判断总线桥是否响应来自OPB总线的请求；
OPB总线向IPS总线信号转换单元，用于将接收的OPB总线请求的地址信号，控制信号和写数据信号转换为符合IPS总线协议的地址信号，控制信号和写数据信号；
IPS总线向OPB总线信号转换单元，用于将接收的IPS总线协议的应答信号和读数据信号转换为符合OPB总线协议的应答信号和读数据信号。
2.根据权利要求1所述的OPB总线和IPS总线之间的桥装置，其特征在于：所述地址判断逻辑单元包括与逻辑单元和比较单元，所述地址判断逻辑单元内配置有IPS总线上各个模块所占用的地址的范围，并将这些地址范围通过取反运算得到这些模块的地址的屏蔽MASK；所述与逻辑单元将所述地址的MASK和从OPB总线传输过来的地址进行与运算；比较单元将从与逻辑单元输出的地址范围和内部配置好的IPS总线上各个模块的基地址进行比较决定是否响应此次传输。
3.根据权利要求1所述的OPB总线和IPS总线之间的桥装置，其特征在于：所述OPB总线向IPS总线信号转换单元包括译码逻辑单元一和控制单元一，所述译码逻辑单元一将OPB总线上的字节控制信号OPB_FFWFER、OPB_HWXFER和OPB_addr相互配合转换为IPS总线上的字节控制信号IPS_byte；
所述控制单元一起到选通作用，若地址判断逻辑单元判断进行OPB总线向IPS总线信号转换时，将符合IPS总线上的信号输出到IPS总线系统中；否则不输出。
4.根据权利要求1所述的OPB总线和IPS总线之间的桥装置，其特征在于：所述IPS总线向OPB总线信号转换单元包括译码逻辑单元二和控制单元二，所述译码逻辑单元二将IPS总线上模块的位宽信号、IPS总线上的等待信号和地址判断逻辑单元中产生的模块使能信号进行反向逻辑译码，产生符合OPB总线协议的响应信号OPB_FWACK、OPB_HWACK、OPB_XFERACK，
所述控制单元二起到选通作用，若地址判断逻辑单元判断进行IPS总线向OPB总线信号转换时，将符合OPB总线协议的信号输出到OPB总线系统中；否则不输出。
CN201510922102.3A 2015-12-09 2015-12-09 一种opb总线和ips总线之间的桥装置 Active CN105550146B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510922102.3A CN105550146B (zh) 2015-12-09 2015-12-09 一种opb总线和ips总线之间的桥装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510922102.3A CN105550146B (zh) 2015-12-09 2015-12-09 一种opb总线和ips总线之间的桥装置

Publications (2)

Publication Number Publication Date
CN105550146A true CN105550146A (zh) 2016-05-04
CN105550146B CN105550146B (zh) 2018-07-24

Family

ID=55829336

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510922102.3A Active CN105550146B (zh) 2015-12-09 2015-12-09 一种opb总线和ips总线之间的桥装置

Country Status (1)

Country Link
CN (1) CN105550146B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106326175A (zh) * 2016-08-31 2017-01-11 天津国芯科技有限公司 一种ahb总线和opb总线的转换方法及桥装置
CN107729271A (zh) * 2017-10-26 2018-02-23 中国电子科技集团公司第五十八研究所 具备自测试功能的双总线型e‑flash控制电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020144045A1 (en) * 2001-03-27 2002-10-03 Sagar Edara Method and apparatus for providing a modular system on-chip interface
CN1560752A (zh) * 2004-03-12 2005-01-05 �Ϻ���ͨ��ѧ 一种pci接口ad总线再复用的方法
CN101018179A (zh) * 2007-03-07 2007-08-15 今创集团有限公司 数据总线桥接器及其工作方法
CN101299207A (zh) * 2008-06-17 2008-11-05 北京星网锐捷网络技术有限公司 微处理器系统总线与微处理器接口总线转换装置及方法
CN103106166A (zh) * 2012-12-22 2013-05-15 中国船舶重工集团公司第七0九研究所 一种协议无关、可支持目标读写操作的pcie ip核用户逻辑接口设计方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020144045A1 (en) * 2001-03-27 2002-10-03 Sagar Edara Method and apparatus for providing a modular system on-chip interface
CN1560752A (zh) * 2004-03-12 2005-01-05 �Ϻ���ͨ��ѧ 一种pci接口ad总线再复用的方法
CN101018179A (zh) * 2007-03-07 2007-08-15 今创集团有限公司 数据总线桥接器及其工作方法
CN101299207A (zh) * 2008-06-17 2008-11-05 北京星网锐捷网络技术有限公司 微处理器系统总线与微处理器接口总线转换装置及方法
CN103106166A (zh) * 2012-12-22 2013-05-15 中国船舶重工集团公司第七0九研究所 一种协议无关、可支持目标读写操作的pcie ip核用户逻辑接口设计方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106326175A (zh) * 2016-08-31 2017-01-11 天津国芯科技有限公司 一种ahb总线和opb总线的转换方法及桥装置
CN107729271A (zh) * 2017-10-26 2018-02-23 中国电子科技集团公司第五十八研究所 具备自测试功能的双总线型e‑flash控制电路

Also Published As

Publication number Publication date
CN105550146B (zh) 2018-07-24

Similar Documents

Publication Publication Date Title
US10468078B2 (en) Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communication
CN108255776B (zh) 一种兼容apb总线的i3c主设备、主从系统及通信方法
US9812186B2 (en) Reducing latency in an expanded memory system
US9342629B2 (en) Content searching chip based protocol conversion
CN102184148A (zh) 一种基于fpga的at96总线控制器ip核及其构建方法
CN104714907B (zh) 一种pci总线转换为isa和apb总线设计方法
WO2024078089A1 (zh) 一种芯片及其数据传输方法
TWI391809B (zh) 時脈樹分佈方法
WO2020087276A1 (zh) 大数据运算加速系统和芯片
CN102567587A (zh) Fpga互联装置及方法
CN100568210C (zh) 一种用于图像处理器的pci适配器
CN105550146A (zh) 一种opb总线和ips总线之间的桥装置
CN105530154B (zh) 1553b与同步485通讯协议转换器
CN205563550U (zh) 一种基于Microblaze软核的PS2接口的KVM模块
CN112364582A (zh) 一种用于三态门电路验证的改进方法、系统及装置
CN106326175A (zh) 一种ahb总线和opb总线的转换方法及桥装置
CN105512072A (zh) 一种基于apb总线和opb总线的转换装置
CN111506461B (zh) 一种基于总线、用于测试的反压模块及其实现方法
EP4322016A1 (en) Integrated circuit, and data processing apparatus and method
CN105955909A (zh) Apb总线到dcr总线之间的总线桥实现方法
CN113570050B (zh) 一种双向异步同步先进先出适配器
CN201993640U (zh) 一种基于fpga的at96总线控制器ip核
US20230119051A1 (en) Method and apparatus for constructing fpga chip top-level schematic and storage medium
CN210402342U (zh) 一种基于zynq的数据加解密结构
CN114548028A (zh) 进行低功耗设计的方法、电子设备及存储介质

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant