JP4330146B2

JP4330146B2 - スキュー調整回路

Info

Publication number: JP4330146B2
Application number: JP2004239928A
Authority: JP
Inventors: 史朗前田
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2004-08-19
Filing date: 2004-08-19
Publication date: 2009-09-16
Anticipated expiration: 2024-08-19
Also published as: JP2006060507A

Description

本発明は、スキュー調整回路、特に複数のレーンを持つ高速シリアルデータインターフェイス回路におけるレーン上のレーンデータ間のスキュー差を調整するスキュー調整回路に関する。

InfiniBand、PCI-Expressに代表される高速シリアルインターフェイスは、データ転送速度を上げるために、シリアルレーン数を増やすことによって要求性能の向上要請に応える。このとき、各々のシリアルレーン上では伝送路の電気的特性が異なるためレーン間にスキュー差を生じる。

このように複数のレーンを束ねて使用するとき、データ受信の際にシリアル・データをＳｅｒＤｅｓ（シリアライザ・デシリアライザ）によってパラレルデータに復元すると同時にチップのコアクロックに載せ換える。そして、他のレーンとのスキュー調整のために、各レーンとのスキュー差を解消するスキュー調整回路を通すことで各レーンを同期させ、高速シリアルインターフェイスを複数本束ねて使用することを実現している。

従来のスキュー調整回路は各レーン上に流れる特定のシンボルを検出し、各レーンのシンボル間の位相を合わせることで、各レーンのスキュー差を解消している。具体的には、パラレルデータの位相調整のために各レーン毎にシフトレジスタを直列に接続し、各レーン上のサンプル信号を使用して位相調整用タイミング信号を生成し、タイミング信号の生成タイミングと各レーンに配置されたシフトレジスタをサンプル信号が通過するタイミングを同期させることにより複数レーンのパラレルデータのスキュー調整を行う技術（例えば、特許文献１参照）が知られている。

特開平１１−７４９４５（第１頁ー第５頁、図３）

しかしながら、上述した従来技術では、各レーンには最悪条件下においても対応できるだけの段数のシフトレジスタが固定的に配備されるので、最悪条件下であっても各レーンに挿入されたシフトレジスタの全ては使用されないという問題点がある。つまり、未使用のシフトレジスタが存在することになる。ここで、最悪条件下とは、他のレーンは全て同位相にあり、ある１つのレーンのみのデータが仕様で定められた最大スキュー差をもって遅れて到達した場合をいう。このときに使用されるシフトレジスタ総数は、他のレーンのスキューを１つのレーンのスキューに合せるために、（１レーン当りのシフトレジスタ段数）×（レーン数−１）＋１となる。

このように使用されないシフトレジスタが存在するにも拘わらず、定常的に電力を消費する回路が存在するということは電力消費の面からみて好ましくない。また、レジスタ数が必要以上に多いということは、回路面積の削減が困難であるということでもある。組合せ回路であれば、多様な形態（論理）に変換することが可能であり、また、一部の論理ゲートはクロック遅延のばらつきの補償のためにデータパスに挿入される遅延にもなりうるが、レジスタは一般に他の論理への変換ができないため、基本的にはアーキテクチャが変更されなければ削減されることはない。

そこで、本発明の目的は、回路数を削減し、もって省電力化と回路の小型化を実現したスキュー調整回路を提供することを目的とする。

本発明のスキュー調整回路は、シリアルデータインターフェイス回路におけるレーン間の位相差に応じてシフトレジスタ構成を可変とする機能を組み込むことにより、必要最小限のバッファのみを使用してスキュー調整を行う。

すなわち、本発明のスキュー調整回路は、複数のレーンを持つシリアルデータインターフェイス回路におけるレーン上のレーンデータ間のスキュー差を調整するスキュー調整回路において、レーン数Ｍから１減じた値にレーン当りのバッファ段数Ｎを乗じ、その値に１を加えた個数だけのバッファ（図２のＦＦ0〜ＦＦ12）から成りレーンデータを一時的に格納するバッファ群（図２の２）と、レーン上の特定のシンボルを検出してシンボル検出情報を生成するシンボル検出回路（図２の４）と、シンボル検出情報を元にレーン間の位相差を算出して位相差情報を生成する位相差検出回路（図２の５）と、位相差情報を元に各レーンのバッファ段数を算出してシフト情報を生成するシフト量算出回路（図２の６）と、シフト情報に基づいて前後２つのバッファを縦続接続または当該レーンデータを選択してレーン対応にシフトレジスタを構成する（Ｍ×Ｎ）個の入力データ選択回路（図２のＭＰＸ1〜ＭＰＸ12）と、シフト情報に基づいてシフトレジスタの最終段のバッファ出力を選択するレーン対応の出力データ選択回路（図２のＭＰＸＯ0〜ＭＰＸＯ3）とを備え、各レーンについて最も遅いレーンとの位相差によりシフトレジスタの構成を変更可能としたことを特徴とする。

より詳しくは、本発明のスキュー調整回路は、第１レーンと第１バッファと第１出力選択回路とは縦続接続され、第２レーン〜第ＭレーンはＮ個の連続する入力データ選択回路に順次に並列接続され、第１レーン対応の出力データ選択回路には第１バッファ〜第Ｎバッファの出力が並列接続され、第２レーン〜第（Ｍ−１）レーンの出力選択回路には（２Ｎ−１）個の連続するバッファの出力が並列接続され、第Ｍレーン対応の出力データ選択回路には最後尾からの連続するＮ個のバッファの出力が並列接続されたことを特徴とする。

本発明のスキュー調整回路では、特定のシンボルをシンボル検出回路（ＤＥＴＥＣＴ）が検出し、シンボルの検出情報を元に位相差検出回路（ＰＨＡＳＥ）によって位相差を算出し、算出した位相差を元にシフト量算出回路（ＳＨＩＦＴ）が入力データ選択回路群（ＭＰＸＩ）と出力データ選択回路群（ＭＰＸＯ）の選択信号を生成、これによりシフトレジスタの段数をスキュー差に合わせて柔軟に変更することで、バッファ群（ＦＦ）を効率的に活用することが可能となる。すなわち、（レーン当りのバッファ段数）×（レーン数−１）＋１のバッファ総数で構成可能となる。これによりレジスタ数が削減され、消費電力の削減および回路面積の削減が可能となる。

本発明によれば、バッファ段数をデータ入力のスキュー差に合わせて柔軟に変更可能な構成としたため、必要最小限のバッファのみでスキュー調整が可能となるので、バッファを効率的に使用することが可能になるという効果を得ることができる。

その結果、不必要なバッファを備えなくてもよくなるために、定常的に電力を消費する回路が必要最小限で済み、電力消費を低減できる。

また、バッファ段数を効率的に使用可能となるために、レジスタおよびレジスタ用のホールドタイム用遅延回路を削減でき、回路規模を小さくすることが可能である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明によるスキュー調整回路の実施の形態を示すブロック図である。

図１において、シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）0〜シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）nは、シリアルインターフェイスにおけるレーン0〜レーンn上のシリアルデータ0〜シリアルデータnそれぞれをパラレルデータに復元する。このスキュー調整回路は、ＳｅｒＤｅｓ0〜ＳｅｒＤｅｓnが出力するパラレルデータを受け、パラレルデータのスキュー差を調整して出力データ0〜出力データnを出力する。

このスキュー調整回路は、各レーンの位相差によって構成を柔軟に変更してシフトレジスタを構成するバッファ群（ＦＦ）２と、ＦＦ２の入力データを選択する入力データ選択回路群（ＭＰＸＩ）１と、バッファ群２からデータ出力０〜データ出力nを選択する出力データ選択回路群（ＭＰＸＯ）３と、各レーンの特定のシンボルを検出してシンボル検出情報を生成するシンボル検出回路（ＤＥＴＥＣＴ）４と、シンボル検出情報を元に各レーン間の位相差を算出して位相差情報を生成する位相差検出回路（ＰＨＡＳＥ）５と、位相差情報をを元に各レーンのシフトレジスタ段数を算出するシフト量算出回路（ＳＨＩＦＴ）６とから構成される。

いま、レーン数をｎ、レーン当りのバッファ段数すなわちスキュー調整可能範囲をXとする。ＦＦ２は総数（N+1）のバッファで構成され、前記算出式により、N＝X×（n-1）である。ＭＰＸＩ１は、総バッファ数（N+1）より１つ少ないN個の入力データ選択回路で構成される。ＭＰＸＯ３は、データ出力数と同じｎ個の出力データ選択回路で構成される。

シリアルデータ0〜シリアルデータnはＳｅｒＤｅｓ0〜ＳｅｒＤｅｓnにおいて、シリアルデータからコアクロック同期のパラレルデータに変換される。パラレルデータに変換されたデータは、位相調整のためにレーン上に挿入されているＤＥＴＥＣＴ４に入力され、各レーンの特定シンボルが検出される。検出されたシンボル検出情報はＰＨＡＳＥ５に入力され、これにより各レーン間の位相差が算出される。

ＳＨＩＦＴ６は、ＭＰＸＩ１を構成する入力データ選択回路の選択信号と、ＭＰＸＯを構成する出力データ選択回路の選択信号を生成する。これにより、ＳｅｒＤｅｓ0〜ＳｅｒＤｅｓn出力のパラレルデータデータがＭＰＸＩ１，ＦＦ２およびＭＰＸＯ３を経由してデータ出力0〜データ出力nに至るシフトレジスタ構成を柔軟に変更可能とすることでき、結果、スキュー調整回路のバッファを効率的に活用することができるようになる。

図２は、本発明のスキュー調整回路の第１実施例を示すブロック図である。この例では、レーン数を４、スキュー調整可能範囲を４としている。

このスキュー調整回路は、４つのデータ入力ＤＩ0〜データ入力ＤＩ3のスキューを調整して４つのデータ出力ＤＯ0〜データ出力ＤＯ3を得る。そのために、各レーンの位相差によって構成を柔軟に変更してシフトレジスタを構成するための１３個のバッファ0（ＦＦ0）〜バッファ12（ＦＦ12），１２個の入力データ選択回路1（ＭＰＸ1）〜入力データ選択回路12（ＭＰＸ12），４個の出力データ選択回路0（ＭＰＸＯ0）〜出力データ選択回路3（ＭＰＸＯ3），ＤＥＴＥＣＴ４，ＰＨＡＳＥ５およびＳＨＩＦＴ６から構成される。

ＦＦ0〜ＦＦ12の１３個は、前記バッファ総数の算出式により、４×（４−１）＋１＝１３と算出された結果である。また、ＭＰＸ1〜ＭＰＸ12の１２個は、総バッファ数１３より１つ少ない数である。更に、ＭＰＸＯ0〜ＭＰＸＯ3の４個は、出力データ数と同数とされたものである。

図２において、ＤＩ0〜ＤＩ3，ＭＰＸ1〜ＭＰＸ12，ＦＦ0〜ＦＦ12，ＭＰＸＯ0〜ＭＰＸＯ12間の接続は、あるデータ入力ＤＩにつき１つのバッファのみを使用する場合（「最良」）と４つのバッファを使用する場合（「最悪」）が、ＤＩ0〜ＤＩ3について如何様なパターンで発生しようとも対応できるように工夫されている。この「最良」と「最悪」の２つの場合をケアすれば他の場合への対応はＯＫだからである。

図１におけるＳｅｒＤｅｓ0を通して、シリアルデータ0をコアクロック同期のパラレルデータに変換されたＤＩ0は、ＦＦ0およびＤＥＴＥＣＴ４に接続される。ＦＦ0の出力は、ストレートにＭＰＸＯ0に入力するとともに、ＭＰＸ1，ＦＦ1を通り、またＭＰＸ1，ＦＦ1，ＭＰＸ2，ＦＦ2を通り、またＭＰＸ1，ＦＦ1，ＭＰＸ2，ＦＦ2，ＭＰＸ3，ＦＦ3を通りＭＰＸＯ0に入力する。以上のような接続によって、ＤＩ0が「最良」と「最悪」の間のいずれの場合にも回路の無駄なくＤＩ0を必要な段数だけバッファを経由してＤＯ0に導くことができる。

ＤＩ1は、ＭＰＸ1〜ＭＰＸ4およびＤＥＴＥＣＴ４に接続される。ＭＰＸ1の出力はＦＦ1を通ってＭＰＸＯ1に入力する。ＦＦ1の出力は、ＭＰＸ2，ＦＦ2を通り、またＭＰＸ2，ＦＦ2，ＭＰＸ3，ＦＦ3を通り、またＭＰＸ2，ＦＦ2，ＭＰＸ3，ＦＦ3，ＭＰＸ4，ＦＦ4を通りＭＰＸＯ1に入力する。ＦＦ4の出力は、ＭＰＸ5，ＦＦ5を通り、またＭＰＸ5，ＦＦ5，ＭＰＸ6，ＦＦ6を通り、またＭＰＸ5，ＦＦ5，ＭＰＸ6，ＦＦ6，ＭＰＸ7，ＦＦ7を通りＭＰＸＯ1に入力する。以上のような接続によって、ＤＩ1が「最良」と「最悪」の間のいずれの場合にも回路の無駄なくＤＩ1を必要な段数だけバッファを経由してＤＯ1に導くことができる。

ＤＩ2はＭＰＸ5〜ＭＰＸ8およびＤＥＴＥＣＴ４に接続される。ＭＰＸ5の出力はＦＦ5を通ってＭＰＸＯ2に入力する。ＦＦ5の出力は、ＭＰＸ6，ＦＦ6を通り、またＭＰＸ６，ＦＦ６，ＭＰＸ7，ＦＦ7を通り、またＭＰＸ6，ＦＦ6，ＭＰＸ7，ＦＦ7，ＭＰＸ8，ＦＦ8を通りＭＰＸＯ2に入力する。ＦＦ8の出力は、ＭＰＸ9，ＦＦ9を通り、またＭＰＸ9，ＦＦ9，ＭＰＸ10，ＦＦ10を通り、またＭＰＸ9，ＦＦ9，ＭＰＸ10，ＦＦ10，ＭＰＸ11，ＦＦ11を通りＭＰＸＯ2に入力する。以上のような接続によって、ＤＩ2が「最良」と「最悪」の間のいずれの場合にも回路の無駄なくＤＩ2を必要な段数だけバッファを経由してＤＯ2に導くことができる。

ＤＩ3はＭＰＸ9〜ＭＰＸ12およびＤＥＴＥＣＴ４に接続される。ＭＰＸ9の出力はＦＦ9を通ってＭＰＸＯ3に入力する。ＦＦ9の出力は、ＭＰＸ10，ＦＦ10を通り、またＭＰＸ10，ＦＦ10，ＭＰＸ11，ＦＦ11を通り、またＭＰＸ10，ＦＦ10，ＭＰＸ11，ＦＦ11、ＭＰＸ12，ＦＦ12を通りＭＰＸＯ3に入力する。以上のような接続によって、ＤＩ3が「最良」と「最悪」の間のいずれの場合にも回路の無駄なくＤＩ3を必要な段数だけバッファを経由してＤＯ3に導くことができる。

ＤＩ0〜ＤＩ3からＤＯ0〜ＤＯ3へのパスは、ＳＨＩＦＴ６が生成する選択信号によって、ＭＰＸ1〜ＭＰＸ12とＭＰＸＯ0〜ＭＰＸＯ3の組み合わせで構成されるシフトレジスタにより実現される。ＤＥＴＥＣＴ４は、接続されている各レーンのＤＩ0〜ＤＩ3それぞれのレーンにおける位相を確認できる特定のシンボルを検出する。検出した各レーンのシンボルを次段のＤＥＲＴＥＣＴ４に渡す。

ＰＨＡＳＥ５では、最も早くシンボルが検出されたレーンを基準として、各レーンの位相差をパラレルデータのクロックで各レーンの位相差を検出する。検出された位相差の情報はＳＨＩＦＴ６へ渡され、ＭＰＸ1〜ＭＰＸ12およびＭＰＸＯ0〜ＭＰＸＯ3の各々の選択信号を生成する。最悪条件下では、ＦＦ0〜ＦＦ12の内の３組では、バッファ段数と同数の連続する４つが使用されることになる。

次に、図３のタイムチャートを参照して本実施例の動作について説明する。

図３において、１回目のスキュー調整では、最も早くシンボルCOMが到達するＤＩ1を基準とすると、ＤＩ0の位相差は３、ＤＩ1の位相差は０、ＤＩ2の位相差は２、ＤＩ3の位相差は１となる。

最も遅く到達したＤＩ0のシンボルCOMの到達タイミングで最終的に全ての位相差が判明する。位相差が判明した次のクロックで各位相差から、シフト量を次のように生成する。まず、レーン０はＤＩ0が位相差は３であるので、シフトレジスタ段数は最小の１となり、ＤＩ0はバッファＦＦ0を通り、ＭＰＸＯ0はバッファＦＦ0を選択することで１段のバッファを経由してＤＯ0へ出力する。

次に、レーン１ではＤＩ1は位相差が０であるので、シフトレジスタ段数は最大の４となり、ＤＩ1はＭＰＸ1およびＦＦ1を通り、ＭＰＸ2およびバッファＦＦ2を通り、ＭＰＸ3およびＦＦ3を通り、ＭＰＸ4およびＦＦ4を通り、ＭＰＸＯ1を経てＤＯ1へ出力する。

次に、レーン３ではＤＩ3は位相差が１であるので、シフトレジスタ段数は３となり、ＤＩ3はＭＰＸ10およびＦＦ10を通り、ＭＰＸ11およびバッファＦＦ11を通り、ＭＰＸ12およびＦＦ12を通り、ＰＸＯ3を経てＤＯ3へ出力する。

最後に、レーン２ではＤＩ2は位相差が２であるので、シフトレジスタ段数は２となり、ＤＩ2はＭＰＸ8およびＦＦ8を通り、ＭＰＸ9およびバッファＦＦ9を通り、ＭＰＸ22を経てＤＯ2へ出力する。

２回目のスキュー調整では、最も早くシンボルCOMが到達するＤＩ3を基準とすると、ＤＩ0の位相差の位相差は２、ＤＩ1の位相差は１、ＤＩI2の位相差は３、ＤＩ3の位相差は０となる。最も遅く到達したＤＩ2のシンボルCOMの到達タイミングで最終的にすべての位相差が判明する。位相差が判明した次のクロックで各位相差から、シフト量を次のように生成する。

まず、レーン０ではＤＩ0が位相差は２であるので、シフトレジスタ段数は２となり、ＤＩ0はバッファＦＦ0を通り、ＭＰＸ1およびバッファＦＦ1を通り、ＭＰＸＯ0はバッファＦＦ1を選択することで２段のバッファを経由してＤＯ０へ出力する。

次に、レーン１ではＤＩ1は位相差が１であるので、シフトレジスタ段数は３となり、ＤＩ1はＭＰＸ2およびＦＦ2を通り、ＭＰＸ3およびバッファＦＦ3を通り、ＭＰＸ4およびＦＦ4を通り、ＭＰＸＯ1を経てＤＯ1へ出力する。

次に、レーン３ではＤＩI3は位相差が０であるので、シフトレジスタ段数は４となり、ＤＩ3はＭＰＸ9およびＦＦ9を通り、ＭＰＸ10およびバッファＦＦ10を通り、ＭＰＸ11およびＦＦ11を通り、ＭＰＸ12およびＦＦ12を通り、ＭＰＸＯ3を経てＤＯ3へ出力する。

最後に、レーン２ではＤＩ2は位相差が最大の３であるので、シフトレジスタ段数は１となり、ＤＩ2はＭＰＸ8およびＦＦ8を通り、ＭＰＸＯ2を経てＤＯ2へ出力する。以降、特定シンボルCOMを検出し、同様の処理を繰り返す。

図４は、本発明のスキュー調整回路の第２実施例を示す。この実施例は、レーン数が４、バッファ段数が３の場合に対応したものである。この場合、バッファ数は、前述の計算式により１０個となる。データは「最悪条件下」では３個のＦＦを通ることになる。

そのため、ＤＩ0はＦＦ0およびＤＥＴＥＣＴ４に接続されるが、ＤＩ1は３つのＭＰＸ1〜ＭＰＸ3、ＤＩ2は３つのＭＰＸ4〜ＭＰＸ6、ＤＩ3は３つのＭＰＸ7〜ＭＰＸ9に接続すれば足りる。その他の、接続と動作については第１実施例と同様に考えてよい。

図５は、本発明のスキュー調整回路の第３実施例を示すを示す。この実施例は、レーン数が３、バッファ段数が４の場合に対応したものである。この場合、バッファ数は、前述の計算式により９個となる。データは「最悪条件下」では４個のＦＦを通ることになる。

そのため、ＤＩ0はＦＦ0およびＤＥＴＥＣＴ４、ＤＩ1は4つのＭＰＸ1〜ＭＰＸ4、ＤＩ2は４つのＭＰＸ5〜ＭＰＸ8に接続される。その他の、接続と動作については第１実施例と同様に考えてよい。

本発明のスキュー調整回路を含むシリアルＩ/Ｆ回路のブロック図本発明のスキュー調整回路の第１実施例を示すブロック図図２に示したスキュー調整回路の動作を説明するためのタイミングチャート本発明のスキュー調整回路の第２実施例を示すブロック図本発明のスキュー調整回路の第３実施例を示すブロック図

符号の説明

１入力データ選択回路群（ＭＸＰＩ）
２出力データ選択回路群（ＭＰＸＯ）
３バッファ群（ＦＦ）
４シンボル検出回路（ＤＥＴＥＣＴ）
５位相差算出回路（ＰＨＡＳＥ）
６シフト量算出回路（ＳＨＩＦＴ）

Claims

複数のレーンを持つシリアルデータインターフェイス回路におけるレーン上のレーンデータ間のスキュー差を調整するスキュー調整回路において、
レーン数Ｍから１減じた値にレーン当りのバッファ段数Ｎを乗じ、その値に１を加えた個数だけのバッファから成り、レーンデータを一時的に格納するバッファ群と、
レーン上の特定のシンボルを検出してシンボル検出情報を生成するシンボル検出回路と、
前記シンボル検出情報を元にレーン間の位相差を算出して位相差情報を生成する位相差検出回路と、
前記位相差情報を元に各レーンのバッファ段数を算出してシフト情報を生成するシフト量算出回路と、
前記シフト情報に基づいて前後２つのバッファを縦続接続または当該レーンデータを選択してレーン対応にシフトレジスタを構成する（Ｍ×Ｎ）個の入力データ選択回路と、
前記シフト情報に基づいて前記シフトレジスタの最終段のバッファ出力を選択する前記レーン対応の出力データ選択回路とを備え、
各レーンについて最も遅いレーンとの位相差により前記シフトレジスタの構成を変更可能としたことを特徴とするスキュー調整回路。
第１レーンと第１バッファと第１出力選択回路とは縦続接続され、
第２レーン〜第ＭレーンはＮ個の連続する入力データ選択回路に順次に並列接続され、
第１レーン対応の出力データ選択回路には第１バッファ〜第Ｎバッファの出力が並列接続され、
第２レーン〜第（Ｍ−１）レーンの出力選択回路には（２Ｎ−１）個の連続するバッファの出力が並列接続され、
第Ｍレーン対応の出力データ選択回路には最後尾に到る連続するＮ個のバッファの出力が並列接続されたことを特徴とする請求項１に記載のスキュー調整回路。
Ｍ＝４、Ｎ＝４であって、
第２レーンデータは第１入力データ選択回路〜第４入力データ選択回路に入力し、
第３レーンデータは第５入力データ選択回路〜第８入力データ選択回路に入力し、
第４レーンデータは第９入力データ選択回路〜第１２入力データ選択回路に入力し、
第１レーン対応の出力データ選択回路には第１バッファ〜第４バッファの出力が並列接続され、
第２レーン対応の出力データ選択回路には第２バッファ〜第８バッファの出力が並列接続され、
第３レーン対応の出力データ選択回路には第６バッファ〜第１２バッファの出力が並列接続され、
第４レーン対応の出力データ選択回路には第１０バッファ〜第１３バッファの出力が並列接続されることを特徴とする請求項２に記載のスキュー調整回路。