JP2022529634A - スイッチ漏れ補償回路 - Google Patents

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Abstract

スイッチ漏れ補償遅延回路（４０５ａ）に関する装置および関連する方法は、制御トランジスタ（Ｍ０）と直列に接続するコンデンサ（Ｃ０）の周りに漏れ電流を受動的にバイパスするように構成された補償トランジスタ（Ｔ０）を含む。例示的な実施例では、コンデンサ（Ｃ０）と補償トランジスタ（Ｔ０）は、第１のノード（ａ０）と第２のノード（ｂ０）との間に並列に接続することができる。補償トランジスタ（Ｔ０）のゲートは、例えば、そのソースおよび第２のノード（ｂ０）に直接接続されてもよい。制御トランジスタ（Ｍ０）は、そのドレインを第２のノード（ｂ０）に接続することができる。制御信号が制御トランジスタ（Ｍ０）をオフにすると、コンデンサ（Ｃ０）の両端の電圧が実質的に一定に維持され得るように、制御トランジスタ（Ｍ０）の漏れ電流を補償トランジスタ（Ｔ０）の漏れ電流から供給することができる。遅延回路（４０５ａ）は、コンデンサ（Ｃ０）の電圧ドループを有利に軽減して、例えば低速インターリーブＡＤＣ動作において、クロック時間スキューを低減することができる。【選択図】図４Ａ

Description

様々な実施形態は、一般に、スイッチ漏れ補償に関する。
データは、有用な値を有する情報を表す。データは、保存された情報の形態をとることができる。データ保存はアナログ形式でよい。データ保存はデジタル形式でもよい。
デジタル形式のデータは、２つのノード間で通信することができる。デジタル通信システムの受信機では、デジタル符号化されたデータストリームをアナログ信号として受信し、アナログ－デジタル変換器（ＡＤＣ）によってデジタル形式に変換することができる。ＡＤＣは、データストリームを時間の関数として解釈する。例えば、いくつかのＡＤＣは、電圧信号がいつサンプリングされるべきかを決定するクロック信号に同期されてもよい。例えば、デジタルデータのストリームの正確な復元は、正確なクロックタイミングによって決まると言ってもよい。いくつかの実装形態では、クロック信号のタイミングは、データストリーム内のシンボルを、例えば、１または０として解釈するかどうかを判定することができる。クロック信号を受信するが、その位相情報が不確実な場合がある。データの精度およびデータの完全性を向上させるために、正確なクロックの位相情報をＡＤＣに供給することができるようにデータを送り出す前またはデータを受信する際に、様々なクロック信号の位相合わせ動作を時として実行することができる。
集積回路用途では、ＡＤＣは、通常、トランジスタで実装される１つまたは複数の回路段を使用してクリティカルなタイミング機能を実行することができる。様々なＡＤＣ回路において、トランジスタのいくつかは、線形モードで動作してアナログ信号を処理するにことができる。いくつかのＡＤＣ回路では、特定のトランジスタは、理想的なスイッチ（例えば、デジタル信号）として動作するように設計することができる。理想的なトランジスタスイッチは、制御信号に応答してオン状態またはオフ状態のいずれかで動作することができる。しかし、実際には、現実の集積回路内のトランジスタは、固有のデバイス特性、および／または外因性のパラメータ、例えば、デバイス・プロセス・パラメータ、印加電圧、およびデバイス温度などに関連する非理想的な挙動を示すことがある。
スイッチ漏れ補償遅延回路に関する装置および関連する方法は、制御トランジスタと直列に接続するコンデンサの周りに漏れ電流を受動的にバイパスするように構成された補償トランジスタを含む。例示的な実施例では、コンデンサと補償トランジスタは、第１のノードと第２のノードとの間に並列に接続することができる。補償トランジスタのゲートは、例えば、そのソースおよび第２のノードに直接接続されてもよい。制御トランジスタは、そのドレインを第２のノードに接続することができる。制御信号が制御トランジスタをオフにすると、コンデンサの両端の電圧が実質的に一定に維持され得るように、制御トランジスタの漏れ電流を補償トランジスタの漏れ電流から供給することができる。遅延回路は、コンデンサの電圧ドループを有利に軽減して、例えば低速インターリーブＡＤＣ動作において、クロック時間スキューを低減することができる。
様々な実施形態は、１つまたは複数の利点を達成することができる。例えば、ＭＯＳキャパシタにより、製造ステップおよび遅延回路の面積を有利に減らすことができる。スイッチと同じサイズおよびタイプのトランジスタが、プロセス、電圧、および温度にわたりスイッチによってもたらされる漏れを補償することができる。いくつかの実施形態では、面積に対する悪影響を低減するために、トランジスタの空間位置をスイッチよりもわずかに高くすることができる。漏れ問題が広いクロック周波数範囲の用途にとって大きな制約であるため、実施形態のなかには、スイッチ漏れ補償遅延回路を導入することにより、時間スキューＤＡＣを広いクロック周波数範囲にわたって使用可能とするものもある。実施形態のなかには、いかなるデメリットもなしに、ＡＤＣが、周波数、プロセス、電圧、温度（ＰＶＴ）およびミスマッチにわたり動作することができるようにするものもある。実施形態のなかには、例えば、遅延回路を現場に対して再構成可能にすることができるフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのプログラマブル論理内で柔軟に使用することができるものもある。実施形態のなかには、例えば、特定用途向け集積回路（ＡＳＩＣ）などの固定したハードウェアプラットフォーム上に実装される場合、コスト、サイズ、または電力を低減することができるものもある。
例示的な一態様では、遅延回路は、所定の遅延を得るように構成される。遅延回路は、第１のノードと第２のノードとの間に結合されたコンデンサを含む。遅延回路はまた、第１のトランジスタを含む。第１のトランジスタのドレインは第２のノードに接続され、第１のトランジスタのソースは基準ノードに接続され、第１のトランジスタのゲートは第１のゲート制御信号に結合される。第１のトランジスタは、第１のゲート制御信号に応答して、第１のドレインと第１のソース間の接続性を調節する。遅延回路はまた、第２のトランジスタを含み、ドレインおよびソースはコンデンサと並列に結合され、ゲートは第２のトランジスタの第２のしきい値電圧未満の電圧を第２のゲートに印加するように結合される。第１のモードで、第１のゲート制御信号が第１のトランジスタの第１のしきい値電圧未満の電圧を第１のゲートに印加するとき、コンデンサの両端の電圧は実質的に一定である。
いくつかの実施形態では、第１のモードで、第１のトランジスタは、第２のトランジスタによって供給される第２の漏れ電流Ｉｌｅａｋ２と実質的に一致する第１の漏れ電流Ｉｌｅａｋ１を供給することができる。第２のドレインは第１のノードに接続されてもよく、第２のソースは第２のゲートおよび第２のノードに接続されてもよい。第２のトランジスタは、第１のトランジスタと同じダイ上にあってもよく、実質的に同じ寸法を有してもよい。第１のトランジスタは、ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）またはｐチャネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）でよい。第１のトランジスタはまた、伝送ゲートでもよい。いくつかの実施形態では、第２のトランジスタは、ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）でもよい。コンデンサは、金属酸化物半導体トランジスタでもよい。いくつかの実施形態では、基準ノードの電位は回路接地電位でもよい。第２のトランジスタの第２のゲートは、第２のノードに接続されてもよい。
別の例示的な態様では、システムは、入力クロック信号に対して所定の遅延を伝える第１のノードを駆動するように結合されたバッファ出力を含む。システムはまた、所定の遅延を取得するように構成された少なくとも１つの遅延回路を含む。少なくとも１つの遅延回路の各々は、第１のノードと第２のノードとの間に結合されたコンデンサを含む。少なくとも１つの遅延回路の各々はまた、ドレインが第２のノードに接続され、ソースが基準ノードに接続され、ゲートが第１のゲート制御信号に結合された第１のトランジスタを含む。第１のトランジスタは、第１のゲート制御信号に応答して、第１のドレインと第１のソース間の接続性を調節する。少なくとも１つの遅延回路の各々はまた、第２のトランジスタを含み、ドレインおよびソースはコンデンサと並列に結合され、ゲートは第２のトランジスタの第２のしきい値電圧未満の電圧を第２のトランジスタのゲートに印加するように結合される。第１のモードで、第１のゲート制御信号が第１のトランジスタの第１のしきい値電圧未満の電圧を第１のゲートに印加するとき、コンデンサの両端の電圧は実質的に一定である。
いくつかの実施形態では、第１のモードで、第１のトランジスタは、第２のトランジスタによって供給される第２の漏れ電流Ｉｌｅａｋ２と実質的に一致する第１の漏れ電流Ｉｌｅａｋ１を供給することができる。第２のトランジスタは、第１のトランジスタと同じダイ上にあり、同じ寸法を有してもよい。第１のトランジスタは、ＮＭＯＳＦＥＴまたはＰＭＯＳＦＥＴでよい。第１のトランジスタはまた、伝送ゲートでもよい。第２のトランジスタはＮＭＯＳＦＥＴでよい。コンデンサは、金属酸化物半導体トランジスタでもよい。いくつかの実施形態では、基準ノードの電位は回路接地電位でもよい。いくつかの実施形態では、第２のトランジスタのゲートは第２のノードに接続されてもよい。
別の例示的な態様では、方法は、第１のノードと第２のノードとの間で結合されたコンデンサを提供することと、第１のノードと第２のノードとの間で結合されたコンデンサを提供することとを含む。方法は、第１のドレインが第２のノードに接続され、第１のソースが基準ノードに接続され、第１のゲートが第１のゲート制御信号に結合された第１のトランジスタを提供することをさらに含み、第１のトランジスタが、第１のゲート制御信号に応答して第１のドレインと第１のソース間の接続性を調節する。方法はまた、第２のトランジスタを提供することであって、第２のドレインおよび第２のソースがコンデンサと並列に結合され、第２のゲートが第２のトランジスタの第２のしきい値電圧未満の電圧を第２のゲートに印加するように結合されることを含む。加えて、方法は、第１のモードで、第１のゲート制御信号が第１のトランジスタの第１のしきい値電圧未満の電圧を第１のゲートに印加するとき、コンデンサの両端の電圧が実質的に一定に維持されるように第１のトランジスタによって引き込まれる第１の漏れ電流Ｉｌｅａｋ１を第２のトランジスタを用いて実質的に供給することをさらに含む。
いくつかの実施形態では、第１のモードにおいて、第２のトランジスタは、第１の漏れ電流Ｉｌｅａｋ１相当を実質的に生成することができる。第２のドレインは第１のノードに接続されてもよく、第２のソースは第２のゲートおよび第２のノードに接続されてもよい。基準ノードの電位は、回路接地電位でもよい。第２のゲートは、第２のノードに接続されてもよい。
様々な実施形態の詳細を、添付の図面および以下の説明に記載する。他の特徴および利点は、これらの説明および図面、ならびに特許請求の範囲から明らかになるであろう。
開示した回路および処理を実装することができる例示的なプログラマブル集積回路（ＩＣ）を示す。 スイッチ漏れ補償遅延システムを有する例示的なインターリーブ型アナログ－デジタル変換器（ＡＤＣ）を示す。 インターリーブＡＤＣに使用される遅延システムを示す。 遅延回路内のスイッチが理想化されたモデルにおいてオフであるときの従来技術の遅延回路を示す。 遅延回路内のスイッチがオフであり、スイッチに関連する漏れ電流がある場合の遅延回路の例示的な時間図を示す。 例示的なスイッチ漏れ補償遅延回路を示す。 別の例示的なスイッチ漏れ補償遅延回路を示す。 図２に実装された例示的なスイッチ漏れ補償遅延システムを示す。 図３Ｃの遅延回路の時間図を示す例示的な実験結果を示す。 図４Ｃのスイッチ漏れ補償遅延回路の時間図を示す例示的な実験結果を示す。 図３Ｃの遅延回路の例示的なシミュレーション結果を示す。 図４Ｃのスイッチ漏れ補償遅延回路の例示的なシミュレーション結果を示す。 スイッチ漏れ補償を実行するための例示的な方法のフローチャートを示す。
様々な図面における同じ参照符号は、同じ要素を示す。
スイッチ漏れ補償遅延回路に関する装置および関連する方法は、制御トランジスタと直列に接続するコンデンサの周りに漏れ電流を受動的にバイパスするように構成された補償トランジスタを含む。例示的な実施例では、コンデンサと補償トランジスタは、第１のノードと第２のノードとの間に並列に接続することができる。補償トランジスタのゲートは、例えば、そのソースおよび第２のノードに直接接続されてもよい。制御トランジスタは、そのドレインを第２のノードに接続することができる。制御信号が制御トランジスタをオフにすると、コンデンサの両端の電圧が実質的に一定に維持され得るように、制御トランジスタの漏れ電流を補償トランジスタの漏れ電流から供給することができる。図４Ａに関して説明した例示的な遅延回路４０５ａなどの遅延回路は、コンデンサの電圧ドループを有利に軽減して、例えば低速インターリーブＡＤＣ動作において、クロック時間スキューを低減することができる。
理解を助けるために、この文書は以下のように構成される。まず第１に、図１を参照して、アナログ－デジタル変換を実行するのに適した例示的なプラットフォーム（例えば、ＦＰＧＡ）を簡単に導入する。第２に、図２～図４Ｃを参照して、例示的な回路を使用して、所定の遅延を導入し、スイッチによってもたらされる漏れ電流をどのように補償することができるかを提示する議論に向かう。次いで、図５Ａおよび図６Ｂを参照した議論では、例示的な回路の例示的な実験結果およびシミュレーション結果が開示される。最後に、図７を参照して、スイッチ漏れ補償を実行する例示的な方法について論じる。遅延回路を使用することにより、漏れ電流を補償することができ、低速での時間スキューデジタル－アナログ変換器（ＤＡＣ）機能を有利に解決することができる。
図１は、開示した回路および処理を実装することができる例示的なプログラマブル集積回路（ＩＣ）を示す。プログラマブルＩＣ１００は、ＦＰＧＡロジックを含む。プログラマブルＩＣ１００は、様々なプログラマブルリソースで実装されてもよく、システムオンチップ（ＳＯＣ）と呼ばれてもよい。ＦＰＧＡロジックの様々な例は、アレイ内にいくつかの多様なタイプのプログラマブル論理ブロックを含むことができる。
例えば、図１は、マルチギガビットトランシーバ（ＭＧＴ）１０１、構成可能論理ブロック（ＣＬＢ）１０２、ランダムアクセスメモリのブロック（ＢＲＡＭ）１０３、入力／出力ブロック（ＩＯＢ）１０４、構成およびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、特殊入力／出力ブロック（Ｉ／Ｏ）１０７（例えば、クロックポート）、および他のプログラマブル論理１０８（例えば、デジタルクロックマネージャ、アナログ－デジタル変換器、システム監視論理）を含む多数の異なるプログラマブルタイルを含むプログラマブルＩＣ１００を示す。プログラマブルＩＣ１００は、専用のプロセッサブロック（ＰＲＯＣ）１１０を含む。プログラマブルＩＣ１００は、内部および外部再構成ポート（図示せず）を含むことができる。
様々な例において、シリアライザ／デシリアライザを、ＭＧＴ１０１を使用して実装してもよい。ＭＧＴ１０１は、様々なデータシリアライザおよびデシリアライザを含むことができる。データシリアライザは、様々なマルチプレクサの実装を含むことができる。データデシリアライザは、様々なデマルチプレクサの実装を含むことができる。
ＦＰＧＡロジックのいくつかの例では、各プログラマブルタイルは、各隣接タイル内の対応する相互接続要素との間の標準化された相互接続１２４を有するプログラマブル相互接続要素（ＩＮＴ）１１１を含む。したがって、まとめられたプログラマブル相互接続要素は、図示のＦＰＧＡロジックのプログラマブル相互接続構造を実装する。プログラマブル相互接続要素ＩＮＴ１１１は、図１に含まれる例によって示されるように、同じタイル内のプログラマブル論理要素との間のイントラ接続１２０を含む。プログラマブル相互接続要素ＩＮＴ１１１は、図１に含まれる例によって示されるように、同じタイル内のプログラマブル相互接続要素ＩＮＴ１１１との間のＩＮＴ間接続１２２を含む。
例えば、ＣＬＢ１０２は、ユーザ論理を実装するようにプログラムすることができる構成可能論理素子（ＣＬＥ）１１２と、単一のプログラマブル相互接続要素ＩＮＴ１１１とを含むことができる。ＢＲＡＭ１０３は、ＢＲＡＭ論理素子（ＢＲＬ）１１３および１つまたは複数のプログラマブル相互接続要素を含むことができる。いくつかの例では、１つのタイルに含まれる相互接続要素の数は、タイルの高さに依存してもよい。図示の実装形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（例えば、４）を使用することもできる。ＤＳＰタイル１０６は、ＤＳＰ論理素子（ＤＳＰＬ）１１４および１つまたは複数のプログラマブル相互接続要素を含むことができる。ＩＯＢ１０４は、例えば、入力／出力論理素子（ＩＯＬ）１１５の２つのインスタンスおよびプログラマブル相互接続要素ＩＮＴ１１１の１つのインスタンスを含むことができる。例えば、Ｉ／Ｏ論理素子１１５に接続される実際のＩ／Ｏボンドパッドは、様々な図示された論理ブロックの上に積層された金属を使用して製造されてもよく、入力／出力論理素子１１５の領域に限定されなくてもよい。
図示の実装形態では、ダイの中心付近の列状領域（図１に網掛けで示す）は、構成、クロック、および他の制御論理に使用される。この列から延びる水平領域１０９は、プログラマブルＩＣ１００の幅にわたってクロックおよび構成信号を分配する。「列状」領域および「水平」領域への言及は、図面を縦向きで見ることに対するものであることに留意されたい。
図１に示すアーキテクチャを利用するいくつかのプログラマブルＩＣは、プログラマブルＩＣの大部分を構成する規則的な列状構造を中断する追加の論理ブロックを含むことができる。追加の論理ブロックは、プログラマブルブロックおよび／または専用論理でもよい。例えば、図１に示すプロセッサブロックＰＲＯＣ１１０は、ＣＬＢ１０２およびＢＲＡＭ１０３のいくつかの列にまたがる。
図１は、例示的なプログラマブルＩＣアーキテクチャを示す。列内の論理ブロックの数、列の相対幅、列の数および順序、列に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、および相互接続／論理実装形態は、単に例として設けられている。例えば、実際のプログラマブルＩＣでは、ユーザ論理の効率的な実装を容易にするために、ＣＬＢ１０２がどこで発生しても、複数の隣接するＣＬＢ１０２の列を含むことができる。
少なくとも１つのトランシーバが、通信中にデータ送信およびデータ受信を実行するためにＦＰＧＡに組み込まれてもよい。アナログ－デジタル変換は、連続した範囲のアナログ信号レベルをデジタルコードに変換する処理である。アナログ信号レベルは、ＡＤＣを使用してデジタル電圧、デジタル電流またはデジタル電荷信号に変換することができる。ＡＤＣは、多くの用途、例えば通信システムで使用することができる。ＡＤＣ内でスイッチおよびコンデンサを使用して、ＡＤＣのサンプリングを制御することができる。スイッチ漏れ補償回路を使用して、スイッチによって生じた漏れ電流を補償し、変換の精度を有利に維持することができる。
図２は、スイッチ漏れ補償遅延システムを有する例示的なインターリーブ型アナログ－デジタル変換器（ＡＤＣ）を示す。通信システム２００は、基地局２０５を備える。基地局２０５を使用して、いくつかのデータ通信装置からデータを送受信することができる。この例示的な例では、基地局２０５は、携帯電話２１０からアナログ信号を受信する。基地局２０５は、基地局２０５と携帯電話２１０との間でアンテナ２２０を介してデータ通信を行うＦＰＧＡ２１５を備える。アンテナ２２０は、受信したアナログ信号２２５をフィルタ２３０に転送する。フィルタ２３０は、アナログ信号２２５のエラーおよび／またはノイズをフィルタリングする。フィルタリングされたアナログ信号は、増幅器２３５によって増幅されて、処理済みアナログ信号２４０が生成される。処理済みアナログ信号２４０は、アナログ－デジタル変換器（ＡＤＣ）システム２４５でデジタル信号２５０に変換される。次いで、デジタル信号２５０は、例えばデジタル信号プロセッサ（ＤＳＰ）２５５によって処理される。
高速電子機器（例えば、５Ｇ技術）は、高いサンプリングレートのＡＤＣを必要とする場合がある。例えば、受信機は、１ＧＨｚのＤＣ結合全差動増幅器初段を有する５ギガサンプル毎秒（ＧＳＰＳ）のＡＤＣを利用することができる。各信号を、２００ｐｓでサンプリングすることができる。時間インターリーブＡＤＣを使用して、高サンプリングレートを達成することができる。例えば、４つのサブＡＤＣを含む時間インターリーブＡＤＣを使用することにより、４つのサブＡＤＣの各々は、例えば１．２５ＧＳＰＳのサンプリングレートを有しさえすればよい。
この図示の例では、処理済みアナログ信号２４０はバッファ２６０によって受信され、次いで４つのサブＡＤＣ２６５ａ、２６５ｂ、２６５ｃ、２６５ｄによってサンプリングされる。例えば、第１のサンプルは、第１のＡＤＣ２６５ａによってサンプリングされてもよい。４つのサブＡＤＣ２６５ａ，２６５ｂ，２６５ｃ，２６５ｄのそれぞれは、サンプリング駆動回路によって駆動される。各サンプリング駆動回路は、異なるサンプリングクロック信号を生成する。例えば、第１のサブＡＤＣ２６５ａが用いる第１のサンプリングクロック信号は、基準クロック信号と比較して０度の位相差を有してもよい。第２のサブＡＤＣ２６５ｂが用いる第２のサンプリングクロック信号は、基準クロック信号と比較して９０度の位相差を有してもよい。第３のサブＡＤＣ２６５ｃが用いる第３のサンプリングクロック信号は、基準クロック信号と比較して１８０度の位相差を有してもよい。第４のサブＡＤＣ２６５ｄが用いる第４のサンプリングクロック信号は、基準クロック信号と比較して２７０度の位相差を有してもよい。
サブＡＤＣ２６５ａ、２６５ｂ、２６５ｃ、２６５ｄの各々は、正確な時間にサンプリングすることができる（例えば、第１のサブＡＤＣ２６５ａは０ｓでサンプリングし、第２のサブＡＤＣ２６５ｂは８００ｐｓでサンプリングし、第３のサブＡＤＣ２６５ｃは１６００ｐｓでサンプリングし、第４のサブＡＤＣ２６５ｄは２４００ｐｓでサンプリングすることができる）。製造上または技術上の限界により、各サブＡＤＣの電気的特性はばらつくことがある。サブＡＤＣのミスマッチにより、高調波スプリアスおよびインターリーブスプリアスが生成されることがある。例えば、第１のサブＡＤＣ２６５ａは、８００ｐｓ±１０ｆｓでサンプリングする可能性がある。１０ｆｓのような小さな数であっても、特に対象の最高中間周波数がトーンをインターリーブする厳しい仕様でＧＨｚ範囲内にある場合、時間スキューをもたらす可能性がある。この図示の例では、サンプリング駆動回路の各々は、サンプリング信号の位相を保持するように第１のバッファ（例えば、インバータ）２７０および第２のバッファ（例えば、インバータ）２７５を含む。第１のバッファ２７０と第２のバッファ２７５との間には、時間スキュー問題を解決するように、スイッチ漏れ補償遅延システム２８０が配置されて、反転した処理済みアナログ信号に所定の遅延を導入する。スイッチ漏れ補償遅延システム２８０の一例を、図４Ａ～図４Ｃを参照してさらに詳細に説明する。
各サブＡＤＣの２６５ａ，２６５ｂ，２６５ｃ，２６５ｄは、選択回路２８５（例えば、マルチプレクサ）に接続されている。選択回路２８５は、４つのサブＡＤＣの２６５ａ，２６５ｂ，２６５ｃ，２６５ｄによってサンプリングされた信号を選択的に出力してデジタル信号２５０を形成する。
図３Ａは、インターリーブＡＤＣに使用される従来技術の遅延システムを示す。従来技術では、遅延システム３００は、第１のバッファ２７０と第２のバッファ２７５との間に配置されている。遅延システム３００は、並列に接続された１つまたは複数の遅延回路３０５を含む。例えば、第１の遅延回路３０５は、入力サンプリングクロック信号に遅延をもたらすように配置された第１のコンデンサＣ０を含む。いくつかの実施形態では、コンデンサＣ０はＭＯＳキャパシタでもよい。コンデンサＣ０の他端は、ノードｂ０を介して第１のスイッチＭ０に接続されている。第１のスイッチＭ０は、制御信号Ｄ０によって制御される。この図示の例では、スイッチＭ０は、Ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）を含む。ＮＭＯＳＦＥＴのドレインはノードｂ０に接続される。ＮＭＯＳＦＥＴのソースは接地に接続される。ＮＭＯＳＦＥＴのゲートは、制御信号Ｄ０によって制御される。
各遅延回路のスイッチを開閉することにより、遅延回路内のコンデンサを回路に追加することができ、追加しないこともできる。したがって、制御信号Ｄ０、Ｄ１、．．．ＤＮ－１を制御することによって遅延をプログラムすることができる。ノードｂ０における対応する波形が示されている。サンプリング開始のＣＬＫ＿ＢＡＲの立ち上がりエッジの間、ノードｂ０の電圧はＶｄｄａまで上昇する。Ｖｄｄａ（例えば、０．９ｖ）は、バッファ２７０の電源であり、バッファ２７０およびバッファ２７５を通過するクロック信号のハイレベルである。
図３Ｂは、遅延回路内のスイッチが理想化されたモデルにおいてオフであるときの従来技術の遅延回路を示す。この図示の例では、第１のトランジスタＭ０には漏れ電流がなく、寄生容量Ｃｂ０は無視できるほど小さい。第２のノードｂ０における対応する波形が示されている。トランジスタＭ０に漏れ電流がない場合、サンプリングクロック信号の波形は良好に維持されているように見える。
図３Ｃは、遅延回路内のスイッチがオフであり、スイッチに関連する漏れ電流がある場合の遅延回路の例示的な時間図を示す。実際には、第１のトランジスタＭ０には漏れ電流がある。トランジスタＭ０に漏れ電流があり、ＡＤＣの速度が遅い場合、トランジスタＭ０（例えば、ＮチャネルＭＯＳＦＥＴ）のゲート電圧が０Ｖであっても、漏れ電流によってトランジスタＭ０がオフしなくなる可能性があるため、サンプリングクロック信号の波形は理想的なサンプリングクロック信号ではない。このタイミング図により、コンデンサとトランジスタＭ０間の接合部におけるコンデンサ電圧ドループの望ましくない影響が明らかとなる。
第２のノードｂ０における対応する波形が示されている。サンプリング開始のＣＬＫ＿ＢＡＲの立ち上がりエッジの間、第２のノードｂ０における電圧は、Ｃｂ０の存在によりＶｄｄａまで上昇しない。第２のノードｂ０の電圧はＶｂ０Ｈに上昇する。
Ｖｂ０Ｈ＝（Ｖｄｄａ＊Ｃ０）／（Ｃ０＋Ｃｂ０）。漏れ電流によって、第２のノードｂ０の電圧が０までリークすることがある。図３Ｃに示すように、サンプリングの終了中、トランジスタＭ０はオフではなく、低速での時間スキューＤＡＣ機能に影響を及ぼす可能性がある。負電圧により、Ｍ０のドレインはＭ０のソースとなり、Ｍ０のソースはＭ０のドレインとなる。したがって、トランジスタＭ０は、カットオフモードから飽和モードに入ることができる。例えば、ｂ０と接地との間のインピーダンスはＭ０の１／ｇｍとしてよく、これはＭ０のオン抵抗と比較して低い値となり得る。
図４Ａは、例示的なスイッチ漏れ補償遅延回路を示す。遅延回路４０５ａは、第１のコンデンサＣ０を含む。第１のコンデンサＣ０は、第１のノードａ０と第２のノードｂ０との間に配置されている。第１のコンデンサＣ０は、第１のノードａ０を介して入力サンプリングクロック信号に所定の遅延をもたらすために使用される。いくつかの実施形態では、コンデンサＣ０は、精度および面積をより小さくするためＭＯＳキャパシタでもよい。
コンデンサＣ０の他端は、第２のノードｂ０を介して第１のトランジスタＭ０に接続されている。この図示の例では、トランジスタＭ０はＮチャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）である。トランジスタＭ０のドレインは、第２のノードｂ０に接続されている。トランジスタＭ０のソースは、基準ノード（例えば、接地電位）に接続されている。トランジスタＭ０のゲートは、制御信号Ｄ０によって制御される。トランジスタＭ０は、制御信号Ｄ０に応答してドレイン－ソース間の接続性を調節する。トランジスタＭ０のゲート－ソース間に印加される電圧がトランジスタＭ０のしきい値電圧ＶＴ１未満である場合、サブスレッショルド効果により、トランジスタＭ０は第１の漏れ電流Ｉｌｅａｋ１を供給する。図３Ｃで説明したように、第１の漏れ電流Ｉｌｅａｋ１は、時間スキューをもたらす可能性がある。
また、遅延回路４０５ａは、第２のトランジスタＴ０を含む。この図示の例では、第２のトランジスタＴ０はＮＭＯＳＦＥＴである。第２のトランジスタＴ０は、コンデンサＣ０に並列に接続されている。第２のトランジスタＴ０のドレインは、第１のノードａ０に結合されている。第２のトランジスタＴ０のソースは、第２のノードｂ０に結合されている。第２のトランジスタＴ０のゲートはある電圧に結合されている。ゲートに印加されるその電圧により、第２のトランジスタＴ０のゲートとソース間の電圧差Ｖｇｓが第２のトランジスタＴ０のしきい値電圧ＶＴ２未満になる場合、第２のトランジスタＴ０に第２のソースと第２のドレイン間の導電路はない。サブスレッショルド効果により、第２のトランジスタＴ０も第２の漏れ電流Ｉｌｅａｋ２をもたらす。第２の漏れ電流Ｉｌｅａｋ２は、第１の漏れ電流Ｉｌｅａｋ１を相殺し補償し、第２のノードｂ０の電圧を経時的にほぼ一定にすることができる。
この図示の例では、第２のトランジスタＴ０のゲートとソースの両方が第２のノードｂ０に結合されている。ソースとゲートを接続することで、ソースとゲート間の電圧差Ｖｇｓは０となり、第２のトランジスタＴ０のしきい値電圧ＶＴ２未満となる。ソースとゲートを接続することによって、配線接続の複雑さ、遅延回路の面積、および製造プロセスステップを有利に低減することができる。
いくつかの実施形態では、第２のトランジスタＴ０は、トランジスタＭ０を実質的に複製するように設計されてもよく、および／またはトランジスタＭ０と同じダイ上にあり、同じタイプおよび実質的に同じサイズを有してもよい。トランジスタＭ０の漏れ電流に、プロセス、電圧、および温度にわたって、（例えば、寸法的に）実質的に正確に合わせることができる。いくつかの実施形態では、第２のトランジスタＴ０の位置は、トランジスタＭ０の位置よりも高く配置されてもよい。いくつかの実施形態では、第２のトランジスタＴ０の付加容量は、Ｃ０の容量値を削減することによって補正されてもよい。
遅延回路４０５ａに第２のトランジスタＴ０を加えることにより、第２のノードｂ０の電圧Ｖｂ０Ｈは一定に保たれる。Ｖｂ０Ｈ＝（Ｖｄｄａ＊Ｃ０）／（Ｃ０＋Ｃｂ０）、ここで、Ｃｂ０はトランジスタＭ０の寄生容量である。
図４Ｂは、別の例示的なスイッチ漏れ補償遅延回路を示す。遅延回路４０５ｂは、第１のコンデンサＣ０’を含む。第１のコンデンサＣ０’は、基準ノード（例えば、接地電位）と第２のノードｂ０’との間に配置されている。第１のコンデンサＣ０’を使用して、第１のノードａ０’に送信される入力サンプリングクロック信号に所定の遅延を加える。いくつかの実施形態では、コンデンサＣ０’は、精度および面積をより小さくするためＭＯＳキャパシタでもよい。
コンデンサＣ０’の他端は、第２のノードｂ０’を介して第１のトランジスタＭ０’に接続されている。この図示の例では、第１のトランジスタＭ０’は、Ｐチャネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）である。いくつかの実施形態では、第１のトランジスタＭ０’は伝送ゲートでもよい。遅延回路４０５ｂは、第２のトランジスタＴ０’をさらに含む。この図示の例では、第２のトランジスタＴ０’はＰＭＯＳＦＥＴである。いくつかの実施形態では、電源と接地の両方が立ち上がりと立ち下がりのエッジでそれぞれコンデンサに通される必要があるため、第２のトランジスタＴ０’は、伝送ゲートでもよい。実際には、サブスレッショルド効果により、遅延回路４０５ｂ内の第２のトランジスタＴ０’は、第１のトランジスタＭ０’によって供給される漏れ電流を補償するために使用することができる漏れ電流をもたらすことができる。これにより、第２のノードｂ０’の電圧Ｖｂ０Ｈは一定に保たれる。
図４Ｃは、図２に実装された例示的なスイッチ漏れ補償遅延システムを示す。スイッチ漏れ補償遅延システム２８０は、並列に接続された少なくとも１つの遅延回路４０５ａを含む。各遅延回路４０５ａにおいて、スイッチＭ０、Ｍ１、．．．、ＭＮ－１は、二値の電圧信号Ｄ０、Ｄ１、．．．、ＤＮ－１によってそれぞれ制御される。スイッチＭ０、Ｍ１、．．．、ＭＮ－１のゲートにそれぞれ印加される二値の電圧信号Ｄ０、Ｄ１、．．．、ＤＮ－１を制御することにより、プログラム可能な遅延を得ることができる。スイッチＭ０、Ｍ１、．．．、ＭＮ－１によってもたらされる漏れ電流は、トランジスタＴ０、Ｔ１、．．．、ＴＮ－１によってそれぞれ補償することができる。Ｍ０、Ｍ１、．．．、ＭＮ－１のうちのいくつかがオンすると、バッファ２７０は、対応するオフトランジスタ（Ｔ０，Ｔ１，．．．，ＴＮ－１）によってロードされてもよい。時間スキューＤＡＣが実装されるすべてのシステムにおけるジッタ仕様または遷移時間をバッファ２７０が満たす必要があるため、そのオン抵抗を低くしてもよい。
いくつかの実施形態では、スイッチ漏れ補償遅延システム２８０は、並列に接続された少なくとも１つの遅延回路４０５ｂを含むことができる。スイッチＭ０’、Ｍ１’、．．．、ＭＮ－１’は、二値の電圧信号Ｄ０、Ｄ１、．．．、ＤＮ－１によってそれぞれ制御することができる。スイッチＭ０’、Ｍ１’、．．．、ＭＮ－１’のゲートにそれぞれ印加される二値の電圧信号Ｄ０’、Ｄ１’、．．．、ＤＮ－１’を制御することにより、プログラム可能な遅延を得ることができる。スイッチＭ０’、Ｍ１’、．．．、ＭＮ－１’によってもたらされる漏れ電流は、トランジスタＴ０’、Ｔ１’、．．．、ＴＮ－１’によってそれぞれ補償することができる。
図５Ａは、図３Ｃの遅延回路の時間図を示す例示的な実験結果を示す。この実験では、１２５ＭＳＰＳサンプルレートを有するＡＤＣが高速（ＦＦ）コーナで試験されている。サンプリングパルスの持続時間は約２ｎｓである。サンプリングクロックの立ち下がりエッジが重要である。スイッチＭ０の漏れ電流は１１０℃で検出される。スイッチＭ０のしきい値は０．２５Ｖである。図５Ａに示すように、２ｎｓ後に著しい低下があり、これが２ｎｓの終わりでノードｂ０における電圧に負のスパイクとトランジスタＭ０の相互コンダクタンスに正のスパイクをもたらしている。Ｍ０の相互コンダクタンスは２０５ｕＳ（約５ｋオーム）に上昇し、ａ０の電圧は０．９Ｖから０Ｖに低下する。トランジスタＭ０のこの低い抵抗値のために、トランジスタＭ０は導通し、コンデンサＣ０は５ｋの抵抗を介してａ０と接地との間で接続される。
図５Ｂは、図４Ｃのスイッチ漏れ補償遅延回路の時間図を示す例示的な実験結果を示す。この実験では、１２５ＭＳＰＳサンプルレートを有するＡＤＣが高速（ＦＦ）コーナで試験されている。サンプリングパルスの持続時間は約２ｎｓである。サンプリングクロックの立ち下がりエッジがここでは重要である。スイッチＭ０の漏れ電流およびスイッチＴ０の漏れ電流は１１０℃で検出される。スイッチＭ０のしきい値電圧は０．２５Ｖである。図５Ｂに示すように、２ｎｓ後の低下はあるとしてもごくわずかであり、２ｎｓの終わりに負のスパイクはない。スイッチＭ０の漏れ電流は、スイッチＴ０の漏れ電流とほぼ同じである。その結果、スイッチＭ０の漏れ電流を、スイッチＴ０の漏れ電流によって相殺することができる。
図６Ａは、図３Ｃの遅延回路の例示的なシミュレーション結果を示す。このシミュレーションでは、時間スキューＤＡＣの基本単位セルは、サンプリングの終了に対して８ｆｓステップを与えるように設計されている。各サブＡＤＣは、２００ｐｓのサンプリング周期を有して、６２５ＭＳＰＳ（８インターリーブでＡＤＣ全体が５ＧＳＰＳ）で動作する。１００ポイントのモンテカルロシミュレーションを１２５ＭＳＰＳ（最高速度の１／５）で行う。表に示すように、サンプリングの開始の最大値は１０．０８ｆｓであり、サンプリングの終了の最大値は２１．７９ｆｓである。サンプリング終了点では、スイッチＭ０の漏れ電流の影響を大きく受けている可能性がある。最大ステップ値は、多くのオフユニットがオンになっているために２倍を超え、時間ステップを外してしまうことにつながっている可能性がある。
図６Ｂは、図４Ｃのスイッチ漏れ補償遅延回路の例示的なシミュレーション結果を示す。同じシミュレーション環境下で、図４Ｃに示すような遅延システムを使用することにより、サンプリングの終了の最大値は１１．４３ｆｓとなり、これは図６Ａの２１．７９ｆｓよりも大幅に小さい。こうして、スイッチ漏れに起因するミスマッチを解決することができた。
図７は、スイッチ漏れ補償を実行するための例示的な方法のフローチャートを示す。スイッチ漏れを補償する方法７００は、７０５において、第１のノード（例えば、ａ０）と第２のノード（例えば、ｂ０）との間に結合されたコンデンサ（例えば、Ｃ０）を提供することを含む。方法７００はまた、７１０において、第１のトランジスタ（例えば、Ｍ０）を提供することであって、第１のトランジスタＭ０のドレインが第２のノード（ｂ０）に接続され、第１のトランジスタＭ０のソースが基準ノードに接続され、第１のトランジスタＭ０のゲートが第１のゲート制御信号（例えば、Ｄ０）に結合されていることを含む。第１のトランジスタＭ０は、第１のゲート制御信号Ｄ０に応答して、第１のトランジスタＭ０のドレイン－ソース間の接続性を調節する。
方法７００はまた、７１５において、第２のトランジスタ（例えば、Ｔ０）を提供することであって、第２のトランジスタＴ０のドレインおよびソースがコンデンサ（Ｃ０）と並列に結合され、第２のトランジスタＴ０のゲートが、第２のトランジスタ（Ｔ０）の第２のしきい値電圧未満の電圧を第２のトランジスタＴ０のゲートに印加するように結合されることを含む。７２０において、第１のトランジスタＭ０がイネーブルされているか否かが動的に監視される。第１のトランジスタＭ０が第１のゲート制御信号Ｄ０によってイネーブルされる場合、方法７００はまた、７２５において、コンデンサＣ０の両端の電圧が実質的に一定に維持されるように、第１のトランジスタＭ０によって引き込まれる第１の漏れ電流Ｉｌｅａｋ１を第２のトランジスタ（Ｔ０）で実質的に供給することを含む。
図面を参照して様々な実施形態を説明したが、他の実施形態も可能である。例えば、第２のノードｂ０は、抵抗を介してＶｄｄａに接続されてもよい。いくつかの実施形態では、スイッチＭ０、Ｍ１、．．．ＭＮ－１は、高いしきい値電圧を有するトランジスタに置き換えられてもよい。いくつかの実施形態では、Ｍ０、Ｍ１、．．．ＭＮ－１の長さを増加させることができる。
いくつかの実施形態では、遅延回路は、他のシステムに使用されてもよい。例えば、電圧制御遅延線（ＶＣＤＬ）において、トランジスタをスイッチとして用いてもよい。ＶＣＤＬ内のトランジスタによって供給される漏れ電流を補償するために、別のトランジスタを導入してもよい。
様々な実施形態を、再構成可能なプログラマブル論理ブロック（例えば、ＦＰＧＡ）を使用して実装することができるが、他の実施形態を、固定したインスタンス化（例えば、ＡＳＩＣ）で実装してもよい。ＡＳＩＣの実装形態における専用ハードブロック回路は、集積回路内でインスタンス化されると再構成可能ではないが、例えば、ＡＳＩＣ実装形態は、いくつかの実装形態では、例えば消費電力および／またはダイ面積に関して最小化されたプラットフォームを実現することができる。
遅延回路の様々な例を、様々な電子ハードウェアを含む回路を使用して実装することができる。限定ではなく例として、ハードウェアは、トランジスタ、抵抗器、コンデンサ、スイッチ、集積回路および／または他の回路を含むことができる。様々な例では、遅延回路は、様々な集積回路（例えば、ＦＰＧＡ、ＡＳＩＣ、ＳｏＣ）を含むシリコン基板上に製造されたアナログおよび／またはデジタル論理、ディスクリート部品、トレースおよび／またはメモリ回路を含むことができる。いくつかの実施形態では、遅延回路は、制御回路が実行する予めプログラムされた命令および／またはソフトウェアの実行を伴ってもよい。例えば、制御回路を使用して所定の制御信号を生成し、遅延回路内のスイッチを制御することができる。
様々な実施態様において、通信システムは、適切な通信方法、機器、および技術を使用して通信することができる。例えば、システムは、メッセージが専用物理リンク（例えば、光ファイバリンク、赤外線リンク、超音波リンク、ポイントツーポイント配線、デイジーチェーン）で送信元から受信機に直接搬送されるポイントツーポイント通信を使用して、互換性のある装置（例えば、システムとの間でデータを転送することができる装置）と通信することができる。システムの構成要素は、アナログまたはデジタルデータ通信の任意の形態または媒体により、通信ネットワーク上のパケットベースのメッセージを含む情報を交換することができる。通信ネットワークの例には、例えば、ＬＡＮ（ローカル・エリア・ネットワーク）、ＷＡＮ（ワイド・エリア・ネットワーク）、ＭＡＮ（メトロポリタン・エリア・ネットワーク）、無線および／または光ネットワーク、ならびにインターネットを形成するコンピュータおよびネットワークが含まれる。他の実装形態は、例えば全方向無線周波数（ＲＦ）信号を使用することにより、通信ネットワークによって互いに結合されたすべてまたは実質的にすべての装置にブロードキャストすることによってメッセージを転送することができる。さらに他の実装形態は、指向性（すなわち、狭ビーム）アンテナまたは集束光学系と共に任意に使用することができる赤外線信号を使用して送信されたＲＦ信号など、高い指向性を特徴とするメッセージを搬送することができる。さらに他の実装が、限定を意図するものではなく例として、ＵＳＢ２．０、ＦｉｒｅＷｉｒｅ、ＡＴＡ／ＩＤＥ、ＲＳ－２３２、ＲＳ－４２２、ＲＳ－４８５、８０２．１１ａ／ｂ／ｇ／ｎ、Ｗｉ－Ｆｉ、ＷｉＦｉ－Ｄｉｒｅｃｔ、Ｌｉ－Ｆｉ、ＢｌｕｅＴｏｏｔｈ、イーサネット、ＩｒＤＡ、ＦＤＤＩ（ファイバ分散データインターフェース）、トークンリングネットワーク、または周波数、時間、もしくは符号分割に基づく多重化技術などの適切なインターフェースおよびプロトコルを使用して可能である。いくつかの実装形態は、データ完全性のための誤り検出訂正（ＥＣＣ）、または暗号化（例えば、ＷＥＰ）およびパスワード保護などのセキュリティ対策などの機能を任意に組み込むことができる。
いくつかの実装態様について説明した。しかし、様々な変更が行われてもよいことが理解されよう。例えば、開示した技術のステップが異なる順序で実行された場合、または開示したシステムの構成要素が異なる方法で組み合わされた場合、または構成要素に他の構成要素が補足された場合でも、有利な結果が達成され得る。したがって、他の実装態様も、以下の特許請求の範囲内にある。

Claims (15)

  1. 第１のノードと第２のノードとの間に結合されたコンデンサと、
    第１のドレインが前記第２のノードに接続され、第１のソースが基準ノードに接続され、第１のゲートが第１のゲート制御信号に結合された第１のトランジスタであって、前記第１のゲート制御信号に応答して、前記第１のドレインと前記第１のソースとの間の接続性を調節する第１のトランジスタと、
    第２のトランジスタであって、第２のドレインおよび第２のソースが前記コンデンサと並列に結合され、第２のゲートが前記第２のトランジスタの第２のしきい値電圧未満の電圧を前記第２のゲートに印加するように結合された第２のトランジスタとを備え、
    第１のモードで、前記第１のゲート制御信号が前記第１のトランジスタの第１のしきい値電圧未満の電圧を前記第１のゲートに印加するとき、前記コンデンサの両端の電圧が実質的に一定である、
    遅延回路。
  2. 前記第１のモードで、前記第１のトランジスタが、前記第２のトランジスタによって供給される第２の漏れ電流Ｉｌｅａｋ２と実質的に一致する第１の漏れ電流Ｉｌｅａｋ１を供給する、請求項１に記載の遅延回路。
  3. 前記第２のドレインが前記第１のノードに接続され、前記第２のソースが前記第２のゲートおよび前記第２のノードに接続される、請求項１に記載の遅延回路。
  4. 前記基準ノードの電位が回路接地電位を含む、請求項１に記載の遅延回路。
  5. 前記第２のゲートが前記第２のノードに接続されている、請求項１に記載の遅延回路。
  6. 前記第２のトランジスタが、前記第１のトランジスタと同じダイ上にあり、実質的に同じ寸法を有する、請求項１に記載の遅延回路。
  7. 前記第１のトランジスタが、ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）を備える、請求項１に記載の遅延回路。
  8. 前記第１のトランジスタが、ｐチャネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）を備える、請求項１に記載の遅延回路。
  9. 前記第１のトランジスタが伝送ゲートを備える、請求項１に記載の遅延回路。
  10. 前記コンデンサが金属酸化物半導体トランジスタを備える、請求項１に記載の遅延回路。
  11. 入力クロック信号に対して所定の遅延を提供する第１のノードを駆動するように結合されたバッファ出力と、
    前記所定の遅延を取得するように構成された少なくとも１つの遅延回路であって、それぞれが、
    前記第１のノードと対応する第２のノードとの間に結合されたコンデンサと、
    第１のドレインが前記第２のノードのそれぞれの１つに接続され、第１のソースが基準ノードに接続され、第１のゲートが対応する第１のゲート制御信号に結合された第１のトランジスタであって、前記対応する第１のゲート制御信号に応答して対応する前記第１のドレインと対応する前記第１のソース間の接続性を調節する第１のトランジスタと、
    第２のトランジスタであって、第２のドレインおよび第２のソースが対応する前記コンデンサと並列に結合され、対応する第２のゲートが前記第２のトランジスタの第２のしきい値電圧未満の電圧を前記第２のゲートに印加するように結合された第２のトランジスタとを含む、少なくとも１つの遅延回路とを備え、
    第１のモードで、前記第１のゲート制御信号が、対応する前記第１のトランジスタの第１のしきい値電圧未満の電圧を前記第１のゲートに印加するとき、対応する前記コンデンサの両端の電圧が実質的に一定である、
    システム。
  12. 前記第１のモードで、前記少なくとも１つの遅延回路の各々について、前記第１のトランジスタの各々が、前記対応する第２のトランジスタによって供給される対応する第２の漏れ電流Ｉｌｅａｋ２と実質的に一致する対応する第１の漏れ電流Ｉｌｅａｋ１を供給する、請求項１１に記載のシステム。
  13. 第１のノードと第２のノードとの間で結合されたコンデンサを提供することと、
    第１のドレインが前記第２のノードに接続され、第１のソースが基準ノードに接続され、第１のゲートが第１のゲート制御信号に結合された第１のトランジスタを提供することであって、前記第１のトランジスタが前記第１のゲート制御信号に応答して前記第１のドレインと前記第１のソースとの間の接続性を調節することと、
    第２のトランジスタを提供することであって、第２のドレインおよび第２のソースが前記コンデンサと並列に結合され第２のゲートが前記第２のトランジスタの第２のしきい値電圧未満の電圧を前記第２のゲートに印加するように結合されることと、
    第１のモードで、前記第１のゲート制御信号が前記第１のトランジスタの第１のしきい値電圧未満の電圧を前記第１のゲートに印加するとき、前記コンデンサの両端の電圧が実質的に一定に維持されるように前記第１のトランジスタによって引き込まれる第１の漏れ電流Ｉｌｅａｋ１を前記第２のトランジスタを用いて実質的に供給することと
    を含む方法。
  14. 前記第１のモードで、前記第２のトランジスタが前記第１の漏れ電流Ｉｌｅａｋ１相当を実質的に生成する、請求項１６に記載の方法。
  15. 前記第２のドレインが前記第１のノードに接続され、前記第２のソースが前記第２のゲートおよび前記第２のノードに接続される、請求項１６に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115694438B (zh) * 2023-01-04 2023-03-17 华中科技大学 一种轻量级宽电压域时序错误检测单元

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229367B1 (en) * 1997-06-26 2001-05-08 Vitesse Semiconductor Corp. Method and apparatus for generating a time delayed signal with a minimum data dependency error using an oscillator
US5905391A (en) * 1997-07-14 1999-05-18 Intel Corporation Master-slave delay locked loop for accurate delay or non-periodic signals
JPH11177403A (ja) * 1997-12-05 1999-07-02 Nippon Steel Corp リセット信号検出回路
JP3739351B2 (ja) * 2002-11-14 2006-01-25 沖電気工業株式会社 キャパシタンス調整回路
SE0401780D0 (sv) * 2004-07-02 2004-07-02 Scandinova Ab Skyddskrets
US7978111B2 (en) * 2008-03-03 2011-07-12 Qualcomm Incorporated High resolution time-to-digital converter
JP5608436B2 (ja) * 2010-06-22 2014-10-15 ルネサスエレクトロニクス株式会社 可変容量素子
KR101839882B1 (ko) * 2011-12-29 2018-03-20 에스케이하이닉스 주식회사 위상차 양자화 회로 및 이의 지연값 조절회로, 지연회로
US9685793B2 (en) * 2013-09-15 2017-06-20 Glenn Gulak Method and system for a complementary metal oxide semiconductor wireless power receiver
US8902094B1 (en) 2013-11-08 2014-12-02 Broadcom Corporation Clock generator for use in a time-interleaved ADC and methods for use therewith
US9467128B2 (en) * 2014-03-28 2016-10-11 Texas Instruments Incorporated Linearization circuit for high frequency signal phase adjustment
US10320374B2 (en) * 2017-04-17 2019-06-11 Ciena Corporation Fine resolution high speed linear delay element

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