KR101839882B1 - 위상차 양자화 회로 및 이의 지연값 조절회로, 지연회로 - Google Patents

위상차 양자화 회로 및 이의 지연값 조절회로, 지연회로 Download PDF

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Abstract

본 발명의 실시예에 따른 위상차 양자화회로의 지연값 조절회로는, 바이너리 웨이트를 갖는 제1 내지 제N지연부(단, N은 2이상의 정수)를 가지는 위상차 양자화회로의 지연값을 조절하는 회로에 있어서, 상기 제A지연부(단, 2≤A≤N)와 동일하게 구성되는 레플리카 지연부; 및 입력신호가 상기 제A-1지연부에 의해 지연된 제1출력신호와, 상기 입력신호가 상기 제A지연부 및 상기 레플리카 지연부에 의해 지연된 제2출력신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제A지연부의 지연값을 조절하는 지연 조절부를 포함할 수 있다.

Description

위상차 양자화 회로 및 이의 지연값 조절회로, 지연회로{PHASE DIFFERENCE QUANTIZATION CIRCUIT, LATENCY CONTROLL CIRCUIT FOR THE SAME, AND LATENCY CIRCUIT}
본 발명은 두 신호의 위상차를 디지털 코드로 양자화하는 위상차 양자화 회로, 이 위상차 양자화 회로의 지연값을 조절하는 회로, 그리고 지연값을 보정할 수 있는 지연회로에 관한 것이다.
위상차 양자화회로는 위상이 서로 다른 두 신호의 위상 차이에 대응하는 디지털 코드를 생성하는 회로이다.
도 1은 종래의 위상차 양자화 회로를 나타낸 도면이다.
도 1에서는 4개의 위상비교부(150, 250, 350, 450)와 3개의 지연부(100, 200, 300)를 포함하는 위상차 양자화회로를 예시하였다.
제1위상비교부(150)는 제1-1노드(AD1)에 실린 신호와 제1-2노드(AD2)에 실린 신호의 위상을 비교하여 제1업/다운신호(Q<4>)를 생성해 제1지연부(100)로 전달한다.
제1지연부(100)는 제1-1노드(AD1)에 실린 신호를 제2-1노드(BD1)으로 제1-2노드(AD2)에 실린 신호를 제2-2노드(BD2)로 전달하는데, 이때 제1업/다운신호(Q<4>)에 응답해 제1-1노드(AD1)에 실린 신호 및 제1-2노드(AD2)에 실린 신호 중 어느 하나의 신호를 선택해 제1지연값만큼 지연시켜 전달한다.
제2위상비교부(250)는 제2-1노드(BD1)에 실린 신호와 제2-2노드(BD2)에 실린 신호의 위상을 비교하여 제2업/다운신호(Q<3>)를 생성해 제2지연부(200)로 전달한다.
제2지연부(200)는 제2-1노드(BD1)에 실린 신호를 제3-1노드(CD1)으로 제2-2노드(BD2)에 실린 신호를 제3-2노드(CD2)로 전달하는데, 이때 제2업/다운신호(Q<3>)에 응답해 제2-1노드(BD1)에 실린 신호 및 제2-2노드(BD2)에 실린 신호 중 어느 하나의 신호를 선택해 제2지연값만큼 지연시켜 전달한다.
제3위상비교부(350)는 제3-1노드(CD1)에 실린 신호와 제3-2노드(CD2)에 실린 신호의 위상을 비교하여 제3업/다운신호(Q<2>)를 생성해 제3지연부(300)로 전달한다.
제3지연부(300)는 제3-1노드(CD1)에 실린 신호를 제4-1노드(DD1)으로 제3-2노드(CD2)에 실린 신호를 제4-2노드(DD2)로 전달하는데, 이때 제3업/다운신호(Q<2>)에 응답해 제3-1노드(CD1)에 실린 신호 및 제3-2노드(CD2)에 실린 신호 중 어느 하나의 신호를 선택해 제3지연값만큼 지연시켜 전달한다.
제4위상비교부(450)는 제4-1노드(DD1)에 실린 신호와 제4-2노드(DD2)에 실린 신호의 위상을 비교하여 제4업/다운신호(Q<1>)를 생성한다.
도 2는 도 1에 도시된 종래의 위상차 양자화회로의 전체 동작을 나타내는 타이밍도이다. 도 2와 함께 도 1에 도시된 종래의 위상차 양자화회로의 위상차 양자화회로의 전체 동작을 설명한다. 설명의 편의를 위해 제1지연부(100)의 제1지연값은 40ps(pico second)이고, 제2지연부(200)의 제2지연값은 20ps이고, 제3지연부(300)의 제3지연값은 10ps라고 가정한다. 그리고 제1입력신호(IN1)의 위상이 제2입력신호(IN2)의 위상보다 65ps만큼 앞선다고 가정한다. 위상차가 서로 다른 제1입력신호(IN1)와 제2입력신호(IN2)가 제1-1노드(AD1) 및 제1-2노드(AD2)를 통해 제1위상비교부(150)로 입력된다. 제1위상비교부(150)는 제1-1노드(AD1)에 실린 신호(=제1입력신호(IN1))가 제1-2노드(AD2)에 실린 신호(=제2입력신호(IN2))보다 위상이 더 빠르므로 하이 레벨의 제1업/다운신호(Q<4>)를 제1지연부(100)로 출력한다. 제1지연부(100)는 제1-1노드(AD1)에 실린 신호와 제1-2노드(AD2)에 실린 신호를 입력받고, 하이 레벨의 제1업/다운신호(Q<4>)에 응답해 제1-1노드(AD1)에 실린 신호를 40ps 만큼 지연하여 제2-1노드(BD1)로 전달하고, 제1-2노드(AD2)에 실린 신호를 지연하지 않고 그대로 제2-2노드(BD2)로 전달한다.
제2위상비교부(250)는 제2-1노드(BD1) 및 제2-2노드(BD2)에 실린 신호의 위상을 비교하는데, 제2-1노드(BD1)에 실린 신호가 제2-2노드(BD2)에 실린 신호보다 위상이 25ps 만큼 더 앞서므로 하이 레벨의 제2업/다운신호(Q<3>)을 제2지연부(200)로 출력한다. 제2지연부(200)는 제2-1노드(BD1) 및 제2-2노드(BD2)에 실린 신호들을 입력받고, 하이 레벨의 제2업/다운신호(Q<3>)에 응답해 제2-1노드(BD1)에 실린 신호를 20ps 만큼 지연하여 제3-1노드(CD1)로 출력하고, 제2-2노드(BD2)에 실린 신호를 지연하지 않고 그대로 제3-2노드(CD2)로 출력한다.
제3위상비교부(350)는 제3-1노드(CD1) 및 제3-2노드(CD2)에 실린 신호의 위상을 비교하는데, 제3-1노드(CD1)에 실린 신호가 제3-2노드(CD2)에 실린 신호보다 위상이 5ps 만큼 더 앞서므로 하이 레벨의 제3업/다운신호(Q<2>)을 제3지연부(300)로 출력한다. 제3지연부(300)는 제3-1노드(CD1) 및 제3-2노드(CD2)에 실린 신호들을 입력받고, 하이 레벨의 제3업/다운신호(Q<2>)에 응답해 제3-1노드(CD1)에 실린 신호를 10ps 만큼 지연하여 제4-1노드(DD1)로 출력하고, 제3-2노드(CD2)에 실린 신호를 지연하지 않고 그대로 제4-2노드(DD2)로 출력한다.
제4위상비교부(450)는 제4-1노드(DD1) 및 제4-2노드(DD2)에 실린 신호의 위상을 비교하는데, 제4-2노드(DD2)에 실린 신호가 제4-1노드(DD1)에 실린 신호 보다 위상이 5ps 만큼 더 앞서므로 로우 레벨의 제4업/다운신호(Q<1>)을 출력한다.
결국 제1입력신호(IN1)와 제2입력신호(IN2)의 위상 차이를 나타내는 바이너리 코드는 제1 내지 제4업/다운신호(Q<4:1>)를 조합한 1110 이다. 여기서 4번째 비트(Q<4>)는 양 입력신호(IN1, IN2) 중 어느 신호의 위상이 더 앞서는 지를 나타내는 것으로써, 4번째 비트가 1이므로 제1입력신호(IN1)가 제2입력신호(IN2)보다 위상이 앞선다는 것을 의미한다. 그리고 나머지 3 비트들(Q<3:1>)은 양 신호(IN1, IN2)의 실질적인 위상 차이를 의미한다. 즉 양 신호(IN1, IN2)의 위상 차이는 1*40ps + 1*20ps 보다는 크고, 1*40ps + 1*20ps + 1*10ps 보다는 작다는 것을 알 수 있다.
여기서 위상차 양자화회로를 구성하는 지연부들(100, 200, 300)의 지연값들은 일반적으로 일정한 비율(2:1)을 가진다. 즉, 제1지연부(100)의 지연값(40ps)와 제2지연부(200)의 지연값(20ps)은 2:1 비율을 가지고, 제2지연부(200)의 지연값(20ps)와 제3지연부(300)의 지연값(10ps)은 2:1 비율을 가진다.
다만, 이러한 위상차 양자화회로를 구성하는 지연부들(100, 200, 300)의 지연값은 PVT(Process, Voltage, Temperature) 변화에 따라 변경될 수 있다. 지연부들(100, 200, 300)의 지연값들이 변하게 되면 지연부들(100, 200, 300)의 지연값 비가 어긋날 수 있게 된다. 지연부들(100, 200, 300)의 지연값 비율이 어긋나면 두 신호의 위상 차이를 정확하게 반영하는 바이너리 코드를 생성할 수 없는 문제가 있다.
본 발명은 위상차 양자화회로를 구성하는 지연부들의 지연값 비율이 일정하게 유지되도록 조절할 수 있는 위상차 양자화회로의 지연값 조절회로를 제공하는 것을 목적으로 한다.
또한, 두 신호의 위상 차이를 나타내는 디지털 코드를 생성하고 지연부들의 지연값 비가 일정하게 유지되는 위상차 양자화회로를 제공하는 것을 목적으로 한다.
또한, 신호를 지연시키는 지연회로에 있어서, 지연회로를 구성하는 지연부들의 지연값 비율이 일정하게 유지되는 지연회로를 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따른 위상차 양자화회로의 지연값 조절회로는, 바이너리 웨이트를 갖는 제1 내지 제N지연부를 가지는 위상차 양자화회로의 지연값을 조절하는 회로에 있어서, 상기 제A지연부(단, A는 2이상 N이하의 정수)와 동일하게 구성되는 레플리카 지연부; 및 입력신호가 상기 제A-1지연부에 의해 지연된 제1출력신호와, 상기 입력신호가 상기 제A지연부 및 상기 레플리카 지연부에 의해 지연된 제2출력신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제A지연부의 지연값을 조절하는 지연 조절부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 위상차 양자화회로는, 노멀모드인 경우에 제1입력신호를 제1-1노드로 제2입력신호를 제1-2노드로 전달하고, 교정모드인 경우에는 상기 제1-1노드와 상기 제1-2노드에 동일한 신호를 전달하는 경로선택부; 상기 제1-1노드에 실린 신호와 상기 제1-2노드에 실린 신호의 위상을 비교하여 제1업/다운신호를 생성하는 제1위상비교부; 상기 제1-1노드에 실린 신호를 제2-1노드로 상기 제1-2노드에 실린 신호를 제2-2노드로 전달하되, 상기 제1업/다운신호에 응답해 상기 제1-1노드에 실린 신호와 상기 제1-2노드에 실린 신호 중 어느 하나를 선택해 제1지연값만큼 지연하여 전달하는 제1지연부; 상기 제2-1노드에 실린 신호와 상기 제2-2노드에 실린 신호의 위상을 비교하여 제2업/다운신호를 생성하는 제2위상비교부; 상기 제2-1노드에 실린 신호를 제3-1노드로 상기 제2-2노드에 실린 신호를 제3-2노드로 전달하되, 상기 제2업/다운신호에 응답해 상기 제2-1노드에 실린 신호와 상기 제2-2노드에 실린 신호 중 어느 하나를 선택해 제2지연값만큼 지연하여 전달하는 제2지연부; 상기 제2지연부와 동일하게 구성되고, 상기 제3-1노드에 실린 신호를 제3-3노드로 상기 제3-2노드에 실린 신호를 제3-4노드로 전달하되, 상기 제2업/다운신호에 응답해 상기 제3-1노드에 실린 신호와 상기 제3-2노드에 실린 신호 중 어느 하나를 선택해 상기 제2지연값만큼 지연하여 전달하는 제1레플리카 지연부; 및 상기 제3-3노드에 실린 신호와 상기 제3-4노드에 실린 신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제2지연부의 상기 제2지연값을 조절하는 제1지연조절부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 지연회로는, K단위의 지연값을 가지는 제1지연부; 1단위의 지연값을 가지는 제2지연부; 상기 제2지연부와 동일하게 구성되는 (K-1)개의 레플리카 지연부들; 및 입력신호가 상기 제1지연부에 의해 지연된 제1출력신호와, 상기 입력신호가 상기 제2지연부 및 상기 (K-1)개의 레플리카 지연부들에 의해 지연된 제2출력신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제2지연부의 지연값을 조절하는 지연조절부를 포함할 수 있다.
본 발명의 실시예에 따른 위상차 양자화회로에 의하면, 위상차 양자화회로를 구성하는 지연부들의 지연값 비율이 일정하게 유지되므로 두 신호의 위상 차이를 정확하게 반영하는 디지털 코드를 생성할 수 있다.
또한, 본 발명의 실시예에 따른 지연회로에 의하면, 지연부들의 지연값 비율을 일정하게 유지하면서 신호를 지연시킬 수 있다.
도 1은 종래의 위상차 양자화회로를 나타내는 도면.
도 2는 도 1에 도시된 종래의 위상차 양자화회로의 전체적인 동작을 나타내는 타이밍도.
도 3는 본 발명의 일실시예에 따른 위상차 양자화회로(1000) 및 지연값 조절회로(2000)를 나타낸 도면.
도 4은 도 3에 도시된 제2지연부(200)의 일실시예를 나타낸 도면.
도 5는 교정모드인 경우에 도 3에 도시된 지연값 조절회로(2000)의 교정 동작을 나타내는 타이밍도.
도 6는 본 발명의 다른 실시예에 따른 위상차 양자화회로를 나타낸 도면.
도 7은 교정모드인 경우에 도 6에 도시된 제3지연부(300)의 제3지연값이 조절되는 과정을 나타내는 타이밍도.
도 8은 본 발명의 일실시예에 따른 지연회로(3000)가 사용되는 집적회로의 일실시예를 나타낸 도면.
도 9는 도 8에 도시된 제1지연부(810)의 일실시예를 나타낸 도면.
도 10은 교정모드인 경우에 도 8에 도시된 지연회로(3000)의 교정 동작을 나타내는 타이밍도.
도 11은 본 발명의 다른 실시예에 따른 지연회로(3000)가 사용되는 집적회로의 일실시예를 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3는 위상차 양자화회로(1000) 및 본 발명의 일실시예에 따른 지연값 조절회로(2000)를 나타낸 도면이다.
위상차 양자화회로(1000)는 N개(단, N은 2이상의 정수)의 지연부들, 및 N+1개의 위상비교부를 포함할 수 있다. 여기서 N개의 지연부들은 일정한 지연값 비율(구체적으로 2:1의 비율)을 가진다. 즉, 제1지연부의 지연값은 제2지연부의 지연값의 2배이고, 제2지연부의 지연값은 제3지연부의 지연값의 2배이고, ..., 제N-1지연부의 지연값은 제N지연부의 지연값의 2배이다. 도 3에서는 설명의 편의를 위해 위상차 양자화회로가 2개의 지연부들(100, 200) 및 3개의 위상비교부들(150, 250, 350)를 포함한 경우를 예시하였다.
제1위상비교부(150)는 제1-1노드(AD1)에 실린 신호와 제1-2노드(AD2)에 실린 신호의 위상을 비교하여 제1업/다운신호(Q<3>)를 생성해 제1지연부(100)로 전달한다. 제1위상비교부(150)는 제1-1노드(AD1)에 실린 신호가 제1-2노드(AD2)에 실린 신호보다 위상이 앞서면 하이 레벨의 제1업/다운신호(Q<3>)를 제1지연부(100)로 출력하고, 제1-2노드(AD2)신호가 제1-1노드(AD1)신호보다 위상이 앞서면 로우 레벨의 제1업/다운신호(Q<3>)를 제1지연부(100)로 출력한다. 한편, 제1위상비교부(150)는 모드신호(MODE)에 응답해 상술한 위상 비교 동작을 수행하도록 설계될 수도 있다. 여기서 모드신호(MODE)는 노멀모드(normal mode) 또는 교정모드(calibration mode)를 나타내는 신호로써, 구체적으로 모드신호(MODE)가 하이 레벨인 경우는 교정모드를 나타내고, 모드신호(MODE)가 로우 레벨인 경우는 노멀모드를 나타내도록 설계될 수 있다. 즉, 제1위상비교부(150)는 노멀 모드인 경우에(모드신호(MODE)가 로우 레벨인 경우에) 입력된 두 신호의 위상 차이를 비교해 제1업/다운신호(Q<3>)를 제1지연부(100)로 출력하고, 교정모드인 경우에(모드신호(MODE)가 하이 레벨인 경우에) 상기 위상 비교 동작 없이 무조건 로우 레벨의 제1업/다운신호(Q<3>)를 제1지연부(100)로 출력하도록 설계될 수도 있다.
제1지연부(100)는 제1-1노드(AD1)에 실린 신호를 제2-1노드(BD1)으로 제1-2노드(AD2)에 실린 신호를 제2-2노드(BD2)로 전달하는데, 이때 제1업/다운신호(Q<3>)에 응답해 제1-1노드(AD1)에 실린 신호 및 제1-2노드(AD2)에 실린 신호 중 어느 하나의 신호를 선택해 제1지연값만큼 지연시켜 전달한다.
제2위상비교부(250)는 제2-1노드(BD1)에 실린 신호와 제2-2노드(BD2)에 실린 신호의 위상을 비교하여 제2업/다운신호(Q<2>)를 생성해 제2지연부(200)로 전달한다.
제2지연부(200)는 제2-1노드(BD1)에 실린 신호를 제3-1노드(CD1)으로 제2-2노드(BD2)에 실린 신호를 제3-2노드(CD2)로 전달하는데, 이때 제2업/다운신호(Q<2>)에 응답해 제2-1노드(BD1)에 실린 신호 및 제2-2노드(BD2)에 실린 신호 중 어느 하나의 신호를 선택해 제2지연값만큼 지연시켜 전달한다.
제3위상비교부(350)는 제3-1노드(CD1)에 실린 신호와 제3-2노드(CD2)에 실린 신호의 위상을 비교하여 제3업/다운신호(Q<1>)를 생성한다.
위상차 양자화회로(1000)를 구성하는 각 지연부(100, 200)의 지연값을 조절하는 지연값 조절회로(2000)는 위상이 동일한 두 신호를 이용해 지연값을 조절한다. 도 3에서는 경로 선택부(10)를 별도로 두어 위상이 동일한 두 신호가 위상차 양자화회로(1000)에 입력되도록 설계된 경우를 예시하였다. 구체적으로, 경로 선택부(10)는 입력된 두 신호(IN1, IN2)의 출력 노드를 모드신호(MODE)에 응답해 선택한다. 즉, 경로 선택부(10)는 노멀모드인 경우에(모드신호(MODE)가 로우 레벨인 경우에) 제1입력신호(IN1)를 제1-1노드(AD1)로 제2입력신호(IN2)를 제1-2노드(AD2)로 전달하고, 교정모드인 경우에(모드신호(MODE)가 하이 레벨인 경우에) 제1입력신호(IN1)를 제1-1노드(AD1) 및 제1-2노드(AD2)로 전달한다. 물론, 경로선택부(10)는 교정모드인 경우에(모드신호(MODE)가 하이 레벨인 경우에) 제2입력신호(IN2)가 제1-1노드(AD1) 및 제1-2노드(AD2)에 실리도록 설계될 수도 있다.
지연값 조절회로(2000)는 제2지연부(200)와 동일하게 구성되는 레플리카 지연부(410) 및 제2지연부(200)의 제2지연값을 조절하는 지연조절부(420)를 포함할 수 있다. 물론, 위상차 양자화회로(1000)가 N개의 지연부를 포함하는 경우에는, 지연값 조절회로(2000)는 제2지연부와 동일한 제1레플리카 지연부, 제3지연부와 동일한 제2레플리카 지연부, ..., 제N지연부와 동일한 제N-1레플리카 지연부, 제2지연부의 지연값을 조절하는 제1지연조절부, 제3지연부의 지연값을 조절하는 제2지연조절부, ..., 제N지연부의 지연값을 조절하는 제N-1지연조절부를 포함할 수 있다.
레플리카 지연부(410)는 제2지연부(200)와 동일하게 구성되며 지연값도 제2지연부(200)의 제2지연값과 동일하다. 레플리카 지연부(410)는 제2지연부(200)로부터 출력된 두 신호(제2-1노드(CD1)에 실린 신호, 제2-2노드(CD2)에 실린 신호)를 입력으로 받고, 제2업/다운신호(Q<2>)에 응답해 입력된 두 신호 중 어느 한 신호를 선택해 제2지연값만큼 지연시켜 지연조절부(420)로 출력하고 나머지 한 신호는 지연시키지 않고 그대로 지연조절부(420)로 출력한다.
지연조절부(420)는 제3-3노드(CD3) 및 제3-4노드(CD4)에 실린 신호들을 입력받아 양 신호의 위상 차이를 비교하고, 그 비교결과를 이용해 제2지연부(200)의 제2지연값을 조절한다. 구체적으로 지연조절부(420)는 교정 위상비교부(421) 및 컨트롤부(422)를 포함할 수 있다.
교정 위상비교부(421)는 제3-3노드(CD3)에 실린 신호와 제3-4노드(CD4)에 실린 신호의 위상을 비교하여 교정 업/다운신호(R<1>)를 생성해 컨트롤부(422)로 출력한다. 구체적으로 제3-3노드(CD3)에 실린 신호의 위상이 제3-4노드(CD4)에 실린 신호의 위상보다 앞서는 경우에는 하이 레벨의 교정 업/다운신호(R<1>)를 생성하고, 반대인 경우에는 로우 레벨의 교정 업/다운신호(R<1>)를 생성하도록 설계될 수 있다.
컨트롤부(422)는 교정 업/다운신호(R<1>)에 응답해 제2지연부(200) 및 레플리카 지연부(410)의 지연값을 조절하는 지연코드(CTR<1:M>)를 생성한다. 구체적으로 컨트롤부(422)는 교정 업/다운신호(R<1>)가 하이 레벨이면 지연코드(CTR<1:M>)의 값을 증가시키고, 교정 업/다운신호(R<1>)가 로우 레벨이면 지연코드(CTR<1:M>)의 값을 감소시키도록 설계될 수 있다. 이에 대해서는 도 4과 함께 자세히 설명하도록 한다. 한편, 컨트롤부(422)는 교정모드인 경우에만(모드신호(MODE)가 하이 레벨인 경우에만) 동작하므로 노멀모드인 경우에는(모드신호(MDOE)가 로우 레벨인 경우에) 제2지연부(200)의 지연값을 고정시키기 위해 지연코드(CTR<1:M>)가 변경되지 않도록 설계되는 것이 바람직하다.
지연조절부(420)는 교정모드인 동안에 즉 모드신호(MODE)가 하이 레벨로 활성화되어 있는 구간 동안 지연코드(CTR<1:M>)를 조절해 제2지연부(200)로 전달한다. 제2지연부(200)의 제2지연값은 입력된 지연코드(CTR<1:M>)에 응답해 조절되는데, 교정모드가 종료될 때 즉 모드신호(MODE)가 하이 레벨에서 로우 레벨로 천이될 때의 지연코드(CTR<1:M>)에 의해 제2지연부(200)의 제2지연값이 최종 결정된다.
도 4은 도 3에 도시된 제2지연부(200)의 일실시예를 나타낸 도면이다.
제2지연부(200)는 지연경로선택부(210), 캐패시터부(220), 및 출력경로선택부(230)를 포함할 수 있다.
지연경로선택부(210)는 제2업/다운신호(Q<2>)에 응답해 제2-1노드(BD1)에 실린 신호와 제2-2노드(BD2)에 실린 신호의 지연 경로를 선택한다. 구체적으로 지연경로선택부(210)는 제2업/다운신호(Q<2>)가 하이 레벨인 경우에 제2-1노드(BD1)에 실린 신호를 제2전송노드(TD2)로 제2-2노드(BD2)에 실린 신호를 제1전송노드(TD1)로 전달하고, 제2업/다운신호(Q<2>)가 로우 레벨인 경우에 제2-1노드(BD1)에 실린 신호를 제1전송노드(TD1)로 제2-2노드(BD2)에 실린 신호를 제2전송노드(TD2)로 전달하도록 설계될 수 있다.
캐패시터부(220)는 제2전송노드(TD2)와 연결되고, 제2전송노드(TD2)에 실린 신호를 총 캐패시턴스에 의해 결정되는 지연값만큼 지연시켜 출력경로선택부(230)로 전달한다. 캐패시터부(220)는 캐패시터(C0), 복수의 스위치(S1~S4) 및 각각이 복수의 스위치(S1~S4) 각각과 직렬로 연결된 복수의 캐패시터(C1~C4)를 포함할 수 있다. 도 4에서는 설명의 편의를 위해 캐패시터부(220)가 5개의 캐패시터(C0~C4)를 포함하는 경우를 예시하였다. 복수의 스위치(S1~S4)는 지연코드(CTR<1:4>)에 응답해 온/오프된다. 0번째 캐패시터(C0)는 큰 레벨의 캐패시턴스를 가지고, 1~4번째 캐패시터(C1~C4)는 캐패시턴스가 동일하며 상대적으로 작은 레벨의 캐패시턴스를 가진다. 캐패시터부(220)의 총 캐패시턴스는 0번째 캐패시터(C0)의 캐패시턴스와, 턴온된 스위치와 연결된 캐패시터의 캐패시턴스의 합이다. 제2전송노드(TD2)에 실린 신호는 캐패시터부(220)의 총 캐패시턴스에 의해 결정되는 지연값만큼 지연된다. 총 캐패시턴스가 클수록 전하를 충전/방전하는데 오랜 시간이 소요되므로 지연값의 크기는 커지고, 총 캐패시턴스가 작을수록 지연값의 크기는 작아진다. 물론, 도 4에서는 복수의 스위치(S1~S4)와 연결된 캐패시터(C1~C4)의 캐패시턴스가 동일한 크기인 것을 예시하였으나, 캐패시터들(C1~C4)의 캐패시턴스가 다르게 설계될 수도 있다. 예를 들어 캐패시터부(220)는 제1캐패시터(C1)의 캐패시턴스는 제2캐패시터(C2)의 캐패시턴스의 2배, 제2캐패시터(C2)의 캐패시턴스는 제3캐패시터(C3)의 캐패시턴스의 2배, 그리고 제3캐패시터(C3)의 캐패시턴스는 제4캐패시터(C4)의 캐패시턴스의 2배로 설계될 수도 있다.
출력경로선택부(230)는 제2업/다운신호(Q<2>)에 응답해 제1전송노드(TD1)에 실린 신호와 제2전송노드(TD2)에 실린 신호의 출력 경로를 선택한다. 구체적으로 출력경로선택부(230)는 제2업/다운신호(Q<2>)가 하이 레벨인 경우에 제2전송노드(TD2)에 실린 신호를 제3-1노드(CD1)으로 제1전송노드(TD1)에 실린 신호를 제3-2노드(CD2)로 전달하고, 제2업/다운신호(Q<2>)가 로우 레벨인 경우에 제1전송노드(TD1)에 실린 신호를 제3-1노드(CD1)으로 제2전송노드(TD2)에 실린 신호를 제3-2노드(CD2)로 전달하도록 설계될 수 있다.
즉, 제2지연부(200)는 제2업/다운신호(Q<2>)에 응답해 제2-1노드(BD1)에 실린 신호와 제2-2노드(BD2)에 실린 신호 중 어느 하나의 신호를 선택하고, 그 선택된 신호를 캐패시터부(220)를 이용해 지연시켜 출력한다.
지연조절부(420)와 제2지연부(200)의 동작을 설명하면 다음과 같다. 예를 들어, 현재 제2지연부(200)에 입력되는 지연코드(CTR<1:4>)가 0011 이라고 가정한다. 컨트롤부(422)는 0011을 지연코드(CTR<1:4>)의 디폴트 값으로 저장하고 있다. 교정 업/다운신호(R<1>)가 하이 레벨이면 지연코드(CTR<1:4>)의 값을 0111으로 증가시켜 제2지연부(200)로 전달한다. 증가된 지연코드(CTR<1:4>)가 제2지연부(200)에 입력되면 턴온되는 캐패시터의 수가 증가하게 되고, 그로 인해 캐패시터부(220)의 총 캐패시턴스는 증가한다. 결국, 제2지연부(200)의 제2지연값은 증가된다. 반대로 교정 업/다운신호(R<1>)가 로우 레벨이면 지연코드(CTR<1:4>)의 값을 0011에서 0001으로 감소시켜 제2지연부(200)로 전달한다. 감소된 지연코드(CTR<1:4>)가 제2지연부(200)에 입력되면 턴온되는 캐패시터의 수가 감소하게 되고, 그로 인해 캐패시터부(220)의 총 캐패시턴스는 감소한다. 결국 제2지연부(200)의 제2지연값은 감소된다. 한편, 컨트롤부(4220)는 지연코드(CTR<1:4>)의 디폴트 값을 0000으로 저장하고 있다가 교정 업/다운신호(R<1>)에 응답해 지연코드(CTR<1:4>)의 값을 증가/감소시켜 제2지연부(200)로 전달하도록 설계될 수도 있다. 이러한 경우 지연코드(CTR<1:4>)에 응답해 캐패시터부(220)내의 스위치들(S1~S4)은 모두 턴오프된 상태에서 스위치가 하나씩 턴온되면서 제2지연값이 조절되게 된다.
결국, 지연조절부(420)은 교정 업/다운신호(R<1>)에 응답해 지연코드(CTR<1:M>)를 조절하여 제2지연부(200)로 전달하고, 입력된 지연코드(CTR<1:M>)에 응답해 캐패시터부(220)의 총 캐패시턴스가 조절되고, 그로 인해 제2지연부(200)의 제2지연값이 조절된다.
도 5는 교정 모드(모드신호(MODE)가 하이 레벨인 경우)에서 도 3에 도시된 지연값 조절회로(2000)의 교정 동작을 도시한 타이밍도이다. 도 5에서는 설명의 편의를 위해, 다음과 같이 가정한다. ① 제1지연부(100)의 제1지연값은 40ps이고, 제2지연부(200)의 제2지연값이 PVT 변화에 의해 20ps에서 18.5ps로 변경되었고, ② 레플리카 지연부(410)는 제2지연부(200)와 동일하게 구성되어 PVT 변화에 의한 지연값 변경도 제2지연부(200)와 동일하게 발생하므로 레플리카 지연부(410)의 지연값도 PVT 변화에 의해 20ps에서 18.5ps로 변경되었다. 그리고 ③ 현재 제2지연부(200)에 입력되는 지연코드(CTR<1:4>)는 0001이고, 지연조절부(420)는 0001을 지연코드(CTR<1:4>)의 디폴트 값으로 저장하고 있고, ④ 캐패시터부(220) 의 스위치(S1~S4) 중 지연코드(CTR<1:4>)에 응답해 턴온되는 스위치의 개수가 1개씩 증가/감소할때마다 제2지연부(200)의 지연값은 1ps만큼 증가/감소한다고 가정한다.
경로선택부(10)는 모드신호(MODE)가 교정모드를 나타내는 경우에, 즉 모드신호(MODE)가 하이 레벨인 경우에 제1입력신호(IN1)를 제1-1노드(AD1) 및 제1-2노드(AD2)로 전달한다. 그리고 제1-1노드(AD1) 및 제 1-2노드(AD2)에 실린 신호는 제1위상비교부(150)에 입력된다.
한편, 제1위상비교부(150)에 입력된 두 신호의 위상은 실제로 어떠한 오차도 없이 완전히 동일할 수는 없다. 즉, 신호 전달 라인의 노이즈(noise) 등에 의해 두 신호의 위상은 근소한 차이를 가지게 되고, 그로 인해 제1위상비교부(150)는 하이 또는 로우 레벨의 제1업/다운신호(Q<3>)를 생성하여 출력한다. 예를 들어, 신호 전달 라인의 노이즈 등에 의해 제1-1노드(AD1)에 실린 신호의 위상이 제1-2노드(AD2)에 실린 신호의 위상 보다 근소한 차이로 앞서면, 제1위상비교부(150)는 하이 레벨의 제1업/다운신호(Q<3>)를 생성하여 제1지연부(100)로 출력한다. 반대로, 신호 전달 라인의 노이즈 등에 의해 제1-2노드(AD2)에 실린 신호의 위상이 제1-1노드(AD1)에 실린 신호의 위상 보다 근소한 차이로 앞서면, 제1위상비교부(150)는 로우 레벨의 제1업/다운신호(Q<3>)를 생성하여 제1지연부(100)로 출력한다. 한편, 지연값 조절회로(2000)가 교정 동작을 수행하는 동안에는 위상이 동일한 두 신호를 입력받는 제1위상비교부(150)의 출력 신호인 제1업/다운신호(Q<3>)의 레벨은 중요하지 않다. 그로 인해, 제1위상비교부(150)는 도 3과 함께 상술한 바와 같이 교정모드인 경우에(모드신호(MODE)가 하이 레벨인 경우에) 위상 비교 동작 없이 항상 로우 레벨의 제1업/다운신호(Q<3>)를 생성하여 제1지연부(100)로 출력하도록 설계될 수도 있다. 이하에서는 위상이 동일한 제1-1노드(AD1)에 실린 신호와 제1-2노드(AD2)에 실린 신호를 입력받은 제1위상비교부(150)가 로우 레벨의 제1업/다운신호(Q<3>)를 생성하여 제1지연부(100)로 출력한 경우를 예로 들어 설명한다.
제1지연부(100)는 로우 레벨인 제1업/다운신호(Q<3>)에 응답해 입력된 제1-1노드(AD1) 및 제1-2노드(AD2)에 실린 신호 중에서 제1-2노드(AD2)에 실린 신호를 제1지연값(40ps) 만큼 지연시켜 제2-2노드(BD2)로 전달하고, 제1-1노드(AD1)에 실린 신호는 지연시키지 않고 그대로 제2-1노드(BD1)로 전달한다. 따라서, 제2-1노드(BD1)에 실린 신호의 위상은 제2-2노드(BD2)에 실린 신호의 위상보다 40ps 만큼 앞서게 된다(STEP1).
제2위상비교부(250)는 입력된 제2-1노드(BD1) 및 제2-2노드(BD2)에 실린 신호의 위상을 비교하는데, 제2-1노드(BD1)에 실린 신호의 위상이 제2-2노드(BD2)에 실린 신호의 위상보다 앞서므로 하이 레벨의 제2업/다운신호(Q<2>)를 생성하여 제2지연부(200)로 전달한다. 제2지연부(200)는 하이 레벨인 제2업/다운신호(Q<2>)에 응답해 입력된 제2-1노드(BD1) 및 제2-2노드(BD2)에 실린 신호 중에서 제2-1노드(BD1)에 실린 신호를 제2지연값(18.5ps) 만큼 지연시켜 제3-1노드(CD1)로 전달하고, 제2-2노드(BD2)에 실린 신호는 지연시키지 않고 그대로 제3-2노드(CD2)로 전달한다. 따라서, 제3-1노드(CD1)에 실린 신호의 위상은 제3-2노드(CD2)에 실린 신호의 위상보다 21.5ps 만큼 앞서게 된다(STEP2).
제2업/다운신호(Q<2>), 제3-1노드(CD1) 및 제3-2노드(CD2)에 실린 신호는 레플리카 지연부(410)에 입력된다. 레플리카 지연부(410)는 하이 레벨인 제2업/다운신호(Q<2>)에 응답해 입력된 제3-1노드(CD1) 및 제3-2노드(CD2)에 실린 신호 중에서 제3-1노드(CD1)에 실린 신호를 제2지연값(18.5ps) 만큼 지연시켜 제3-3노드(CD3)로 전달하고, 제3-2노드(CD2)에 실린 신호는 지연시키지 않고 그대로 제3-4노드(CD4)로 전달한다. 따라서, 제3-3노드(CD3)에 실린 신호의 위상은 제3-4노드(CD4)에 실린 신호의 위상보다 3ps 만큼 앞서게 된다(STEP3).
교정 위상비교부(421)는 입력된 제3-3노드(CD3) 및 제3-4노드(CD4)에 실린 신호의 위상을 비교하는데, 제3-3노드(CD3)에 실린 신호의 위상이 제3-4노드(CD4)에 실린 신호의 위상보다 앞서므로 하이 레벨의 교정 업/다운신호(R<1>)를 생성하여 컨트롤부(422)로 전달한다. 컨트롤부(422)는 하이 레벨인 교정 업/다운신호(R<1>)에 응답해 지연코드(CTR<1:4>)를 0001에서 0011로 증가시켜 제2지연부(200) 및 레플리카지연부(410)로 전달한다. 제2지연부(200)를 구성하는 캐패시터부(220)의 3번째 스위치(S3)와 4번째 스위치(S4)만 턴온되어, 캐패시터부(220)의 총 캐패시턴스는 0번째 캐패시터(C0), 3번째 캐패시터(C3) 및 4번째 캐패시터(C4)의 캐패시턴스 합이 된다. 즉, 제2지연부(200)내의 캐패시터부(220)의 총 캐패시턴스가 3번째 캐패시터(C3)의 캐패시턴스 만큼 증가하였으므로 제2지연부(200)의 지연값은 1ps만큼 증가하여 19.5ps가 된다. 마찬가지로 레플리카 지연부(410)의 지연값도 19.5ps가 된다.
그리고 상기의 동작이 다시 반복된다. 즉, 제2-1노드(BD1)에 실린 신호는 제2지연부(200)에 의해 제2지연값(19.5ps) 만큼 지연되어 제3-1노드(CD1)에 전달되고, 제2-2노드(BD2)에 실린 신호는 지연되지 않고 그대로 제3-2노드(CD2)에 전달된다. 따라서, 제3-1노드(CD1)에 실린 신호의 위상은 제3-2노드(CD2)에 실린 신호의 위상보다 20.5ps 만큼 앞서게 된다(STEP4).
레플리카 지연부(410)는 하이 레벨인 제2업/다운신호(Q<2>)에 응답해 제3-1노드(CD1)에 실린 신호를 제2지연값(19.5ps) 만큼 지연시켜 제3-3노드(CD3)로 전달하고, 제3-2노드(CD2)에 실린 신호는 지연시키지 않고 그대로 제3-4노드(CD4)로 전달한다. 따라서, 제3-3노드(CD3)에 실린 신호의 위상은 제3-4노드(CD4)에 실린 신호의 위상보다 1ps 만큼 앞서게 된다(STEP5).
교정 위상비교부(421)는 제3-3노드(CD3)에 실린 신호의 위상이 제3-4노드(CD4)에 실린 신호의 위상보다 앞서므로 하이 레벨의 교정 업/다운신호(R<1>)를 생성하여 컨트롤부(422)로 전달한다. 컨트롤부(422)는 하이 레벨인 교정 업/다운신호(R<1>)에 응답해 지연코드(CTR<1:4>)를 0011 -> 0111로 증가시켜 제2지연부(200) 및 레플리카지연부(410)로 전달한다. 제2지연부(200)를 구성하는 캐패시터부(220)의 2번째 스위치(S2), 3번째 스위치(S3) 및 4번째 스위치(S4)만 턴온되어, 캐패시터부(220)의 총 캐패시턴스는 0번째 캐패시터(C0) 및 2~4번째 캐패시터들(C2, C3, C4)의 캐패시턴스 합이 된다. 즉, 제2지연부(200)내의 캐패시터부(220)의 총 캐패시턴스가 2번째 캐패시터(C2)의 캐패시턴스 만큼 증가하였으므로 제2지연부(200)의 제2지연값은 1ps만큼 증가하여 20.5ps가 된다. 마찬가지로 레플리카 지연부(410)의 제2지연값도 20.5ps가 된다.
그리고 다시 상기의 동작이 반복된다. 즉, 제2-1노드(BD1)에 실린 신호는 제2지연부(200)에 의해 20.5ps 만큼 지연되어 제3-1노드(CD1)에 전달되고, 제2-2노드(BD2)에 실린 신호를 지연되지 않고 그대로 제3-2노드(CD2)에 전달된다. 따라서, 제3-1노드(CD1)에 실린 신호의 위상은 제3-2노드(CD2)에 실린 신호의 위상보다 19.5ps 만큼 앞서게 된다(STEP6).
레플리카 지연부(410)는 하이 레벨인 제2업/다운신호(Q<2>)에 응답해 제3-1노드(CD1)에 실린 신호를 제2지연값(20.5ps) 만큼 지연시켜 제3-3노드(CD3)로 전달하고, 제3-2노드(CD2)에 실린 신호는 지연시키지 않고 그대로 제3-4노드(CD4)로 전달한다. 따라서, 제3-4노드(CD4)에 실린 신호의 위상이 제3-3노드(CD3)에 실린 신호의 위상 보다 1ps 만큼 앞서게 된다(STEP7).
교정 위상비교부(421)는 제3-4노드(CD4)에 실린 신호가 제3-3노드(CD3)에 실린 신호의 위상 보다 앞서므로 로우 레벨의 교정 업/다운신호(R<1>)를 컨트롤부(422)로 전달한다. 컨트롤부(422)는 로우 레벨의 교정 업/다운신호(R<1>)에 응답해 지연코드(CTR<1:4>)의 값을 0111에서 0011로 감소시켜 제2지연부(200) 및 레플리카 지연부(410)로 전달한다.
결국 교정모드가 종료될 때까지 즉, 모드신호(MODE)가 하이 레벨에서 로우 레벨로 천이될 때까지 지연코드(CTR<1:4>)는 0111에서 0011로, 다시 0011에서 0111로 계속 변경된다. 즉, 교정모드가 종료될 때까지 제2지연부(200)의 제2지연값은 19.5ps에서 20.5ps로, 20.5ps에서 19.5ps 계속 변경된다. 그리고 교정모드가 종료되면 그 때의 지연코드(CTR<1:4>)에 의해 제2지연부(200)의 제2지연값이 결정된다. 즉, 제2지연부(200)의 제2지연값이 19.5ps 또는 20.5ps 중 어느 하나의 값으로 고정된다. 이와 같은 교정 과정을 통해 제1지연부(100)의 제1지연값과 제2지연부(200)의 제2지연값은 2:1 비율을 유지하게 된다.
도 5에서는 제2지연부(200)의 지연값이 PVT변화에 의해 감소된 경우를 예로 들어 설명하였으나, 제2지연부(200)의 지연값이 PVT변화에 의해 증가된 경우에는 도 5와 함께 상술한 동작과 반대의 동작이 수행된다. 구체적으로 지연조절부(420)는 지연코드(CTR<1:4>)를 감소시켜 제2지연부(200)의 제2지연값을 감소시키는 동작이 수행된다.
한편, 제1지연부(100)의 제1지연값이 PVT 변화에 의해 변경된 경우라도 상기와 같은 교정 동작에 의해 제1지연부(100)의 제1지연값과 제2지연부(200)의 제2지연값은 2:1 비율로 일정하게 유지될 수 있다. 예를 들어, 제2지연부(200)의 제2지연값은 20ps이고, 제1지연부(100)의 제1지연값이 PVT변화에 의해 40ps에서 38ps로 변경된 경우에, 상기와 같은 지연값 조절동작에 의해 제2지연부(200)의 제2지연값이 19ps로 조절될 수 있다.
이제까지 지연조절부(420)에서 출력되는 지연코드(CTR<1:M>)에 응답해 제2지연부(200)의 제2지연값이 조절되는 경우를 예시하였으나, 지연코드(CTR<1:M>)에 응답해 제1지연부(100)의 제1지연값이 조절되도록 설계될 수 있음은 물론이다. 예를 들어, 제1지연부(100)의 제1지연값이 40ps이고 제2지연부(200)의 제2지연값이 PVT 변화에 의해 20ps에서 18.5ps로 변경된 경우에는 지연조절부(420)는 지연코드(CTR<1:4>)의 값을 감소시켜 제1지연부(100)로 전달하고, 입력된 지연코드(CTR<1:4>)에 응답해 제1지연부(100)의 제1지연값은 감소되도록 설계될 수 있다. 그리고 제2지연부(200)의 제2지연값이 20ps이고, 제1지연부(100)의 제1지연값이 PVT변화에 의해 40ps에서 38ps로 변경된 경우에는 지연조절부(420)는 지연코드(CTR<1:4>)의 값을 증가시켜 제1지연부(100)로 전달하고, 입력된 지연코드(CTR<1:4>)에 응답해 제1지연부(100)의 제1지연값은 증가되도록 설계될 수 있다.
교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 본 발명에 따른 지연값 조절회로의 교정 동작을 정리하면 다음과 같다. 지연값의 비가 2:1인 제1지연부(100)와 제2지연부(200)를 포함하는 위상차 양자화회로(1000)의 지연값을 조절하는 지연값 조절회로(2000)는, 제2지연부(200)와 동일하게 구성되는 레플리카 지연부(410) 및 제2지연부(200)의 제2지연값을 조절하는 지연조절부(420)를 포함할 수 있다. 입력신호가 제1지연부(100)에 의해 제1지연값만큼 지연된 제1출력신호와, 입력신호가 제2지연부(200) 및 레플리카 지연부(410)에 의해 (제2지연값*2)만큼 지연된 제2출력신호의 위상을 비교하여, 그 비교결과를 이용해 제2지연부(200)의 제2지연값을 조절한다. 이러한 지연값 조절 과정을 통해 제2지연부(200)의 제2지연값은 제1지연부(100)의 제1지연값의 1/2배로 조절될 수 있다.
즉, 위상차 양자화회로(1000)가 바이너리 웨이트를 갖는 제1 내지 제N지연부를 포함하는 경우에, 위상차 양자화회로(1000)의 지연값을 조절하는 지연값 조절회로(2000)는 제A지연부와 동일하게 구성되는 레플리카 지연부 및 제A지연부의 지연값을 조절하는 지연조절부를 포함할 수 있다. 입력신호가 제A-1지연부(100)에 의해 지연된 제1출력신호와, 입력신호가 제A지연부(200) 및 레플리카 지연부(410)에 의해 지연된 제2출력신호의 위상을 비교하여, 그 비교결과를 이용해 제A지연부(200)의 지연값을 조절한다. 이러한 지연값 조절 과정을 통해 제A지연부(200)의 지연값은 제A-1지연부(100)의 지연값의 1/2배로 조절될 수 있다.
한편, 위상차 양자화회로(1000)가 제3지연부(미도시)를 더 포함하는 경우에는 지연값 조절회로(2000)는 제3지연부(미도시)와 동일하게 구성되는 제2레플리카 지연부(미도시)와 제3지연부(미도시)의 제3지연값을 조절하는 제2지연조절부(미도시)를 더 포함하도록 설계될 수 있다. 그리고 제3지연부(미도시)의 지연값 조절 동작은 제2지연부(200)의 지연값 조절이 완료된 이후에 수행될 수 있다. 여기서 제3지연부(미도시)는 도 4에 도시된 제2지연부(200)와 지연값 및 입/출력되는 신호만 다르고 나머지 구성 및 동작은 동일하게 설계될 수 있다. 이 경우 지연값 조절회로(2000)의 교정 동작은 도 5와 함께 상술한 교정 동작과 유사하다. 우선, 교정모드인 경우에(모드신호(MODE)가 하이 레벨인 경우에) 동일한 위상을 가진 두 신호가 제2-1노드(BD1) 및 제2-2노드(BD2)에 실린다. 경로선택부(10)를 제1지연부(100)와 제2지연부(200) 사이에 추가함으로써 교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 동일한 위상을 가진 신호가 제2-1노드(BD1) 및 제2-2노드(BD2)에 실리도록 설계될 수 있다. 그리고 제2지연부(200)에 의해 지연된 신호와, 제3지연부(미도시) 및 제2레플리카 지연부(미도시)에 의해 지연된 신호의 위상을 비교하고 그 비교결과를 이용해 제3지연부(미도시)의 지연값을 조절한다. 교정모드가 종료되면(즉 모드신호(MODE)가 하이 레벨에서 로우 레벨로 천이되면) 제3지연부(미도시)의 제3지연값은 제2지연부(200)의 제2지연값의 1/2 배가 되도록 조절된다.
도 6는 본 발명의 다른 실시예에 따른 위상차 양자화회로를 나타낸 도면이다.
위상차 양자화회로는 경로선택부(10), N+1개의 위상비교부(150, 250, 350, 450), N개의 지연부(100, 200, 300), N-1개의 레플리카 지연부(510, 610), 및 N-1개의 지연조절부(520, 620)를 포함할 수 있다. 도 6에서는 설명의 편의를 위해 N이 3인 경우를 예로 들어 설명한다. 제1지연부(100)의 제1지연값은 제2지연부(200)의 제2지연값의 2배이고, 제2지연부(200)의 제2지연값은 제3지연부(300)의 제3지연값의 2배이다.
도 6에 도시된 경로선택부(10), 제1위상비교부(150), 제2위상비교부(250), 제1지연부(100) 및 제2지연부(200) 각각은 도 3와 함께 상술한 경로선택부(10), 제1위상비교부(150), 제2위상비교부(250), 제1지연부(100) 및 제2지연부(200) 각각과 구성 및 동작이 유사하다.
제1레플리카 지연부(510)는 제2지연부(200)와 동일하게 구성되며, 지연값도 제2지연부(200)의 제2지연값과 동일하다. 한편, 제1레플리카 지연부(510)는 도 3와 함께 상술할 레플리카 지연부(410)과 구성 및 동작이 동일하다.
제1지연조절부(520)는 제3-3노드(CD3)와 제3-4노드(CD4)에 실린 신호의 위상을 비교하고, 그 비교결과를 이용해 제2지연부(200)의 제2지연값을 조절하는 제1지연코드(CTR1<1:M>)를 생성한다. 구체적으로 제1지연조절부(520)는 두 신호의 위상을 비교하여 제1교정 업/다운신호(R<1>)을 생성하는 제1교정 위상비교부(521) 및 제1교정 업/다운신호(R<1>)에 응답해 제1지연코드(CTR1<1:M>)를 생성하는 제1컨트롤부(522)를 포함할 수 있다. 제1지연조절부(520)는 교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에만 제1지연코드(CTR1<1:M>)를 조절하는 동작을 수행하므로 노멀모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에는 제2지연부(200)의 제2지연값이 고정되도록 하기 위해서 상술한 지연코드 조절 동작이 수행되지 않도록 설계되는 것이 바람직하다. 한편, 제1지연조절부(520)는 도 3와 함께 상술할 지연조절부(420)과 구성 및 동작이 유사하다.
제3위상비교부(350)는 제3-1노드(CD1)에 실린 신호와 제3-2노드(CD2)에 실린 신호의 위상을 비교하여 제3업/다운신호(Q<2>)를 생성한다.
제3지연부(300)는 제3업/다운신호(Q<2>)에 응답해 제3-1노드(CD1)에 실린 신호를 제4-1노드(DD1)로 제3-2노드(CD2)에 실린 신호를 제4-2노드(DD2)로 전달하는데, 이 때 제3-1노드(CD1)에 실린 신호와 제3-2노드(CD2)에 실린 신호 중 어느 하나를 선택해 제3지연값만큼 지연하여 전달한다. 구체적으로 제3지연부(300)는 제3업/다운신호(Q<2>)가 하이 레벨인 경우에 제3-1노드(CD1)에 실린 신호를 제3지연값 만큼 지연시켜 제4-1노드(DD1)로 전달하고 제3-2노드(CD2)에 실린 신호는 지연시키지 않고 그대로 제4-2노드(DD2)로 전달하도록 설계될 수 있다. 그리고 제3지연부(300)는 제3업/다운신호(Q<2>)가 로우 레벨인 경우에는 제3-2노드(CD2)에 실린 신호를 제3지연값만큼 지연시켜 제4-2노드(DD2)로 전달하고 제3-1노드(CD1)에 실린 신호는 지연시키지 않고 그대로 제4-1노드(DD1)로 전달하도록 설계될 수 있다. 한편, 제3지연부(300)는 제2지연부(200)와 지연값 및 입/출력되는 신호만 다르고 나머지 구성 및 동작은 동일하게 설계될 수 있다.
제2레플리카 지연부(610)은 제3지연부(300)와 동일하게 구성되며, 지연값도 제3지연부(300)의 지연값과 동일하다. 구체적으로 제2레플리카 지연부(610)는 제4-1노드(DD1)에 실린 신호를 제4-3노드(DD3)로 제4-2노드(DD2)에 실린 신호를 제4-4노드(DD4)로 전달하는데, 이 때 제3업/다운신호(Q<2>)에 응답해 제4-1노드(DD1)에 실린 신호와 제4-2노드(DD2)에 실린 신호 중 어느 하나를 선택해 제3지연값만큼 지연하여 전달한다.
제2지연조절부(620)는 제4-3노드(DD3)에 실린 신호와 제4-4노드(DD4)에 실린 신호의 위상을 비교하고, 그 비교결과를 이용해 제3지연부(300)의 제3지연값을 조절한다. 제2지연조절부(620)는 제4-3노드(DD3)에 실린 신호와 제4-4노드(DD4)에 실린 신호의 위상을 비교하여 제2교정 업/다운신호(R<2>)를 생성하는 제2교정 위상비교부(621) 및 제2교정 업/다운신호(R<2>)에 응답해 제2지연코드(CTR2<1:M>)를 조절하는 제2컨트롤부(622)를 포함할 수 있다. 제2지연조절부(620)는 교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에만 제2지연코드(CTR2<1:M>)를 조절하는 동작을 수행하므로 노멀모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에는 제3지연부(300)의 제3지연값이 고정되도록 하기위하여 상술한 지연코드 조절 동작이 수행되지 않도록 설계되는 것이 바람직하다. 한편, 제2지연조절부(620)는 입/출력되는 신호만 다를 뿐 구성 및 동작은 제1지연조절부(520)와 유사하다.
제4위상비교부(450)는 제4-1노드(DD1)에 실린 신호와 제4-2노드(DD2)에 실린 신호의 위상을 비교하여 제4업/다운신호(Q<1>)를 생성한다.
도 6에 도시된 위상차 양자화회로의 전체적인 동작을 살펴본다.
우선 노멀 모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에 위상차 양자화회로의 동작은 다음과 같다. 노멀모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에는 두 입력신호(IN1, IN2)의 위상 차이를 반영하는 바이너리 코드(Q<4:1>)를 생성한다. 이 때 제1지연조절부(520), 제2지연조절부(620)은 동작하지 않는다. 생성된 바이너리 코드(Q<4:1>) 중 4번째 비트(Q<4>)는 두 입력신호(IN1, IN2) 중 어느 신호의 위상이 더 빠른지를 나타내고, 나머지 3 비트(Q<3:1>)는 두 입력신호(IN1, IN2)의 실질적인 위상 차이를 나타낸다. 예를 들어, 제1지연부(100)의 제1지연값이 40ps, 제2지연부(200)의 제2지연값이 20ps, 제3지연부(300)의 제3지연값이 10ps 이고, 바이너리 코드(Q<4:1>)가 1110인 경우에는 4번째 비트(Q<4>)가 1이므로 제1입력신호(IN1)의 위상이 제2입력신호(IN2)의 위상보다 빠르다. 그리고 그 위상 차이는 1*40ps+1*20ps 보다 크고 1*40ps+1*20ps+1*10ps 보다는 작다.
이제 교정모드(모드신호(MODE)가 하이 레벨인 경우)에서 위상차 양자화회로의 교정 동작을 설명한다. 교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 제1지연부(100)의 제1지연값을 기준으로 제2지연부(200)의 제2지연값을 교정한다. 그리고 제2지연부(200)의 지연값 조절이 완료되면 제2지연부(200)의 제2지연값을 기준으로 제3지연부(300)의 제3지연값을 교정한다. 설명의 편의를 위해 다음 사항을 가정한다. ① 제1지연부(100)의 제1지연값은 40ps이고, 제2지연부(200)의 제2지연값이 PVT 변화에 의해 20ps에서 18.5ps로 변경되고, 제3지연부(300)의 제3지연값이 PVT변화에 의해 10ps에서 8.5ps로 변경되었고, ② 제1레플리카 지연부(510)의 지연값도 PVT 변화에 의해 18.5ps로 변경되었고, 제2레플리카 지연부(610)의 지연값도 PVT 변화에 의해 8.5ps로 변경되었고, ③ 제1지연코드(CTR1<1:4>) 및 제2지연코드(CTR2<1:4>) 각각은 4비트로 구성되고, ④ 제2지연코드(CTR2<1:4>)에 응답해 턴온되는 캐패시터의 개수가 1개씩 증가/감소할때마다 제3지연부(300)의 제3지연값은 1ps만큼 증가/감소한다고 가정한다.
제2지연부(200)의 제2지연값이 조절되는 동작은 도 5와 함께 상술한 지연값 조절 동작과 동일하다. 이하에서는 제2지연부(200)의 제2지연값이 19.5ps로 조절된 이후에 제3지연부(300)의 제3지연값이 조절되는 동작을 도 7과 함께 설명한다.
제3위상비교부(350)는 제3-1노드(CD1)에 실린 신호와 제3-2노드(CD2)에 실린 신호의 위상을 비교하는데, 제3-1노드(CD1)에 실린 신호의 위상은 제3-2노드(CD2)에 실린 신호의 위상보다 20.5ps만큼 앞서므로 하이 레벨의 제3업/다운신호(Q<2>)를 생성하여 제3지연부(300)로 전달한다. 제3지연부(300)는 하이 레벨의 제3업/다운신호(Q<2>)에 응답해 제3-1노드(CD1)에 실린 신호와 제3-2노드(CD2)에 실린 신호 중에서 제3-1노드(CD1)에 실린 신호를 제3지연값(8.5ps) 만큼 지연시켜 제4-1노드(DD1)으로 전달하고, 제3-2노드(CD2)에 실린 신호를 지연시키지 않고 그대로 제4-2노드(DD2)으로 전달한다. 따라서, 제4-1노드(DD1)에 실린 신호의 위상은 제4-2노드(DD2)에 실린 신호의 위상 보다 12ps만큼 앞선다(STEP8).
제2레플리카 지연부(610)은 하이 레벨의 제3업/다운신호(Q<2>)에 응답해 제4-1노드(DD1)에 실린 신호와 제4-2노드(DD2)에 실린 신호 중에서 제4-1노드(DD1)에 실린 신호를 제3지연값(8.5ps)만큼 지연시켜 제4-3노드(DD3)로 전달하고, 제4-2노드(DD2)에 실린 신호를 지연시키지 않고 그대로 제4-4노드(DD4)으로 전달한다. 따라서, 제4-3노드(DD3)에 실린 신호의 위상은 제4-4노드(DD4)에 실린 신호의 위상 보다 3.5ps 만큼 앞서게 된다(STEP9).
제2교정 위상비교부(621)는 제4-3노드(DD3)에 실린 신호의 위상이 제4-4노드(DD4)에 실린 신호의 위상보다 앞서므로 하이 레벨의 제2교정 업/다운신호(R<2>)를 생성하여 제2컨트롤부(622)로 전달한다. 제2컨트롤부(622)는 하이 레벨의 제2교정 업/다운신호(R<2>)에 응답해 제2지연코드(CTR2<1:4>)의 값을 증가시켜 제3지연부(300) 및 제2레플리카 지연부(610)로 전달한다. 따라서, 제3지연부(300)의 제3지연값은 9.5ps로 증가되고, 제2레플리카 지연부(610)의 지연값도 9.5ps로 증가된다.
다시 상기의 동작이 반복된다. 즉, 제3지연부(300)는 하이 레벨의 제3업/다운신호(Q<2>)에 응답해 제3-1노드(CD1)에 실린 신호를 9.5ps 만큼 지연시켜 제4-1노드(DD1)으로 전달하고, 제3-2노드(CD2)에 실린 신호를 지연시키지 않고 그대로 제4-2노드(DD2)로 전달한다(STEP10).
제2레플리카 지연부(610)는 하이 레벨의 제3업/다운신호(Q<2>)에 응답해 제4-1노드(DD1)에 실린 신호를 제3지연값(9.5ps) 만큼 지연시켜 제4-3노드(DD3)로 전달하고, 제4-2노드(DD2)에 실린 신호를 지연시키지 않고 그대로 제4-4노드(DD4)로 전달한다. 따라서, 제4-3노드(DD3)에 실린 신호의 위상이 제4-4노드(DD4)에 실린 신호의 위상보다 1.5ps 만큼 앞서게 된다(STEP11).
제2교정 위상비교부(621)는 제4-3노드(DD3)에 실린 신호의 위상이 제4-4노드(DD4)에 실린 신호의 위상보다 앞서므로 하이 레벨의 제2교정 업/다운신호(R<2>)를 생성하여 제2컨트롤부(622)로 전달한다. 제2컨트롤부(622)는 하이 레벨의 제2교정 업/다운신호(R<2>)에 응답해 제2지연코드(CTR2<1:4>)를 증가시켜 제3지연부(300) 및 제2레플리카 지연부(610)로 전달한다. 제3지연부(300)의 제3지연값은 1ps만큼 증가하여 10.5ps로 증가된다. 제2레플리카 지연부(610)의 지연값도 10.5ps로 증가된다.
그리고 상기의 과정이 다시 반복된다. 즉, 제3지연부(300)는 하이 레벨의 제3업/다운신호(Q<2>)에 응답해 제3-1노드(CD1)에 실린 신호를 10.5ps 만큼 지연시켜 제4-1노드(DD1)으로 전달하고, 제3-2노드(CD2)에 실린 신호를 지연시키지 않고 그대로 제4-2노드(DD2)로 전달한다(STEP12).
제2레플리카 지연부(610)는 하이 레벨의 제2업/다운신호(Q<2>)에 응답해 제4-1노드(DD1)에 실린 신호를 제3지연값(10.5ps) 만큼 지연시켜 제4-3노드(DD3)로 전달하고, 제4-2노드(DD2)에 실린 신호를 지연시키지 않고 그대로 제4-4노드(DD4)로 전달한다. 따라서, 제4-4노드(DD4)에 실린 신호의 위상이 제4-3노드(DD3)에 실린 신호의 위상보다 0.5ps만큼 앞서게 된다(STEP13).
제2교정 위상비교부(621)는 제4-4노드(DD4)에 실린 신호의 위상이 제4-3노드(DD3)에 실린 신호의 위상보다 앞서므로 로우 레벨의 제2교정 업/다운신호(R<2>)를 생성해 제2컨트롤부(622)로 출력한다. 제2컨트롤부(622)는 로우 레벨의 제2교정 업/다운신호(R<2>)에 응답해 제2지연코드(CTR2<1:4>)를 감소시켜 제3지연부(300) 및 제2레플리카 지연부(610)로 전달한다. 제3지연부(300)의 지연값은 1ps만큼 감소되어 9.5ps로 조절된다. 제2레플리카 지연부(610)의 지연값도 1ps만큼 감소되어 9.5ps로 조절된다.
결국, 제3지연부(300)의 제3지연값은 교정모드가 종료될 때까지 즉 모드신호(MODE)가 하이 레벨에서 로우 레벨로 천이될 때까지 9.5ps 에서 10.5ps로, 다시 10.5ps에서 9.5ps로 계속적으로 변하게 된다. 그리고 교정모드가 종료될 때(모드신호(MODE)가 하이 레벨에서 로우 레벨로 천이될 때)의 제2지연코드(CTR2<1:4>)에 의해 제3지연부(300)의 제3지연값은 9.5ps 또는 10.5ps 중 어느 하나의 값으로 고정되게 된다. 이를 통해 제2지연부(200)의 제2지연값과 제3지연부(300)의 제3지연값은 대략 2:1 비율을 유지할 수 있게 된다.
도 3에 도시된 위상차 양자화회로(1000)가 제3지연부(미도시)를 더 포함하는 경우에 지연값 조절회로(2000)의 지연값 조절 동작과, 도 6에 도시된 위상차 양자화회로의 지연값 조절동작의 차이점은 다음과 같다. 도 3에서는 제3지연부(미도시)의 제3지연값을 조절하는 경우에는 입력신호를 제2지연부(200)에 의해 제2지연값만큼 지연시킨 신호와, 입력신호를 (제3지연값*2)만큼 지연시킨 신호의 위상을 비교하고 그 비교결과를 이용해 제3지연부(미도시)의 제3지연값을 조절한다. 그러나 도 6에서는 제3지연부(300)의 제3지연값을 조절하는 경우에 입력신호를 제1지연부(100)에 의해 제1지연값만큼 지연시킨 신호와, 상기 입력신호를 (제2지연값+제3지연값*2) 만큼 지연시킨 신호의 위상을 비교하고 그 비교결과를 이용해 제3지연부의 제3지연값을 조절한다는 점에서 차이가 있다.
도 8은 본 발명의 일실시예에 따른 지연회로(3000)가 사용되는 집적회로의 일실시예를 나타낸 도면이다. 설명의 편의를 위해, 도 8에서는 지연회로(3000)가 사용되는 집적회로의 한 예를 도시한 것이며, 본 발명은 제1지연부(810)의 2단위 지연값과 제2지연부(820)의 1단위 지연값의 비가 2:1 관계로 일정하게 유지될 필요가 있는 회로라면 제한없이 적용될 수 있다.
집적회로는 제1선택부(801), 지연회로(3000), 내부회로(803) 및 제2선택부(802)를 포함할 수 있다. 본 발명에 따른 지연회로(3000)는 제1지연부(810), 제2지연부(820), 레플리카 지연부(830) 및 지연조절부(840)를 포함할 수 있다.
제1선택부(801)는 모드신호(MODE)에 응답해 노멀신호(NML_SIG)와 교정신호(CAL_SIG) 중 어느 하나를 선택하여 제1지연부(810)로 출력한다. 여기서 모드신호(MODE)는 도 3과 함께 상술한 바와 같이 노멀모드 또는 교정모드를 나타내는 신호로써, 구체적으로 모드신호(MODE)가 하이 레벨인 경우는 교정모드를 나타내고, 모드신호(MODE)가 로우 레벨인 경우는 노멀모드를 나타내도록 설계될 수 있다. 제1선택부(801)는 노멀모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에 노멀신호(NML_SIG)를 제1지연부(810)로 출력하고, 교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 교정신호(CAL_SIG)를 제1지연부(810)로 출력하도록 설계될 수 있다.
제1지연부(810)는 제1노드(N1)에 실린 신호를 2단위의 지연값으로 지연시킨다. 제1지연부(810)에 의해 지연된 신호는 내부회로(803) 및 지연조절부(840)로 전달된다. 구체적으로 도 9에 도시된 바와 같이, 제1지연부(810)는 캐패시터부(811)를 포함할 수 있다. 제1지연부(810)는 캐패시터부(811)의 총 캐패시턴스에 의해 결정되는 지연값만큼 제1노드(N1)에 실린 신호를 지연시켜 제2노드(N2)로 출력한다. 캐패시터부(811)는 다수의 캐패시터(CP0~CP4)와 스위치(SW1~SW4)를 포함하는데, 도 9에서는 설명의 편의를 위해 캐피시터부(811)가 5개의 캐패시터(CP0~CP4)와 4개의 스위치(SW1~SW4)를 포함하는 경우를 예시하였다. 복수의 스위치(SW1~SW4)는 지연코드(NCTR<1:4>)에 응답해 온/오프된다. 캐패시터부(811)는 도 4와 함께 상술하였던 캐패시터부(220)와 구성 및 동작 원리가 유사하다.
내부회로(803)는 제2노드(N2)에 실린 신호를 입력받고, 입력받은 신호를 이용해 특정 동작을 수행한 후 결과값을 제3노드(N3)로 전달한다. 내부회로(803)는 집적회로를 구성하며 특정 동작을 수행하는 회로를 의미한다.
제2선택부(802)는 모드신호(MODE)에 응답해 내부회로(803)의 출력신호 즉 제3노드(N3)에 실린 신호와 교정신호(CAL_SIG) 중 어느 하나를 선택하여 제2지연부(820)로 출력한다. 구체적으로 제2선택부(802)는 노멀모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에 제3노드(N3)에 실린 신호를 제2지연부(820)로 출력하고, 교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 교정신호(CAL_SIG)를 제2지연부(820)로 출력하도록 설계될 수 있다.
제2지연부(820)는 제2선택부(802)의 출력신호 즉 제4노드(N4)에 실린 신호를 1단위의 지연값으로 지연시킨다. 제2지연부(820)에 의해 지연된 신호는 다른 내부회로(미도시) 및 레플리카 지연부(830)로 전달된다. 구체적으로 제2지연부(820)는 도 9에 도시된 제1지연부(810)처럼 캐패시터부를 포함할 수 있고, 캐패시터부의 총 캐패시턴스에 의해 결정되는 지연값만큼 제4노드(N4)에 실린 신호를 지연시켜 제5노드(N5)로 출력한다.
레플리카 지연부(830)는 제2지연부(820)와 동일하게 구성되며 지연값도 제2지연부(820)의 1단위 지연값과 동일하다. 레플리카 지연부(830)는 제5노드(N5)에 실린 신호를 1단위의 지연값으로 지연시켜 지연조절부(840)로 전달한다.
지연조절부(840)는 제2노드(N2)에 실린 신호와 제6노드(N6)에 실린 신호(=레플리카 지연부(830)로부터 전달된 신호)의 위상을 비교하고, 그 비교결과를 이용해 제2지연부(820)의 지연값을 조절한다. 지연조절부(840)는 제2지연부(820)의 캐패시터부의 총캐패시턴스를 조절하여 제2지연부(820)의 지연값을 조절한다. 지연조절부(840)는 도 3과 함께 상술한 지연조절부(420)와 구성 및 동작원리가 유사하다. 구체적으로 지연조절부(840)는 위상비교부(841) 및 컨트롤부(842)를 포함할 수 있다.
위상비교부(841)는 제2노드(N2)에 실린 신호와 제6노드(N6)에 실린 신호의 위상을 비교하여 교정 업/다운신호(CUD)를 출력한다. 구체적으로 제6노드(N6)에 실린 신호의 위상이 제2노드(N2)에 실린 신호의 위상보다 앞선다면 하이 레벨의 교정 업/다운신호(CUD)를 생성하여 출력하고, 반대로 제2노드(N2)에 실린 신호의 위상이 제6노드(N6)에 실린 신호의 위상보다 앞선다면 로우 레벨의 교정 업/다운신호(CUD)를 생성하여 출력하도록 설계될 수 있다.
컨트롤부(842)는 교정 업/다운신호(842)에 응답해 제2지연부(820) 및 레플리카 지연부(830)의 지연값을 조절하는 지연코드(NCTR<1:M>)를 생성하여 제2지연부(820) 및 레플리카 지연부(830)로 전달한다. 구체적으로 컨트롤부(842)는 하이 레벨의 교정 업/다운신호(CUD)에 응답해 지연코드(NCTR<1:M>)의 값을 증가시키고, 로우 레벨의 교정 업/다운신호(CUD)에 응답해 지연코드(NCTR<1:M>)의 값을 감소시키도록 설계될 수 있다.
한편, 지연조절부(840)는 교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에만 제2지연부(820)의 지연값을 조절하는 동작을 수행하므로, 노멀모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에는 제2지연부(820)의 지연값이 고정되도록 하기 위하여 상술한 지연값 조절 동작을 수행하지 않도록 설계되는 것이 바람직하다.
도 8에 도시된 집적회로의 전체적인 동작을 설명한다.
먼저, 노멀모드(모드신호(MODE)가 로우 레벨인 경우)인 경우에 집적회로의 동작을 설명하면 다음과 같다. 노멀모드인 경우(모드신호(MODE)가 로우 레벨인 경우)에 제1선택부(801)는 노멀신호(NML_SIG)를 제1지연부(810)로 출력한다. 제1지연부(810)는 2단위의 지연값으로 입력된 신호를 지연시켜 내부회로(803)로 전달한다. 내부회로(803)는 제2노드(N2)에 실린 신호를 이용해 특정 동작을 수행하고 그 결과값을 제3노드(N3)에 전달한다. 제2선택부(802)는 로우 레벨인 모드신호(MODE)에 응답해 제3노드(N3)에 실린 신호를 제2지연부(820)로 출력한다. 제2지연부(820)는 제4노드(N4)에 실린 신호를 1단위 지연값으로 지연시켜 다른 내부회로(미도시)로 전달한다.
이제 교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 집적회로의 동작을 도 10과 함께 설명한다. 설명의 편의를 위해 다음과 같이 가정한다. ① 제1지연부(810)의 지연값은 20ps이고, 제2지연부(820)의 지연값은 PVT 변화에 의해 10ps에서 8ps로 변경되었고, 레플리카 지연부(830)는 제2지연부(820)와 동일하게 구성되어 PVT 변화에 의한 지연값 변경도 제2지연부(820)와 동일하게 발생하므로 레플리카 지연부(830)의 지연값도 PVT 변화에 의해 10ps에서 8ps로 변경된 것으로 가정한다. 그리고 ② 위상비교부(841)는 제6노드(N6)에 실린 신호의 위상이 제2노드(N2)에 실린 신호의 위상보다 앞서면 하이 레벨의 교정 업/다운신호(CUD)를 생성하고, 그 반대의 경우에는 로우 레벨의 교정 업/다운신호(CUD)를 생성한다고 가정한다. 그리고 ③ 컨트롤부(842)는 교정 업/다운신호(CUD)가 로우 레벨이면 지연코드(NCTR<1:M>)를 감소시키고, 교정 업/다운신호(CUD)가 하이 레벨이면 지연코드(NCTR<1:M>)를 증가시키고, ④ 지연코드(CTR<1:M>)에 응답해 턴온되는 캐패시터의 개수가 1개씩 증가/감소할때마다 제2지연부(820)의 지연값은 1ps만큼 증가/감소한다고 가정한다.
먼저, 제1선택부(801)는 하이 레벨의 모드신호(MODE)에 응답해 교정신호(CAL_SIG)를 제1지연부(810)로 출력한다.
제1선택부(801)로부터 전달된 신호 즉 제1노드(N1)에 실린 신호는 제1지연부(810)에 의해 20ps만큼 지연되어 지연조절부(840)의 위상비교부(841)에 전달된다(STEP_A).
그리고 제2선택부(802)는 하이 레벨의 모드신호(MODE)에 응답해 교정신호(CAL_SIG)를 제2지연부(820)로 출력한다.
제2선택부(802)로부터 전달된 신호 즉 제4노드(N4)에 실린 신호는 제2지연부(820)에 의해 8ps만큼 지연되어 레플리카 지연부(830)으로 전달된다(STEP_B). 레플리카 지연부(830)는 입력된 신호 즉 제5노드(N5)에 실린 신호를 다시 8ps만큼 지연시켜 지연조절부(840)의 위상비교부(841)에 전달한다(STEP_C). 따라서, 레플리카 지연부(830)로부터 전달된 신호(=제6노드(N6)에 실린 신호)의 위상은 제2노드(N2)에 실린 신호의 위상보다 4ps만큼 앞선다.
지연조절부(840)의 위상비교부(841)는 제2노드(N2)에 실린 신호와 제6노드(N6)에 실린 신호의 위상을 비교하는데, 제6노드(N6)에 실린 신호의 위상이 제2노드(N2)에 실린 신호의 위상보다 앞서므로 하이 레벨의 교정 업/다운신호(CUD)를 생성하여 컨트롤부(842)로 전달한다. 컨트롤부(842)는 하이 레벨의 모드신호(MODE)에 응답해 지연코드(NCTR<1:M>) 조절 동작을 수행하는데, 구체적으로 하이 레벨의 교정 업/다운신호(CUD)에 응답해 지연코드(NCTR<1:M>)의 값을 증가시켜 제2지연부(820) 및 레플리카 지연부(830)로 전달한다. 제2지연부(820)의 지연값은 지연코드(NCTR<1:M>)에 의해 1ps만큼 증가되어 9ps로 조절된다. 레플리카 지연부(830)의 지연값도 지연코드(NCTR<1:M>)에 의해 1ps만큼 증가되어 9ps로 조절된다.
다시 상기의 동작이 반복된다. 즉, 제2선택부(802)로부터 전달된 신호(=제4노드(N4)에 실린 신호)는 제2지연부(820)에 의해 9ps만큼 지연되어 제5노드(N5)에 실리게 된다(STEP_D). 그리고 레플리카 지연부(830)는 제5노드(N5)에 실린 신호를 다시 9ps 만큼 지연시켜 제6노드(N6)로 전달한다(STEP_E). 지연조절부(840)는 제2노드(N2)에 실린 신호와 제6노드(N6)에 실린 신호의 위상을 비교하는데, 제6노드(N6)에 실린 신호의 위상이 제2노드(N2)에 실린 신호의 위상보다 2ps 만큼 더 앞서므로 지연코드(NCTR<1:M>)의 값을 증가시켜 제2지연부(820) 및 레플리카 지연부(830)로 전달한다. 그로 인해 제2지연부(820)의 지연값은 10ps로 증가되고, 레플리카 지연부(830)의 지연값도 10ps로 증가된다.
다시 상기의 동작이 반복된다. 즉, 제2선택부(802)로부터 전달된 신호(=제4노드(N4)에 실린 신호)는 제2지연부(820)에 의해 10ps만큼 지연되어 제5노드(N5)에 실리게 된다(STEP_F). 그리고 레플리카 지연부(830)는 제5노드(N5)에 실린 신호를 다시 10ps 만큼 지연시켜 제6노드(N6)로 전달한다(STEP_G).
교정모드인 동안에 즉 모드신호(MODE)가 하이 레벨로 활성화된 구간 동안에 상기의 동작이 반복되어 지연코드(NCTR<1:M>)의 값은 조절되고 그로 인해 제2지연부(820)의 지연값은 변경된다. 그리고 교정모드가 종료될 때 즉 모드신호(MODE)가 하이 레벨에서 로우 레벨로 천이 될 때의 지연코드(NCTR<1:M>)에 의해 제2지연부(820)의 지연값은 최종 결정된다. 결국, 제2지연부(820)의 지연값은 제1지연부(810)의 지연값의 1/2 크기로 조절되어 제1지연부(810)의 지연값과 제2지연부(820)의 지연값은 2:1 비를 유지할 수 있게 된다.
한편, 이제까지 제2지연부(820)의 지연값이 지연코드(NCTR<1:M>)에 응답해 조절되는 경우를 설명하였으나, 본 발명에 따른 지연회로(3000)는 제1지연부(810)의 지연값이 지연코드(NCTR<1:M>)에 응답해 조절되도록 설계될 수 있음은 물론이다. 이 경우 지연조절부(840)는 제2노드(N2)에 실린 신호와 제6노드(N6)에 실린 신호의 위상을 비교하고 그 비교결과를 이용해 제1지연부(810)의 지연값을 조절하도록 설계될 수 있다. 예를 들어, 제1지연부(810)의 지연값이 20ps이고 제2지연부(820)의 지연값이 PVT 변화에 의해 10ps에서 8.5ps로 변경된 경우에 지연조절부(840)는 지연코드(NCTR<1:M>)의 값을 감소시켜 제1지연부(810)로 전달하고, 제1지연부(810)의 지연값은 입력된 지연코드(NCTR<1:M>)에 응답해 감소되도록 설계될 수 있다. 그리고 제2지연부(820)의 지연값이 10ps이고, 제1지연부(810)의 지연값이 PVT변화에 의해 20ps에서 18ps로 변경된 경우에 지연조절부(840)는 지연코드(NCTR<1:M>)의 값을 증가시켜 제1지연부(810)로 전달하고, 제1지연부(810)의 지연값은 입력된 지연코드(NCTR<1:M>)에 응답해 증가되도록 설계될 수 있다.
지금까지 지연회로를 구성하는 제1지연부(810)와 제2지연부(820)의 지연값의 비가 2:1인 경우를 예로 들어 설명하였으나, 제1지연부(810)와 제2지연부(820)의 지연값 비가 K:1인 경우(단, K는 2이상의 정수)에는 도 11과 같이 (K-1)개의 레플리카 지연부(831, 832)를 둠으로써 제1지연부(810)과 제2지연부(820)의 지연값의 비를 K:1로 일정하게 유지할 수 있다.
지연회로(3000)는 K단위의 지연값을 가지는 제1지연부(810), 1단위의 지연값을 가지는 제2지연부(820), 제2지연부(820)와 동일하게 구성되는 (K-1)개의 레플리카 지연부들(831, 832) 및 지연조절부(840)를 포함할 수 있다. 도 11에서는 설명의 편의를 위해, K가 3인 경우 즉 지연회로(3000)는 3단위의 지연값을 가지는 제1지연부(810)와 2개의 레플리카 지연부들(831, 832)을 포함하는 경우를 예시하였다.
도 11에 도시된 지연회로(3000)의 구성 및 동작원리는 도 8과 함께 상술한 지연회로(3000)와 유사하다. 이하에서는 교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 도 11에 도시된 지연회로(3000)의 교정 동작 중 도 8과 함께 상술한 지연회로(3000)의 교정 동작과 차이점에 대해 설명한다. 설명의 편의를 위해 다음과 같이 가정한다. ① 제1지연부(810)의 지연값은 30ps이고, 제2지연부(820)의 지연값은 PVT 변화에 의해 10ps에서 7ps로 변경되었고, 제1 및 제2레플리카 지연부(831, 832) 각각은 제2지연부(820)와 동일하게 구성되므로 PVT변화에 의해 제1 및 제2레플리카 지연부(831, 832) 각각의 지연값도 10ps에서 7ps로 변경되었다고 가정한다. 그리고 ② 위상비교부(841)는 제7노드(N7)에 실린 신호의 위상이 제2노드(N2)에 실린 신호의 위상보다 앞서면 하이 레벨의 교정 업/다운신호(CUD)를 생성하고, 그 반대의 경우에는 로우 레벨의 교정 업/다운신호(CUD)를 생성한다고 가정한다. 그리고 ③ 컨트롤부(842)는 교정 업/다운신호(CUD)가 로우 레벨이면 지연코드(NCTR<1:M>)를 감소시키고, 교정 업/다운신호(CUD)가 하이 레벨이면 지연코드(NCTR<1:M>)를 증가시키고, ④ 지연코드(CTR<1:M>)에 응답해 턴온되는 캐패시터의 개수가 1개씩 증가/감소할때마다 제2지연부(820)의 지연값은 1ps만큼 증가/감소한다고 가정한다.
교정모드인 경우(모드신호(MODE)가 하이 레벨인 경우)에 제1지연부(810)는 교정신호(CAL_SIG)를 30ps만큼 지연시켜 제2노드(N2)에 전달한다. 제2지연부(820)는 제4노드(N4)에 실린 교정신호(CAL_SIG)를 7ps만큼 지연시켜 제5노드(N5)에 전달한다. 제1레플리카 지연부(831)는 제5노드(N5)에 실린 신호를 다시 7ps만큼 지연시켜 제6노드(N6)에 전달한다. 제2레플리카 지연부(832)는 제6노드(N6)에 실린 신호를 다시 7ps만큼 지연시켜 제7노드(N7)에 전달한다. 지연조절부(840)는 제2노드(N2)에 실린 신호와 제7노드(N7)에 실린 신호의 위상을 비교하는데, 제7노드(N7)에 실린 신호의 위상이 제2노드(N2)에 실린 신호의 위상보다 9ps만큼 앞서므로 지연코드(NCTR<1:M>)의 값을 증가시켜 제2지연부(820), 제1 및 제2레플리카 지연부(831, 832)로 전달한다. 그로 인해, 제2지연부(820)의 지연값은 1ps 증가하여 8ps로 조절된다. 제1 및 제2레플리카 지연부(831, 832) 각각의 지연값도 1ps 증가하여 8ps로 조절된다.
상기의 동작은 교정모드인 동안에 즉 모드신호(MODE)가 하이 레벨로 활성화된 구간 동안에 반복된다. 그리고 교정모드가 종료될 때, 즉 모드신호(MODE)가 하이 레벨에서 로우 레벨로 천이될 때의 지연코드(NCTR<1:M>)에 의해 제2지연부(820)의 지연값은 최종 결정된다. 결국, 제2지연부(820)의 지연값은 제1지연부(810)의 지연값의 1/3 크기로 조절되어 제1지연부(810)의 지연값과 제2지연부(820)의 지연값은 3:1 비를 유지할 수 있게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 제1지연부 150: 제1위상비교부
200: 제2지연부 220: 캐패시터부
250: 제2위상비교부 300: 제3지연부
350: 제3위상비교부 410: 레플리카 지연부
420: 지연조절부 450: 제4위상비교부
510: 제1레플리카 지연부 520: 제1지연조절부
610: 제2레플리카 지연부 620: 제2지연조절부
810: 제1지연부 820: 제2지연부
830: 레플리카 지연부 840: 지연조절부

Claims (17)

  1. 제1 내지 제N지연부(단, N은 2이상의 정수)를 가지는 위상차 양자화회로의 지연값을 조절하는 회로에 있어서,
    상기 제1 내지 제N 지연부 중 하나인 제A지연부(단, 2≤A≤N)와 동일하게 구성되는 레플리카 지연부; 및
    입력신호가 제A-1지연부에 의해 지연된 제1출력신호와, 상기 입력신호가 상기 제A지연부 및 상기 레플리카 지연부에 의해 지연된 제2출력신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제A지연부의 지연값을 조절하는 지연 조절부
    를 포함하는 위상차 양자화회로의 지연값 조절회로.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 제A지연부는 캐패시터부를 이용해 상기 입력신호를 지연시키고,
    상기 지연조절부는 상기 제A지연부의 캐패시터부의 캐패시턴스를 조절하는
    위상차 양자화회로의 지연값 조절회로.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 지연조절부는
    상기 제1출력신호와 상기 제2출력신호의 위상을 비교하여 업/다운신호를 출력하는 위상비교부; 및 상기 업/다운신호에 응답해 상기 제A지연부 및 상기 레플리카 지연부의 지연값을 조절하는 지연코드를 생성하는 컨트롤부
    를 포함하는 위상차 양자화회로의 지연값 조절회로.
  4. 제1 내지 제N지연부(단, N은 2이상의 정수)를 가지는 위상차 양자화회로의 지연값을 조절하는 회로에 있어서,
    상기 제1 내지 제N 지연부 중 하나인 제A지연부(단, 2≤A≤N)와 동일하게 구성되는 레플리카 지연부; 및
    입력신호가 제A-1지연부에 의해 지연된 제1출력신호와, 상기 입력신호가 상기 제A지연부 및 상기 레플리카 지연부에 의해 지연된 제2출력신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제A-1지연부의 지연값을 조절하는 지연 조절부
    를 포함하는 위상차 양자화회로의 지연값 조절회로.
  5. 노멀모드인 경우에 제1입력신호를 제1-1노드로 제2입력신호를 제1-2노드로 전달하고, 교정모드인 경우에는 상기 제1-1노드와 상기 제1-2노드에 동일한 신호를 전달하는 경로선택부;
    상기 제1-1노드에 실린 신호와 상기 제1-2노드에 실린 신호의 위상을 비교하여 제1업/다운신호를 생성하는 제1위상비교부;
    상기 제1-1노드에 실린 신호를 제2-1노드로 상기 제1-2노드에 실린 신호를 제2-2노드로 전달하되, 상기 제1업/다운신호에 응답해 상기 제1-1노드에 실린 신호와 상기 제1-2노드에 실린 신호 중 어느 하나를 선택해 제1지연값만큼 지연하여 전달하는 제1지연부;
    상기 제2-1노드에 실린 신호와 상기 제2-2노드에 실린 신호의 위상을 비교하여 제2업/다운신호를 생성하는 제2위상비교부;
    상기 제2-1노드에 실린 신호를 제3-1노드로 상기 제2-2노드에 실린 신호를 제3-2노드로 전달하되, 상기 제2업/다운신호에 응답해 상기 제2-1노드에 실린 신호와 상기 제2-2노드에 실린 신호 중 어느 하나를 선택해 제2지연값만큼 지연하여 전달하는 제2지연부;
    상기 제2지연부와 동일하게 구성되고, 상기 제3-1노드에 실린 신호를 제3-3노드로 상기 제3-2노드에 실린 신호를 제3-4노드로 전달하되, 상기 제2업/다운신호에 응답해 상기 제3-1노드에 실린 신호와 상기 제3-2노드에 실린 신호 중 어느 하나를 선택해 상기 제2지연값만큼 지연하여 전달하는 제1레플리카 지연부;
    상기 제3-3노드에 실린 신호와 상기 제3-4노드에 실린 신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제2지연부의 상기 제2지연값을 조절하는 제1지연조절부; 및
    상기 제3-1노드에 실린 신호와 상기 제3-2노드에 실린 신호의 위상을 비교하여 제3업/다운신호를 생성하는 제3위상비교부
    를 포함하는 위상차 양자화회로.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 5항에 있어서,
    상기 제3-1노드에 실린 신호를 제4-1노드로 상기 제3-2노드에 실린 신호를 제4-2노드로 전달하되, 상기 제3업/다운신호에 응답해 상기 제3-1노드에 실린 신호와 상기 제3-2노드에 실린 신호 중 어느 하나를 선택해 제3지연값만큼 지연하여 전달하는 제3지연부;
    상기 제3지연부와 동일하게 구성되고, 상기 제4-1노드에 실린 신호를 제4-3노드로 상기 제4-2노드에 실린 신호를 제4-4노드로 전달하되, 상기 제3업/다운신호에 응답해 상기 제4-1노드에 실린 신호와 상기 제4-2노드에 실린 신호 중 어느 하나를 선택해 상기 제3지연값만큼 지연하여 전달하는 제2레플리카 지연부;
    상기 제4-3노드에 실린 신호와 상기 제4-4노드에 실린 신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제3지연부의 상기 제3지연값을 조절하는 제2지연조절부; 및
    상기 제4-1노드에 실린 신호와 상기 제4-2노드에 실린 신호의 위상을 비교하여 제4업/다운신호를 생성하는 제4위상비교부
    를 더 포함하는 위상차 양자화회로.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제 6항에 있어서,
    상기 제1지연조절부와 상기 제2지연조절부는 상기 교정모드인 경우에만 동작하고 상기 노멀모드인 경우에는 동작하지 않는
    위상차 양자화회로.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제 6항에 있어서,
    상기 제1지연값은 상기 제2지연값의 2배이고, 상기 제2지연값은 상기 제3지연값의 2배인
    위상차 양자화회로.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제 6항에 있어서,
    상기 제1지연조절부는
    상기 제3-3노드에 실린 신호와 상기 제3-4노드에 실린 신호의 위상을 비교하여 제1교정 업/다운신호를 출력하는 제1교정 위상비교부; 및 상기 제1교정 업/다운신호에 응답해 상기 제2지연부 및 상기 제1레플리카 지연부의 제2지연값을 조절하는 제1지연코드를 생성하는 제1컨트롤부를 포함하고,
    상기 제2지연조절부는
    상기 제4-3노드에 실린 신호와 상기 제4-4노드에 실린 신호의 위상을 비교하여 제2교정 업/다운신호를 출력하는 제2교정 위상비교부; 및 상기 제2교정 업/다운신호에 응답해 상기 제3지연부 및 상기 제2레플리카 지연부의 제3지연값을 조절하는 제2지연코드를 생성하는 제2컨트롤부를 포함하는
    위상차 양자화회로.
  10. 2단위의 지연값을 가지는 제1지연부;
    1단위의 지연값을 가지는 제2지연부;
    상기 제2지연부와 동일하게 구성되는 레플리카 지연부; 및
    입력신호가 상기 제1지연부에 의해 지연된 제1출력신호와, 상기 입력신호가 상기 제2지연부 및 상기 레플리카 지연부에 의해 지연된 제2출력신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제2지연부의 지연값을 조절하는 지연조절부
    를 포함하는 지연회로.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제 10항에 있어서,
    상기 제2지연부는 캐패시터부를 이용해 상기 입력신호를 지연시키고,
    상기 지연조절부는 상기 제2지연부의 캐패시터부의 캐패시턴스를 조절하는
    지연회로.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제 10항에 있어서,
    상기 지연조절부는
    상기 제1출력신호와 상기 제2출력신호의 위상을 비교하여 업/다운신호를 출력하는 위상비교부; 및 상기 업/다운신호에 응답해 상기 제2지연부 및 상기 레플리카 지연부의 지연값을 조절하는 지연코드를 생성하는 컨트롤부를 포함하는
    지연회로.
  13. 2단위의 지연값을 가지는 제1지연부;
    1단위의 지연값을 가지는 제2지연부;
    상기 제2지연부와 동일하게 구성되는 레플리카 지연부; 및
    입력신호가 상기 제1지연부에 의해 지연된 제1출력신호와, 상기 입력신호가 상기 제2지연부 및 상기 레플리카 지연부에 의해 지연된 제2출력신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제1지연부의 지연값을 조절하는 지연 조절부
    를 포함하는 지연회로.
  14. K단위(단, K는 2이상의 정수)의 지연값을 가지는 제1지연부;
    1단위의 지연값을 가지는 제2지연부;
    상기 제2지연부와 동일하게 구성되는 (K-1)개의 레플리카 지연부들; 및
    입력신호가 상기 제1지연부에 의해 지연된 제1출력신호와, 상기 입력신호가 상기 제2지연부 및 상기 (K-1)개의 레플리카 지연부들에 의해 지연된 제2출력신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제2지연부의 지연값을 조절하는 지연조절부
    를 포함하는 지연회로.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제 14항에 있어서,
    상기 제2지연부는 캐패시터부를 이용해 상기 입력신호를 지연시키고,
    상기 지연조절부는 상기 제2지연부의 캐패시터부의 캐패시턴스를 조절하는
    지연회로.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제 14항에 있어서,
    상기 지연조절부는
    상기 제1출력신호와 상기 제2출력신호의 위상을 비교하여 업/다운신호를 출력하는 위상비교부; 및 상기 업/다운신호에 응답해 상기 제2지연부 및 상기 (K-1)개의 레플리카 지연부들 각각의 지연값을 조절하는 지연코드를 생성하는 컨트롤부를 포함하는
    지연회로.
  17. K단위(단, K는 2이상의 정수)의 지연값을 가지는 제1지연부;
    1단위의 지연값을 가지는 제2지연부;
    상기 제2지연부와 동일하게 구성되는 (K-1)개의 레플리카 지연부들; 및
    입력신호가 상기 제1지연부에 의해 지연된 제1출력신호와, 상기 입력신호가 상기 제2지연부 및 상기 (K-1)개의 레플리카 지연부들에 의해 지연된 제2출력신호의 위상을 비교하고, 그 비교결과를 이용해 상기 제1지연부의 지연값을 조절하는 지연조절부
    를 포함하는 지연회로.
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