CN103559111B - Fpga芯片间的io信道调试方法及系统 - Google Patents

Abstract

本发明提供一种FPGA芯片间的IO信道调试方法，包括以下步骤：主控FPGA芯片和从控FPGA芯片分别向对方发送用于进行信号采样训练的第一训练序列；主控FPGA芯片完成信号采样训练之后，向从控FPGA芯片发送第二训练序列；接收到第二训练序列的从控FPGA芯片在完成信号采样训练之后，也向主控FPGA芯片发送第二训练序列，同时进入正常通信模式；接收到第二训练序列的主控FPGA芯片也进入正常通信模式。通过使用主从控制单元和两种训练序列，将动态相位调整方法应用到两端都不是固定IO信道的相位自适应通信工作中，提高IO信道通信的稳定性，可实现对时钟频率、PCB生产工艺、FPGA内部布局布线引起眼图区间的变化的自适应调整。

Description

FPGA芯片间的IO信道调试方法及系统

技术领域

本发明涉及通信领域，具体地说，涉及一种FPGA芯片间的IO信道调试方法及系统。

背景技术

随着互联网的高速发展，网络系统安全产品的带宽在不断增加，单一软件平台已经无法满足需求，越来越多的架构采用软件平台与FPGA（Field-programmablegatearray，现场可编程门阵列）硬件平台处理高速网络数据，受到单一FPGA芯片逻辑资源与IO接口资源的限制，多个FPGA构建大型硬件平台的方案正在逐步兴起。

在多个FPGA芯片间IO互联线的通信应用中，IO信道的稳定性是系统正确工作的前提。每个FPGA芯片的IO眼图区间都会受到采样时钟、PCB生产工艺、FPGA内部布局布线等因素影响，实现IO接收单元相位动态调整，可以满足大型系统中多个FPGA芯片间IO信道通信的实时稳定性需要。

为了实现多个FPGA芯片的IO信道相位动态调试，需要使用IODELAY1单元的VAR_LOADABLE模式。这种模式常见于FPGA芯片与DDR、QDR外部存储器接口的动态相位调试中。这种动态相位调试的工作原理是，主测试设备按照被测试设备的时序要求输出时钟和数据，被测试设备就可以根据固定相位正确采样数据，实现数据的存储与读取。在此，主测试设备不需要考虑被测试设备的采样行为，只需要在初始训练阶段动态地调整自己的输入相位达到正确采样数据目的。当主测试设备获得最佳相位后，即可以停止发送训练序列，不需要被测试设备获得主测试设备的状态即可进行正常通信模式。

这种动态相位调试模式不能直接应用到两端都是FPGA器件的IO调试中。当两端都是FPGA芯片时，受到采样时钟变化、PCB生产工艺变化、FPGA内部布局与布线变化等因素影响时，两端的接收单元不能以固定相位采样数据，都需要调整接收数据的相位，实现正确的数据采样。

发明内容

本发明为解决上述问题而做出，其目的在于提供一种多FPGA芯片间IO信道的自适应调试方法及系统，通过在作为主控制单元和从控制单元的两个FPGA芯片之间使用两种训练序列进行IO信道调整，提高IO信道通信的稳定性，可实现对时钟频率、PCB生产工艺、FPGA内部布局布线引起眼图区间的变化的自适应调整。

根据本发明的一个方面，提供了一种FPGA芯片间的IO信道调试方法，其包括以下步骤：所述主控FPGA芯片和所述从控FPGA芯片分别向对方发送用于进行信号采样训练的第一训练序列；所述主控FPGA芯片完成信号采样训练之后，向所述从控FPGA芯片发送第二训练序列；接收到所述第二训练序列的所述从控FPGA芯片在完成信号采样训练之后，也向所述主控FPGA芯片发送第二训练序列，同时进入正常通信模式；接收到所述第二训练序列的所述主控FPGA芯片也进入正常通信模式。

此外，也可以是，所述主控FPGA芯片的多个相位的训练总时间小于所述从控FPGA芯片的一个相位的训练时间。

此外，也可以是，所述主控FPGA芯片和所述从控FPGA芯片在芯片启动时向对方发送所述第一训练序列，并且，当接收到来自外部的所述第一训练序列时，进行信号采样训练，当完成信号采样训练之后，向外部发送所述第二训练序列。

另外，根据本发明的一种FPGA芯片间的IO信道调试系统，所述FPGA芯片包括主控FPGA芯片和从控FPGA芯片，所述系统包括：第一训练序列发送单元，使所述主控FPGA芯片和所述从控FPGA芯片分别向对方发送用于进行信号采样训练的第一训练序列；以及第二训练序列发送单元，使所述主控FPGA芯片完成信号采样训练之后，向所述从控FPGA芯片发送第二训练序列，并且，接收到所述第二训练序列的所述从控FPGA芯片在完成信号采样训练之后，也向所述主控FPGA芯片发送第二训练序列，同时进入正常通信模式；接收到所述第二训练序列的所述主控FPGA芯片也进入正常通信模式。

此外，也可以是，所述主控FPGA芯片的多个相位的训练总时间小于所述从控FPGA芯片的一个相位的训练时间。

此外，也可以是，所述主控FPGA芯片和所述从控FPGA芯片在芯片启动时向对方发送所述第一训练序列，并且，当接收到来自外部的所述第一训练序列时，进行信号采样训练，当完成信号采样训练之后，向外部发送所述第二训练序列。

根据本发明的多FPGA芯片间IO信道的自适应调试方法及系统，通过设置主、从FPGA芯片和使用两种训练序列，可以在不同采样时钟频率、PCB生产工艺下，完成不同眼图区间的自适应调整，并能够在FPGA多次布局与布线后，完成不同眼图区间的自适应调整。这使得减少了IO信号眼图调试对调试人员的依赖，提高了工作效率，增强IO信道通信的稳定性。

附图说明

图1是表示本发明涉及的FPGA芯片的概略结构的框图；

图2是表示本发明涉及的主控FPGA芯片与从控FPGA芯片之间的连接关系的框图；

图3是表示本发明涉及的FPGA芯片间IO信道的调试方法的流程图；

图4是表示本发明涉及的FPGA芯片间IO信道调试系统的概略结构的框图。

具体实施方式

下面，参考附图来描述本发明涉及的FPGA芯片间IO信道的调试方法和FPGA芯片间IO信道调试系统的优选实施例。

图1是表示本发明涉及的FPGA芯片的概略结构的框图；图2是表示本发明涉及的主控FPGA芯片与从控FPGA芯片之间的连接关系的框图。

如图1所示，本发明涉及的FPGA芯片10包括控制单元11、发送单元12和接收单元13，所述发送单元12用于向外部发送控制信号和数据等，所述接收单元13用于接收来自外部的控制信号和数据等，所述控制单元11用于控制所述发送单元和所述接收单元的动作。

参照图2，本发明涉及的FPGA芯片间IO信道的调试方法，是基于相互连接起来的主控FPGA芯片100和从控FPGA芯片200进行。在此，主控FPGA芯片100和从空FPGA芯片200是具有基本相同的内部结构的FPGA芯片，主控FPGA芯片100的发送单元102与从控FPGA芯片200的接收单元203连接，主控FPGA芯片100的接收单元102与从控FPGA芯片200的发送单元203连接。这样，由相互连接的1个主控FPGA芯片和1个从控FPGA芯片就构成最简单的FPGA芯片间IO信道调试系统，主控FPGA芯片100与从控FPGA芯片200之间可以发送及接收各种控制信号和数据等。

图3是表示本发明涉及的FPGA芯片间IO信道的调试方法的流程图。

如图3所示，在两个FPGA芯片的IO信道互联通信中，为了使FPGA芯片间的IO信道正常通信，将互相连接的两个FPGA芯片根据各自承担的作用分别设置成主控FPGA芯片和从控FPGA芯片，然后对两个FGPA芯片进行信号采样训练,以便进行芯片内部信号传输的相位调整。在此，可以将主控FPGA芯片和从控FPGA芯片的信号采样训练时间设置成不同大小,使得所述主控FPGA芯片的多个相位的训练总时间小于从空FPGA芯片的1个相位的训练时间。例如，可以设定成主控FPGA芯片的32个相位训练的时间小于从控FPGA芯片的1个相位的训练时间。

首先，在步骤S301，互相连接起来的主控FPGA芯片和从控FPGA芯片分别向对方发送用于进行信号采样训练的第一训练序列，即主控FPGA芯片100的发送单元102向从控FPGA芯片200的接收单元203发送第一训练序列，再者，从控FPGA芯片200的发送单元202向主控FPGA芯片100的接收单元103发送第一训练序列。然后，主控FPGA芯片100和从控FPGA芯片200分别接收到第一训练序列之后，基于该第一训练序列进行各自的信号采样训练，以便调整自己的相位。

然后，在步骤S302，由于本实施例中的主控FPGA芯片100的训练速度比从控FPGA芯片200的训练速度快，在主控FPGA芯片100基于接收到的上述第一训练序列先完成相位调整之后，主控FPGA芯片100的发送单元102停止发送第一训练序列，并且向从控FPGA芯片200发送通知主控FPGA芯片完成训练的第二训练序列。

在步骤S303，判断从控FPGA芯片200是否基于上述第一训练序列已经完成了信号采样训练。如果从控FPGA芯片200未完成基于上述第一训练序列的信号采样训练，则使从控FPGA芯片200继续进行该信号采样训练，直到其完成该基于上述第一训练序列的信号采样训练（步骤S303的“否”）。如果从控FPGA芯片200已完成上述信号采样训练（步骤S303的“是”），则进到步骤S304，从控FPGA芯片200通过发送单元202向主控FPGA芯片100发送一组第二训练序列，同时从控FPGA芯片200进入正常通信模式。

在步骤S305，主控FPGA芯片100收到由从控FPGA芯片200的发送单元202发出的第二训练序列之后，停止发送第二训练序列，同时进入正常通信模式。

在上述方法中，可以优选的是，所述主控FPGA芯片100和所述从控FPGA芯片200在上电使芯片启动时向对方发送所述第一训练序列。然后，当接收到来自外部的所述第一训练序列时，分别进行信号采样训练；接着，当完成信号采样训练之后，向外部发送第二训练序列。

根据上述方法，在主控FPGA芯片100与从控FPGA芯片200之间的IO信道调试中，利用了用于信号采样调试的第一训练序列和用于通知完成信号采样训练的第二训练序列，能够保证主控FPGA芯片与从控FPGA芯片顺利地完成信号采样训练而实现各自的相位调整，同时，还能够使主控FPGA芯片与从控FPGA芯片同步地进入正常的通信模式。

图4是表示本发明涉及的FPGA芯片间IO信道调试系统400的概略结构的框图。

如图4所示，本发明涉及的FPGA芯片间IO信道调试系统包括第一训练序列发送单元410和第二训练序列发送单元420。FPGA芯片包括主控FPGA芯片100和从控FPGA芯片200，该主控FPGA芯片100和从控FPGA芯片200相互连接而构成。

该第一训练序列发送单元410使所述主控FPGA芯片100和所述从控FPGA芯片200分别向对方发送用于进行信号采样训练的第一训练序列。该第二训练序列发送单元420使所述主控FPGA芯片100完成信号采样训练之后，向所述从控FPGA芯片200发送第二训练序列，并且，接收到所述第二训练序列的所述从控FPGA芯片200在完成信号采样训练之后，也向所述主控FPGA芯片100发送第二训练序列，同时进入正常通信模式。之后，接收到所述第二训练序列的所述主控FPGA芯片100也进入正常通信模式。

在该系统中，也可以是，所述主控FPGA芯片100和所述从控FPGA芯片200在上电使芯片启动时向对方发送所述第一训练序列。然后，当接收到来自外部的所述第一训练序列时，分别进行信号采样训练；接着，当完成信号采样训练之后，向外部发送第二训练序列。

根据本发明的多FPGA芯片间IO信道的自适应调试方法及系统，通过使用两种训练序列，可以在不同采样时钟频率、PCB生产工艺下，完成不同眼图区间的自适应调整，并能够在FPGA多次布局与布线后，完成不同眼图区间的自适应调整。这使得减少了IO信号眼图调试对调试人员的依赖，提高了工作效率，增强IO信道通信的稳定性。

在本发明的上述教导下，本领域技术人员可以在上述实施例的基础上对本发明涉及的多FPGA芯片间IO信道的自适应调试方法及系统进行改进，而这些改进都落在本发明的保护范围内。本领域技术人员应该明白，上述的具体描述只是更好地解释本发明的目的，本发明的保护范围由权利要求及其等同物限定。

Claims (6)

1.一种FPGA芯片间的IO信道调试方法，所述FPGA芯片包括主控FPGA芯片和从控FPGA芯片，其特征在于，该调试方法包括以下步骤：

所述主控FPGA芯片和所述从控FPGA芯片分别向对方发送用于进行信号采样训练的第一训练序列，并基于所述第一训练序列进行各自的信号采样训练，调整自己的相位；

所述主控FPGA芯片完成信号采样训练之后，向所述从控FPGA芯片发送第二训练序列；

接收到所述第二训练序列的所述从控FPGA芯片在完成信号采样训练之后，也向所述主控FPGA芯片发送第二训练序列，同时进入正常通信模式；

接收到所述第二训练序列的所述主控FPGA芯片也进入正常通信模式。

2.如权利要求1所述的IO信道调试方法，其特征在于，

所述主控FPGA芯片的多个相位的训练总时间小于所述从控FPGA芯片的一个相位的训练时间。

3.如权利要求1或2所述的IO信道调试方法，其特征在于，

所述主控FPGA芯片和所述从控FPGA芯片在芯片启动时向对方发送所述第一训练序列，并且，当接收到来自外部的所述第一训练序列时，进行信号采样训练，当完成信号采样训练之后，向外部发送所述第二训练序列。

4.一种FPGA芯片间的IO信道调试系统，所述FPGA芯片包括主控FPGA芯片和从控FPGA芯片，其特征在于，所述系统包括：

第一训练序列发送单元，使所述主控FPGA芯片和所述从控FPGA芯片分别向对方发送用于进行信号采样训练的第一训练序列，所述主控FPGA芯片和所述从控FPGA芯片基于所述第一训练序列进行各自的信号采样训练，调整自己的相位；以及

第二训练序列发送单元，使所述主控FPGA芯片完成信号采样训练之后，向所述从控FPGA芯片发送第二训练序列，并且，接收到所述第二训练序列的所述从控FPGA芯片在完成信号采样训练之后，也向所述主控FPGA芯片发送第二训练序列，同时进入正常通信模式；

接收到所述第二训练序列的所述主控FPGA芯片也进入正常通信模式。

5.如权利要求4所述的FPGA芯片间的IO信道调试系统，其特征在于，

所述主控FPGA芯片的多个相位的训练总时间小于所述从控FPGA芯片的一个相位的训练时间。

6.如权利要求4或5所述的FPGA芯片间的IO信道调试系统，其特征在于，

所述主控FPGA芯片和所述从控FPGA芯片在芯片启动时向对方发送所述第一训练序列，并且，当接收到来自外部的所述第一训练序列时，进行信号采样训练，当完成信号采样训练之后，向外部发送所述第二训练序列。