CN104348465B - 一种控制方法和控制电路 - Google Patents

Abstract

本发明实施例提供了一种控制方法及控制电路，用以解决现有的异步复位电路在采用未同步化异步复位时，由于复位信号到达同一时钟域的不同寄存器的延时时长可能相差较大，使得同一时钟域中的不同寄存器在不同的时钟周期解复位，从而导致系统内部逻辑功能的异常的问题。该方法包括：控制电路接收第一时钟信号和异步复位信号；在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，所述控制电路向所述寄存器输出所述第二时钟信号，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内。

Description

一种控制方法和控制电路

技术领域

本发明涉及电子领域，尤其涉及一种控制方法和控制电路。

背景技术

寄存器在工作过程中要满足数据建立时间（setup time）和数据保持时间（holdtime）的要求，即输入信号在时钟信号的作用沿前后是不允许发生变化的。对于使用上升沿触发的寄存器来说，时钟信号的作用沿为上升沿，对于使用下降沿触发的寄存器来说，时钟信号的作用沿为下降沿。setup time就是时钟信号的作用沿到来之前，寄存器接收的输入信号必须保持稳定不变的最小时间间隔；而hold time是时钟信号的作用沿到来之后，寄存器接收的输入信号还应该保持稳定不变的最小时间间隔。

在图1a所示的包含两个寄存器的系统中，如果寄存器不满足setup time/holdtime的要求，即图1b中输入信号Sig_in在时钟信号clk_in的作用沿前后发生变化时，就可能产生亚稳态，图1b中的Sig_d1在该作用沿之后是一种亚稳态信号。在输出亚稳态信号期间，寄存器的输出端输出的信号的电平为一些中间级的电平，或者输出一些振荡的信号，这些亚稳态的信号可以沿着信号通道上的各个寄存器级联式传播下去，在图1b中由于Sig_d1在该作用沿之后是一种亚稳态信号，这导致了Sig_d2的不可预知。当一个寄存器的输出为亚稳态时，既无法预测该寄存器的输出电平，也无法预测该寄存器何时才能稳定输出正确的电平信号。

目前，为了保证现场可编程门阵列（FPGA，Field Programmable Gate Array）能正常工作，需要在FPGA工作前对FPGA内部的寄存器进行初始值设置，即对内部寄存器进行复位操作。目前通用的方式是采用异步复位方式。异步复位的处理方法有两种，一种是同步化的异步复位，另一种是未同步化的异步复位。

在采用同步化的异步复位时，一个时钟域的寄存器在使用复位信号时该复位信号要先经过同步模块与该时钟信号进行同步，然后再输入到该时钟域的寄存器的复位/置位端；如图2所示，时钟域0的寄存器在使用复位信号rst_a_n时，复位信号rst_a_n要经过rst_sync0模块与时钟信号clk0同步之后再输入到时钟域0的寄存器的复位/置位端rst_n;时钟域1的寄存器在使用复位信号rst_a_n时，复位信号rst_a_n要经过rst_sync1模块与时钟信号clk1同步之后再输入到时钟域1的寄存器的复位/置位端rst_n;…;时钟域N的寄存器在使用复位信号rst_a_n时，复位信号rst_a_n要经过rst_syncN模块与时钟信号clkN同步之后再输入到时钟域N的寄存器的复位/置位端rst_n。同步之后，可以精确地预期和评估时钟信号与复位信号作用在寄存器上的具体时刻。从而保证了recovery time和removal time能够满足，从而避免了recovery time和removal time不满足所造成的问题；其中，recovery time是指在时钟信号作用沿到来之前，输入到寄存器的异步控制信号必须保持稳定不变的最小时间间隔，removal time是指在时钟信号作用沿到来之后，输入到寄存器的异步控制信号还应该继续保持稳定不变的最小时间间隔，其中，异步控制信号可以是异步复位信号，还可以是异步置位信号。使用时钟信号将异步复位信号进行同步化处理后，可以得到同步化的异步复位信号。同步化的异步复位信号到达一个时钟域内的多个寄存器的延时需要大致相等，当多个寄存器的数量较多时，容易导致生成同步化的异步复位信号的电路与多个寄存器之间的布线比较密集，增加了布线的复杂度。

在采用未同步化的异步复位时，不再考虑异步复位信号到达同一个时钟域中的移位寄存器的时间。因此，不再考虑异步复位信号到达各个移位寄存器的路径。这样可以减少布线网络拥塞，或者避免占用有限的始终资源。

在采用未同步化的异步复位方法时，系统内部逻辑功能可能会发生异常。

发明内容

本发明实施例提供了一种控制方法及控制电路，有助于减少系统内部逻辑功能发生异常。

第一方面，提供一种控制方法，包括：

控制电路接收第一时钟信号和异步复位信号；

在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，所述控制电路向所述寄存器输出所述第二时钟信号，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内，所述时钟周期的结束时刻是所述第二时钟信号作用于所述寄存器的一个作用沿的时刻。

结合第一方面，在第一种可能的实现方式中，所述时钟周期的结束时刻与位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻之差大于或等于所述寄存器的恢复时间。

结合第一方面，在第二种可能的实现方式中，所述方法还包括：

所述控制电路在所述时钟周期的结束时刻之后，向所述寄存器输出所述第一时钟信号。

结合第一方面，在第三种可能的实现方式中，所述控制电路向位于一个时钟域中的寄存器输出所述第二时钟信号，具体包括：

所述控制电路在所述控制电路接收到的异步复位信号的结束时刻之后的第一时长内，向所述寄存器输出所述第二时钟信号；

所述控制电路向位于一个时钟域中的寄存器输出所述第二时钟信号以后，所述方法还包括：

所述控制电路在所述控制电路接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给所述寄存器，所述第一时长为第一寄存器接收所述异步复位信号的延时时长与所述第一寄存器的恢复时间的长度之和，

所述第一时长大于第二寄存器接收所述异步复位信号的延时时长与所述第二寄存器的恢复时间的长度之和，所述寄存器包括所述第一寄存器和所述第二寄存器。

结合第一方面的第三种可能的实现方式，在第四种可能的实现方式中，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，具体包括：

所述控制电路根据控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至所述调节频率使能信号结束前，将所述第一时钟信号的频率调节为所述第一频率，生成所述第二时钟信号；

所述控制电路在所述控制电路接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给所述寄存器包括：

所述控制电路在所述调节频率使能信号结束后，将所述第一时钟信号输出给所述寄存器，所述调节频率使能信号的结束时刻等于或者晚于所述控制电路接收到的异步复位信号的结束时刻与所述第一时长之和的时刻。

结合第一方面的第四种可能的实现方式，在第五种可能的实现方式中，所述控制信号通过如下途径生成：

根据接收到的预设的时钟信号滤去所述异步复位信号中的毛刺，得到滤去毛刺后的异步复位信号；

将所述滤去毛刺后的异步复位信号进行延迟处理，得到所述控制信号，所述控制信号的结束时刻晚于所述控制电路接收到的异步复位信号的结束时刻。

结合第一方面的第四种可能的实现方式，在第六种可能的实现方式中，控制电路根据控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至调节频率使能信号结束前，将接收到的第一时钟信号的频率调节为第一频率，从而生成第二时钟信号；以及在所述调节频率使能信号结束后，将接收到的第一时钟信号输出，具体包括：

所述控制电路中的接收所述控制信号的寄存器，在所述控制信号为低电平信号且接收到的第一时钟信号的作用沿后，输出低电平信号；并在所述控制信号为高电平信号且接收到的第一时钟信号的作用沿后，输出高电平信号；

所述控制电路中的其它寄存器，在接收到其连接的寄存器输出的低电平信号且接收到的第一时钟信号的作用沿后，输出低电平信号；并在接收到其连接的寄存器输出的高电平信号且接收到的第一时钟信号的作用沿后，输出高电平信号；

所述控制电路中接收来自所述控制电路中的寄存器输出的信号的与门，在接收到低电平信号时，输出低电平信号；在接收到高电平信号时，将接收到的第一时钟信号输出；其中，所述与门接收到的来自所述控制电路中的寄存器输出的信号为所述调节频率使能信号；

所述控制电路中的其它与门，在接收到其连接的与门输出的低电平信号时，输出低电平信号；在接收到其连接的与门输出的高电平信号时，将接收到的第一时钟信号输出。

结合第一方面的第四种可能的实现方式，在第七种可能的实现方式中，可选地，所述控制电路根据控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至调节频率使能信号结束前，将接收到的第一时钟信号的频率调节为第一频率，从而生成第二时钟信号；以及在所述调节频率使能信号结束后，将接收到的第一时钟信号输出，具体包括：

所述控制电路中的接收所述控制信号的寄存器，在所述控制信号为高电平信号且接收到的第一时钟信号的作用沿后，输出高电平信号；并在所述控制信号为低电平信号且接收到的第一时钟信号的作用沿后，输出低电平信号；

所述控制电路中的其它寄存器，在接收到其连接的寄存器输出的高电平信号且接收到的第一时钟信号的作用沿后，输出高电平信号；并在接收到其连接的寄存器输出的低电平信号且接收到的第一时钟信号的作用沿后，输出低电平信号；

所述控制电路中接收所述控制电路中的寄存器输出的信号的或门，在接收到高电平信号时，输出高电平信号；在接收到低电平信号时，将接收到的第一时钟信号输出；其中，所述或门接收到的来自所述控制电路中的寄存器输出的信号为所述调节频率使能信号；

所述控制电路中的其它或门，在接收到其连接的或门输出的高电平信号时，输出高电平信号；在接收到其连接的或门输出的低电平信号时，将接收到的时钟信号输出。

第二方面，提供一种控制电路，包括：接收电路，用于接收第一时钟信号和异步复位信号；

调节生成电路，用于在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号并输出给输出电路，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内，所述时钟周期的结束时刻是所述第二时钟信号作用于所述寄存器的一个作用沿的时刻；

输出电路，用于将接收到的来自调节生成电路的信号向所述寄存器输出。

结合第二方面，在第一种可能的实现方式中，所述时钟周期的结束时刻与位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻之差大于或等于所述寄存器的恢复时间。

结合第二方面，在第二种可能的实现方式中，所述调节生成电路还用于：

在所述时钟周期的结束时刻之后，将所述第一时钟信号输出给输出电路。

结合第二方面，在第三种可能的实现方式中，所述调节生成电路具体用于：

在所述接收电路接收到的异步复位信号的结束时刻之后的第一时长内，向所述输出电路输出所述第二时钟信号；

所述调节生成电路还用于：

在所述接收电路接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给所述输出电路，所述第一时长为第一寄存器接收所述异步复位信号的延时时长与所述第一寄存器的恢复时间的长度之和；

所述第一时长大于第二寄存器接收所述异步复位信号的延时时长与所述第二寄存器的恢复时间的长度之和，所述寄存器包括所述第一寄存器和所述第二寄存器。

结合第二方面的第三种可能的实现方式，在第四种可能的实现方式中，所述调节生成电路具体用于：

根据接收到的控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至所述调节频率使能信号结束前，将所述第一时钟信号的频率调节为所述第一频率，生成所述第二时钟信号并输出给所述输出电路；并在所述调节频率使能信号结束后，将所述第一时钟信号输出给所述输出电路，所述调节频率使能信号的结束时刻等于或者晚于所述接收电路接收到的异步复位信号的结束时刻与所述第一时长之和的时刻。

结合第二方面的第四种可能的实现方式，在第五种可能的实现方式中，所述控制电路还包括滤波延迟电路；

所述接收电路，还用于接收预设的时钟信号，并将接收到的异步复位信号和预设的时钟信号出输给所述滤波延迟电路；

所述滤波延迟电路，用于根据接收到的预设的时钟信号滤去接收到的异步复位信号中的毛刺，得到滤去毛刺后的异步复位信号；并将所述滤去毛刺后的异步复位信号进行延迟处理，得到所述控制信号并传输给所述调节生成电路，所述控制信号的结束时刻晚于所述接收电路接收到的异步复位信号的结束时刻。

结合第二方面的第四种可能的实现方式，在第六种可能的实现方式中，当控制信号、第一时钟信号和第二时钟信号低电平有效时，本发明实施例提供的控制电路中的调节生成电路包括至少一个寄存器和至少一个双输入单输出的与门；每个与门的一个输入端和控制电路中的各个寄存器的时钟信号输入端均接收所述第一时钟信号；控制电路中的各个寄存器按序号串行排列，形成序号小的寄存器的输出端连接序号大的寄存器的输入端，序号最小的寄存器的输入端接收所述控制信号；所述与门按序号串行排列，形成序号小的与门的输出端连接序号大的与门的未接收所述第一时钟信号的输入端，序号最大的寄存器的输出端连接序号最小的与门的未接收第一时钟信号的输入端，序号最大的与门的输出端为控制电路中用于连接一个时钟域中的寄存器的输出端。

结合第二方面的第四种可能的实现方式，在第七种可能的实现方式中，当控制信号、第一时钟信号和第二时钟信号高电平有效时，本发明实施例提供的控制电路中的调节生成电路包括至少一个寄存器和至少一个双输入单输出的或门；每个或门的一个输入端和控制电路中的各个寄存器的时钟信号输入端均接收所述时钟信号；控制电路中的各个寄存器按序号串行排列，形成序号小的寄存器的输出端连接序号大的寄存器的输入端，序号最小的寄存器的输入端接收所述控制信号；所述或门按序号串行排列，形成序号小的或门的输出端连接序号大的或门的未接收第一时钟信号的输入端，序号最大的寄存器的输出端连接序号最小的或门的未接收第一时钟信号的输入端，序号最大的或门的输出端为控制电路中用于连接一个时钟域中的寄存器的输出端。

本发明实施例的有益效果包括：

本发明实施例提供的控制方法和控制电路，通过使能控制电路在异步复位信号由有效变为无效之前将接收到的时钟信号的频率调节至第一频率并输出至与该使能控制电路相连的寄存器；其中，第一频率为能够使连接所述使能控制电路的寄存器在同一个时钟周期内接收到无效的异步复位信号，且连接所述使能控制电路的每个寄存器接收到无效的异步复位信号的时钟周期的结束时刻，与其接收到该无效的异步复位信号的时刻之差不小于其恢复时间的时钟信号的频率；即当时钟信号的频率为第一频率时，若异步复位信号在时钟信号的第N个周期内到达该使能控制电路连接的寄存器中异步复位信号传输路径最短的寄存器，则该异步复位信号在时钟信号的第N个周期内也能够到达该使能控制电路连接的寄存器中异步复位信号传输路径最长的寄存器，并且时钟信号的第N个周期的结束时刻与该异步复位信号到达该使能控制电路连接的每个寄存器的时刻之差，不小于该寄存器的recovery time。上述技术方案中，同一时钟域的寄存器能够在同一个时钟周期内解复位，有助于减少由于同一时钟域的寄存器未能在同一个时钟周期内解复位，使得寄存器开始工作后系统内部的逻辑功能出现异常的概率。另外，上述技术方案有助于使得该使能控制电路连接的寄存器均能够满足recovery time和removal time的要求，有助于避免寄存器在工作时输出亚稳态。

附图说明

图1a为现有技术中包含两个寄存器的系统的结构示意图；

图1b为现有技术中包含两个寄存器的系统的工作时序图；

图2为现有技术中采用同步化的异步复位时的电路的结构示意图；

图3为本发明实施例提供的控制方法之一的流程图；

图4为现有技术中采用未同步化的异步复位时的电路的结构示意图；

图5为本发明实施例提供的控制电路与时钟域中的寄存器连接的关系之一的结构示意图；

图6为本发明实施例提供的控制方法之二的流程图；

图7为本发明实施例提供的控制方法之三的流程图；

图8为本发明实施例提供的控制方法之四的流程图；

图9为本发明实施例中控制信号的生成方法的流程图；

图10为本发明实施例提供的异步复位电路之二的结构示意图；

图11为本发明实施例提供的异步复位电路之三的结构示意图；

图12为本发明实施例提供的控制电路之一的结构示意图；

图13为本发明实施例提供的控制电路之二的结构示意图；

图14为本发明实施例提供的控制电路中的调节生成电路的结构示意图之一；

图15为本发明实施例提供的控制电路中的调节生成电路的结构示意图之二。

具体实施方式

本发明实施例提供的一种控制方法和控制电路，通过控制电路在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前将接收到的第一时钟信号的频率调节至第一频率，生成第二时钟信号，并向位于该时钟域中的寄存器输出第二时钟信号；其中，位于该时钟域中的寄存器接收到的异步复位信号的结束时刻在第二时钟信号的一个时钟周期内，该时钟周期的结束时刻与位于该时钟域中的寄存器接收到的异步复位信号的结束时刻之差大于或等于该寄存器的恢复时间，该时钟周期的结束时刻是第二时钟信号作用于所述寄存器的一个作用沿的时刻。由于本发明实施例提供的控制方法和控制电路能够保证一个时钟域中的寄存器接收到的异步复位信号在第二时钟信号的一个时钟周期内，使得一个时钟域中的寄存器能够在第二时钟信号的一个时钟周期内解复位，有助于减少由于同一时钟域的不同的寄存器在不同的时刻解复位，从而导致系统内部逻辑功能出现异常的概率。

下面结合说明书附图，对本发明实施例提供的一种控制方法及控制电路的具体实施方式进行说明。

本发明实施例提供的一种控制方法，如图3所示，包括：

S301、控制电路接收第一时钟信号和异步复位信号；

S302、在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，控制电路将第一时钟信号的频率调节为第一频率，生成第二时钟信号；

S303、控制电路向所述寄存器输出第二时钟信号，其中，位于该时钟域中的寄存器接收到的异步复位信号的结束时刻在第二时钟信号的一个时钟周期内，第二时钟信号的一个时钟周期的结束时刻是第二时钟信号作用于所述寄存器的一个作用沿的时刻。

在采用未同步化的异步复位方法时，如图4所示，复位信号rst_a_n不会经过同步处理，即时钟域0的寄存器接收到的复位信号rst_a_n未与时钟信号clk_0进行同步，时钟域1的寄存器接收到的复位信号rst_a_n未与时钟信号clk_1进行同步，…，时钟域N的寄存器接收到的复位信号rst_a_n未与时钟信号clk_N进行同步，复位信号rst_a_n直接输入到寄存器的异步复位/置位端。由于复位信号到达同一时钟域中的不同寄存器的路径不同，这会导致到达不同寄存器的延时时长不同，从而使得同一时钟域的不同寄存器在不同的时刻复位/解复位，例如，对于同一时钟域中的寄存器A和寄存器B，复位信号达到寄存器A的路径较短，到达寄存器A时正好寄存器A的时钟信号的跳变沿即将到来，则寄存器A在该跳变沿前的一个时钟周期解复位/解复位，但是，由于复位信号到达寄存器B的路径较长，到达寄存器B时正好寄存器B的时钟信号的跳变沿刚刚过去，则寄存器B在该跳变沿后的一个时钟周期复位/解复位，由于解复位之后，寄存器就开始正常工作，如果解复位的时刻不同，同一时钟域中的寄存器就可能在不同的时钟周期开始正常工作，这就可能导致系统内部逻辑功能的异常。

而本发明实施例提供的控制方法能够保证一个时钟域中的寄存器接收到的异步复位信号在第二时钟信号的一个时钟周期内，使得一个时钟域中的寄存器能够在第二时钟信号的一个时钟周期内解复位，有助于减少由于同一时钟域的不同的寄存器在不同的时刻解复位，从而导致系统内部逻辑功能出现异常的概率。

另外，由于在采用未同步化的异步复位时，异步复位信号与时钟信号的时序不确定，布线工具无法对恢复时间（recovery time）和移除时间（removal time）进行正确的评估和分析，这会导致recovery time和removal time不满足而造成寄存器输出亚稳态信号，从而使整个系统功能异常。

因此，可选地，位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻所在的第二时钟信号的时钟周期的结束时刻，与位于该时钟域中的寄存器接收到的异步复位信号的结束时刻之差大于或等于该寄存器的恢复时间。

例如，当时钟域N中的寄存器接收到的异步复位信号的结束时刻在第二时钟信号的第K个时钟周期，第K个时钟周期的结束时刻与时钟域N中的寄存器接收到的异步复位信号的结束时刻之差大于或等于该寄存器的恢复时间。当时钟域N中有两个以上的寄存器时，可以是一部分寄存器接收到的异步复位信号的结束时刻之差大于或等于其自身的恢复时间，也可以是所有的寄存器接收到的异步复位信号的结束时刻之差大于或等于其自身的恢复时间。

当一个时钟域中的部分寄存器接收到的异步复位信号的结束时刻之差大于或等于其自身的恢复时间时，本发明实施例提出的控制方法还可以保证这一部分寄存器的recovery time和removal time得到满足，从而保证这一部分寄存器不会由于recoverytime和removal time不满足而输出亚稳态信号，从而降低了由于一个时钟域中的寄存器输出亚稳态，而导致整个系统功能异常的可能性。

当一个时钟域中的所有寄存器接收到的异步复位信号的结束时刻之差都大于或等于其自身的恢复时间时，本发明实施例提出的控制方法还可以保证该时钟域中的所有寄存器的recovery time和removal time得到满足，从而保证该时钟域中的各个寄存器不会由于recovery time和removal time不满足而输出亚稳态信号，从而克服了由于寄存器输出亚稳态，而导致整个系统功能异常的问题。

例如，本发明实施例提供的控制电路在用于异步复位时，一个控制电路连接一个时钟域中的寄存器，如图5所示。图5中包括N个时钟域中的寄存器，时钟域0的寄存器clockdomain0register，时钟域1的寄存器clock domain1 register，…，时钟域N的寄存器clockdomain N register；N个使能控制电路，控制电路ENABLE CONTROL0，控制电路ENABLECONTROL1，…，控制电路ENABLE CONTROL N，其中控制电路ENABLE CONTROL0接收第一时钟信号clk_01，并向时钟域0的寄存器clock domain0register的时钟信号接收端clk0输出处理后的时钟信号，控制电路ENABLE CONTROL1接收第一时钟信号clk_11，并向时钟域1的寄存器clock domain1register的时钟信号接收端clk1输出处理后的时钟信号，…，控制电路ENABLE CONTROL N接收第一时钟信号clk_N1，并向时钟域N的寄存器clock domain Nregister的时钟信号接收端clkN输出处理后的时钟信号。时钟域0的寄存器clock domain0register的异步复位端rst_n，时钟域1的寄存器clock domain1register的异步复位端rst_n，…，时钟域N的寄存器clock domain N register的异步复位端rst_n，以及控制电路ENABLE CONTROL0，控制电路ENABLE CONTROL1，…，控制电路ENABLE CONTROL N分别接收异步复位信号rst_a_n。

控制电路ENABLE CONTROL0在时钟域0的寄存器的异步复位端接收到的异步复位信号rst_a_n的结束时刻前将接收到的第一时钟信号clk_01的频率调节为第一频率，从而生成第二时钟信号clk_02并输出。当时钟域0的寄存器clock domain0register接收到的第二时钟信号clk_02时，时钟域0的寄存器clock domain0register中的每个寄存器接收到的异步复位信号rst_a_n的结束时刻在第二时钟信号clk_02的同一个时钟周期内，即如果时钟域0的寄存器clock domain0register中的接收异步复位信号rst_a_n路径最短的寄存器接收到的异步复位信号rst_a_n的结束时刻在第二时钟信号clk_02的第K个周期内，那么时钟域0的寄存器clock domain0register中的接收异步复位信号rst_a_n路径最长的寄存器接收到的异步复位信号rst_a_n的结束时刻也在第二时钟信号clk_02的第K个周期内。并且第K个周期的结束时刻与时钟域0的寄存器clock domain0register中的每个寄存器接收到异步复位信号rst_a_n的结束时刻之差，不小于其recovery time，即时钟域0的寄存器clock domain0register中接收异步复位信号rst_a_n延时时长与其recovery time的长度之和最大的寄存器接收到的异步复位信号rst_a_n最晚会在第K个周期的结束时刻减去该寄存器的recovery time的时刻之前结束，从而使得该寄存器能够满足recovery time的要求，由于，在完成复位之后，异步复位信号不再变化，因此，该寄存器也能够满足removaltime的要求。另外，由于时钟域0的寄存器clock domain0 register中的其它寄存器接收异步复位信号rst_a_n的延时时长与其recovery time的长度之和，都小于时钟域0的寄存器clock domain0register中接收异步复位信号rst_a_n延时时长与其recovery time的长度之和最大的寄存器的延时时长与其recovery time的长度之和，因此，时钟域0的寄存器clock domain0 register中的其它任意一个寄存器接收到的异步复位信号rst_a_n都能够在第K个周期的结束时刻，减去该寄存器的recovery time的时刻之前结束，从而使得这些寄存器也能够满足recovery time的要求，进而保证了这些寄存器也能够满足removaltime的要求。因此，有助于减少由于时钟域0的寄存器clock domain 0register不能够在同一个时钟周期开始工作可能导致的系统内的逻辑混乱。有助于减少时钟域0的寄存器clockdomain0register输出亚稳态。

另外，控制电路ENABLE CONTROL0可以在时钟域0的寄存器clockdomain0register接收到的异步复位信号rst_a_n开始之前将接收到的第一时钟信号clk_01的频率调节至第一频率，从而生成第二时钟信号clk_02并输出，也可以在时钟域0的寄存器clock domain0register接收到的异步复位信号rst_a_n由开始时将接收到的第一时钟信号clk_01的频率调节至第一频率，从而生成第二时钟信号clk_02并输出，还可以在时钟域0的寄存器clock domain 0register接收到的异步复位信号rst_a_n开始后且该异步复位信号rst_a_n结束前前将接收到的第一时钟信号clk_01的频率调节至第一频率，从而生成第二时钟信号clk_02并输出。

上述例子是以一个时钟域中的所有寄存器接收到的异步复位信号的结束时刻之差都大于或等于其自身的恢复时间为例进行说明的。

控制电路ENABLE CONTROL1与时钟域1的寄存器clock domain 1register和控制电路ENABLE CONTROL0与时钟域0的寄存器clock domain0 register的工作方式类似，控制电路ENABLE CONTROL N与时钟域N的寄存器clock domain N register和控制电路ENABLECONTROL0与时钟域0的寄存器clock domain0register的工作方式类似，在此不再赘述。

可选地，如图6所示，图3所示的方法还可以包括：

S304、控制电路在该时钟周期的结束时刻之后，向位于该时钟域中的寄存器输出第一时钟信号。

这样，在解复位之后，该时钟域中的寄存器依然可以在第一时钟信号下工作。

继续以图5中的控制电路ENABLE CONTROL0和时钟域0的寄存器clockdomain0register为例进行说明。例如，时钟域0的寄存器clock domain0register接收到的第二时钟信号clk_02时，时钟域0的寄存器clock domain0register中的每个寄存器接收到的异步复位信号rst_a_n的结束时刻在第二时钟信号clk_02的同一个时钟周期内，如第K个时钟周期。那么在第二时钟信号clk_02的第K个时钟周期结束后，向时钟域0的寄存器clockdomain0register中的每个寄存器输出第一时钟信号clk_01。

可选地，如图7所示，图3提供的控制方法中的S303，具体包括：

控制电路在该控制电路接收到的异步复位信号的结束时刻之后的第一时长内，向所述寄存器输出所述第二时钟信号；

图3提供的控制方法，如图7所示，在S303之后还包括：

S305、控制电路在该控制电路接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给所述寄存器，第一时长为第一寄存器接收所述异步复位信号的延时时长与所述第一寄存器的恢复时间的长度之和，

第一时长大于第二寄存器接收所述异步复位信号的延时时长与所述第二寄存器的恢复时间的长度之和，该时钟域中的寄存器包括所述第一寄存器和所述第二寄存器。

也就是说，控制电路在其接收到的异步复位信号结束后依然输出第二时钟信号，直至在其接收到的异步复位信号的结束时刻之后的第一时长结束时，不再输出第二时钟信号，开始输出第一时钟信号。其中，第一寄存器可以为其所在的时钟域中的寄存器中除接收异步复位信号的延时时长与其恢复时间的长度之和最小的寄存器以外的其它任一寄存器。

下面以第一寄存器为其所在的时钟域中的寄存器中接收异步复位信号的延时时长与其恢复时间的长度之和最大的寄存器为例进行说明。

继续以图5中的控制电路ENABLE CONTROL0和时钟域0的寄存器clockdomain0register为例进行说明。控制电路ENABLE CONTROL0在时钟域0的寄存器clockdomain0register接收到的异步复位信号rst_a_n的结束时刻之前将接收到的第一时钟信号clk_01的频率降为0并输出，并在异步复位信号rst_a_n结束时刻后等待第一时长。在等待的第一时长中，控制电路ENABLE CONTROL0向时钟域0的寄存器clock domain0register输出的第二时钟信号clk_02为一个电平信号，高电平信号或者低电平信号，第一时长为时钟域0的寄存器clock domain0register中的各个寄存器接收异步复位信号rst_a_n的延时时长与其recovery time的长度之和的最大值。若控制电路ENABLECONTROL0接收到的异步复位信号rst_a_n在t0时刻结束，时钟域0的寄存器clock domain0register中的接收异步复位信号rst_a_n的延时时长与其recovery time的长度之和最大的寄存器，接收到的异步复位信号rst_a_n在t1时刻结束，则该寄存器接收异步复位信号rst_a_n的延时时长为t1-t0，该寄存器的recovery time的长度为Δt，则第一时长为t1-t0+Δt。在等待第一时长之后，时钟域0的寄存器clock domain0register接收到的异步复位信号rst_a_n都能够结束，并都能够满足recovery time和removal time的要求。因此，在第一时长结束后，时钟域0的寄存器clock domain0register都能够停止复位开始工作。

可选地，图3提供的控制方法，如图8所示，S302具体包括：

控制电路根据接收到的控制信号生成调节频率使能信号，并在调节频率使能信号开始后至所述调节频率使能信号结束前，将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号。

如图8所示，S305具体包括：

控制电路在调节频率使能信号结束后，将第一时钟信号输出给该时钟域中的寄存器，其中，调节频率使能信号的结束时刻等于或者晚于控制电路接收到的异步复位信号的结束时刻与第一时长之和的时刻。

继续以图5中的控制电路ENABLE CONTROL0和时钟域0的寄存器clockdomain0register为例进行说明。控制电路ENABLE CONTROL0根据控制信号ctr_sig生成频率使能信号，并在该频率使能信号开始后至该频率使能信号结束前，将接收到的第一时钟信号clk_01的频率降为零，从而生成第二时钟信号clk_02并输出，第二时钟信号clk_02是一个电平信号，高电平信号或者低电平信号；以及在该频率使能信号结束后，将接收到的第一时钟信号clk_01输出；该频率使能信号的结束时刻不早于控制电路ENABLE CONTROL0接收到的异步复位信号rst_a_n的结束时刻与所述第一时长之和的时刻。时钟域0的寄存器clock domain0register在接收到的异步复位信号rst_a_n开始时复位，并在接收到的异步复位信号rst_a_n结束时停止复位，以及在停止复位后根据接收到的来自控制电路ENABLECONTROL0的第一时钟信号clk_01工作。

可选地，控制信号的生成可以采用如图9所示的方法流程，包括：

S901、根据接收到的预设的时钟信号滤去控制电路接收到的异步复位信号中的毛刺，得到滤去毛刺后的异步复位信号；

S902、将滤去毛刺后的异步复位信号进行延迟处理，得到控制信号，其中，控制信号的结束时刻晚于控制电路接收到的异步复位信号的结束时刻。

例如，本发明实施例提供的控制电路在用于异步复位时，一个控制电路连接一个时钟域中的寄存器，如图10所示。图10中包括N个时钟域中的寄存器，时钟域0的寄存器clock domain0register，时钟域1的寄存器clock domain1register，…，时钟域N的寄存器clock domain N register；N个使能控制电路，控制电路ENABLE CONTROL0，控制电路ENABLE CONTROL1，…，控制电路ENABLE CONTROL N，其中控制电路ENABLE CONTROL0接收第一时钟信号clk_01和预设的时钟信号clk_r0，并向时钟域0的寄存器clockdomain0register的时钟信号接收端clk0输出处理后的时钟信号，控制电路ENABLECONTROL1接收第一时钟信号clk_11和预设的时钟信号clk_r1，并向时钟域1的寄存器clockdomain1register的时钟信号接收端clk1输出处理后的时钟信号，…，控制电路ENABLECONTROL N接收第一时钟信号clk_N1和预设的时钟信号clk_rN，并向时钟域N的寄存器clock domain N register的时钟信号接收端clkN输出处理后的时钟信号。时钟域0的寄存器clock domain0register的异步复位端rst_n，时钟域1的寄存器clock domain1register的异步复位端rst_n，…，时钟域N的寄存器clock domain N register的异步复位端rst_n，各个控制电路接收到的预设时钟信号可以相同，也可以不同，图10中以各个控制电路接收到的预设时钟信号不同为例进行说明。

图10所示的控制电路ENABLE CONTROL0根据接收到的预设的时钟信号clk_r0滤去异步复位信号rst_a_n中的毛刺，并将滤去毛刺后的异步复位信进行延迟处理，得到控制信号ctr_sig0；控制电路ENABLE CONTROL1根据接收到的预设的时钟信号clk_r1滤去异步复位信号rst_a_n中的毛刺，并将滤去毛刺后的异步复位信进行延迟处理，得到控制信号ctr_sig1；…；控制电路ENABLE CONTROL_N根据接收到的预设的时钟信号clk_rN滤去异步复位信号rst_a_n中的毛刺，并将滤去毛刺后的异步复位信进行延迟处理，得到控制信号ctr_sigN。

控制电路ENABLE CONTROL1与时钟域1的寄存器clock domain 1register和控制电路ENABLE CONTROL0与时钟域0的寄存器clock domain0 register的工作方式类似，控制电路ENABLE CONTROL N与时钟域N的寄存器clock domain N register和控制电路ENABLECONTROL0与时钟域0的寄存器clock domain0register的工作方式类似，在此不再赘述。

较佳地，当每个控制电路得到的控制信号相同时，图10中的N个控制电路ENABLECONTROL0至ENABLE CONTROL_N中的滤波延迟功能可以由一个滤波延迟电路来替代，如图11所示。图11中的N个控制电路ENABLECONTROL0至ENABLE CONTROL_N中的各个控制电路均不再具有滤去异步复位信号rst_a_n中的毛刺，并将滤去毛刺后的异步复位信进行延迟处理的功能，图11中的滤波延迟电路DELAY具有滤去异步复位信号rst_a_n中的毛刺，并将滤去毛刺后的异步复位信进行延迟处理的功能，滤波延迟电路DELAY得到控制信号ctr_sig，并输出给控制电路ENABLE CONTROL0至ENABLE CONTROL_N。

另外滤波延迟电路的功能还可以通过软件来实现，本发明实施例提供的控制电路中不再具有滤去异步复位信号中的毛刺，并将滤去毛刺后的异步复位信进行延迟处理的功能；通过软件根据预设的时钟信号滤去异步复位信号中的毛刺，并将滤去毛刺后的异步复位信进行延迟处理，得到控制信号，并分别输出给控制电路ENABLE CONTROL0至ENABLECONTROL_N，或者直接给出一个控制信号。

可选地，控制电路根据控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至调节频率使能信号结束前，将接收到的第一时钟信号的频率调节为第一频率，从而生成第二时钟信号；以及在所述调节频率使能信号结束后，将接收到的第一时钟信号输出，具体包括：

所述控制电路中的接收所述控制信号的寄存器，在所述控制信号为低电平信号且接收到的第一时钟信号的作用沿后，输出低电平信号；并在所述控制信号为高电平信号且接收到的第一时钟信号的作用沿后，输出高电平信号；

所述控制电路中的其它寄存器，在接收到其连接的寄存器输出的低电平信号且接收到的第一时钟信号的作用沿后，输出低电平信号；并在接收到其连接的寄存器输出的高电平信号且接收到的第一时钟信号的作用沿后，输出高电平信号；

所述控制电路中接收来自所述控制电路中的寄存器输出的信号的与门，在接收到低电平信号时，输出低电平信号；在接收到高电平信号时，将接收到的第一时钟信号输出；其中，所述与门接收到的来自所述控制电路中的寄存器输出的信号为所述调节频率使能信号；

所述控制电路中的其它与门，在接收到其连接的与门输出的低电平信号时，输出低电平信号；在接收到其连接的与门输出的高电平信号时，将接收到的第一时钟信号输出。

可选地，所述控制电路根据控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至调节频率使能信号结束前，将接收到的第一时钟信号的频率调节为第一频率，从而生成第二时钟信号；以及在所述调节频率使能信号结束后，将接收到的第一时钟信号输出，具体包括：

所述控制电路中的接收所述控制信号的寄存器，在所述控制信号为高电平信号且接收到的第一时钟信号的作用沿后，输出高电平信号；并在所述控制信号为低电平信号且接收到的第一时钟信号的作用沿后，输出低电平信号；

所述控制电路中的其它寄存器，在接收到其连接的寄存器输出的高电平信号且接收到的第一时钟信号的作用沿后，输出高电平信号；并在接收到其连接的寄存器输出的低电平信号且接收到的第一时钟信号的作用沿后，输出低电平信号；

所述控制电路中接收所述控制电路中的寄存器输出的信号的或门，在接收到高电平信号时，输出高电平信号；在接收到低电平信号时，将接收到的第一时钟信号输出；其中，所述或门接收到的来自所述控制电路中的寄存器输出的信号为所述调节频率使能信号；

所述控制电路中的其它或门，在接收到其连接的或门输出的高电平信号时，输出高电平信号；在接收到其连接的或门输出的低电平信号时，将接收到的时钟信号输出。

基于同一发明构思，本发明实施例还提供了一种控制电路，由于该控制电路所解决问题的原理与前述控制方法相似，因此该控制电路的实施可以参见前述方法的实施，重复之处不再赘述。

本发明实施例还提供一种控制电路。所述控制电路可以用于执行图3所示的方法。如图12所示，所述控制电路包括：

接收电路121，用于接收第一时钟信号和异步复位信号。

调节生成电路122，用于在位于一个时钟域中的寄存器接收到的所述异步复位信号的结束时刻之前，将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号并输出给输出电路123，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内，所述时钟周期的结束时刻与位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻之差大于或等于所述寄存器的恢复时间，所述时钟周期的结束时刻是所述第二时钟信号作用于所述寄存器的一个作用沿的时刻。

输出电路123，用于将接收到的来自调节生成电路122的信号向所述寄存器输出。

可选地，调节生成电路122，还用于在所述时钟周期的结束时刻之后，将所述第一时钟信号输出给输出电路123。

可选地，调节生成电路122，具体用于在接收电路121接收到的异步复位信号的结束时刻之后的第一时长内，向输出电路123输出所述第二时钟信号。

调节生成电路122还用于：

在接收电路121接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给输出电路123，所述第一时长为第一寄存器接收所述异步复位信号的延时时长与所述第一寄存器的恢复时间的长度之和；

所述第一时长大于第二寄存器接收所述异步复位信号的延时时长与所述第二寄存器的恢复时间的长度之和，所述寄存器包括所述第一寄存器和所述第二寄存器。

可选地，调节生成电路122，具体用于根据接收到的控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至所述调节频率使能信号结束前，将所述第一时钟信号的频率调节为所述第一频率，生成所述第二时钟信号并输出给输出电路123；并在所述调节频率使能信号结束后，将所述第一时钟信号输出给输出电路123，所述调节频率使能信号的结束时刻等于或者晚于接收电路121接收到的异步复位信号的结束时刻与所述第一时长之和的时刻。

可选地，如图13所示，图13提供的控制电路还包括滤波延迟电路124；

接收电路121，还用于接收预设的时钟信号，并将接收到的异步复位信号和预设的时钟信号出输给所述滤波延迟电路124；

滤波延迟电路124，用于根据接收到的预设的时钟信号滤去接收到的异步复位信号中的毛刺，得到滤去毛刺后的异步复位信号；并将所述滤去毛刺后的异步复位信号进行延迟处理，得到所述控制信号并传输给调节生成电路122，所述控制信号的结束时刻晚于接收电路121接收到的异步复位信号的结束时刻。

可选地，当控制信号、第一时钟信号和第二时钟信号低电平有效时，本发明实施例提供的控制电路中的调节生成电路包括至少一个寄存器和至少一个双输入单输出的与门；每个与门的一个输入端和控制电路中的各个寄存器的时钟信号输入端均接收所述第一时钟信号；控制电路中的各个寄存器按序号串行排列，形成序号小的寄存器的输出端连接序号大的寄存器的输入端，序号最小的寄存器的输入端接收所述控制信号；所述与门按序号串行排列，形成序号小的与门的输出端连接序号大的与门的未接收所述第一时钟信号的输入端，序号最大的寄存器的输出端连接序号最小的与门的未接收第一时钟信号的输入端，序号最大的与门的输出端为控制电路中用于连接一个时钟域中的寄存器的输出端。控制电路中的寄存器可以是D触发器，也可以是RS触发器等。

图14所示的控制电路电路中的调节生成电路包括两个寄存器和一个双输入单输出的与门，这两个寄存器均为D触发器。触发器D1的输入端D接收控制信号clk_ctr，触发器D2的输入端连接触发器D1的输出端，触发器D1的时钟端和触发器D2的时钟端均接收第一时钟信号，若该控制电路为ENABLE CONTROL0，则触发器D1接收到的第一时钟信号为clk_01，触发器D1还接收控制信号ctr_sig，触发器D2接收到的第一时钟信号为clk_01，触发器D2的输出端输出调节频率使能信号clkena_0，控制电路ENABLE CONTROL0中的与门的一个输入端接收触发器D2输出的调节频率使能信号clkena_0，另一个输入端接收第一时钟信号clk_01，控制电路ENABLE CONTROL0在调节频率使能信号clkena_0开始时刻之后，将接收到的第一时钟信号clk_01的频率降为0，从而生成第二时钟信号clk_02并输出，此时，第二时钟信号clk_02为低电平信号，而在调节频率使能信号clkena_0结束时刻之后，将接收到的第一时钟信号clk_01输出。

可选地，当控制信号、第一时钟信号和第二时钟信号高电平有效时，本发明实施例提供的控制电路中的调节生成电路包括至少一个寄存器和至少一个双输入单输出的或门；每个或门的一个输入端和控制电路中的各个寄存器的时钟信号输入端均接收所述时钟信号；控制电路中的各个寄存器按序号串行排列，形成序号小的寄存器的输出端连接序号大的寄存器的输入端，序号最小的寄存器的输入端接收所述控制信号；所述或门按序号串行排列，形成序号小的或门的输出端连接序号大的或门的未接收第一时钟信号的输入端，序号最大的寄存器的输出端连接序号最小的或门的未接收第一时钟信号的输入端，序号最大的或门的输出端为控制电路中用于连接一个时钟域中的寄存器的输出端。控制电路中的寄存器可以是D触发器，也可以是RS触发器等。

图15所示的控制电路中的调节生成电路包括两个寄存器和一个双输入单输出的或门，这两个寄存器均为D触发器。触发器D1的输入端D接收控制信号clk_ctr，触发器D2的输入端连接触发器D1的输出端，触发器D1的时钟端和触发器D2的时钟端均接收第一时钟信号，若该控制电路为ENABLE CONTROL0，则触发器D1接收到的第一时钟信号为clk_01，触发器D1还接收控制信号ctr_sig，触发器D2接收到的第一时钟信号为clk_01，触发器D2的输出端输出调节频率使能信号clkena_0，控制电路ENABLE CONTROL0中的或门的一个输入端接收触发器D2输出的调节频率使能信号clkena_0，另一个输入端接收第一时钟信号clk_01，控制电路ENABLE CONTROL0在调节频率使能信号clkena_0开始时刻之后，将接收到的第一时钟信号clk_01的频率降为0，从而生成第二时钟信号clk_02并输出，此时，第二时钟信号clk_02为高电平信号，而在调节频率使能信号clkena_0结束时刻之后，将接收到的第一时钟信号clk_01输出。

本发明实施例提供的控制电路不但可以通过现场可编程门阵列（FPGA，FieldProgrammable Gate Areay）器件实现，还可以通过专用集成电路（ASIC，ApplicationSpecific Integrated Circuit）实现。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明实施例可以通过硬件实现，也可以借助软件加必要的通用硬件平台的方式来实现。基于这样的理解，本发明实施例的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质（可以是CD-ROM，U盘，移动硬盘等）中，包括指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行上述各个实施例所述的方法。所述计算机设备可以包括处理器。所述处理器可以通过访问所述指令执行上述各个实施例所述的方法。所述处理器可以是中央处理单元（central processing unit，CPU）。

本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。

本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种异步复位方法，其特征在于，包括：

控制电路接收第一时钟信号和异步复位信号；

在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，所述控制电路向所述寄存器输出所述第二时钟信号，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内，所述时钟周期的结束时刻是所述第二时钟信号作用于所述寄存器的一个作用沿的时刻。

2.如权利要求1所述的方法，其特征在于，所述时钟周期的结束时刻与位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻之差大于或等于所述寄存器的恢复时间。

3.如权利要求1所述的方法，其特征在于，所述方法还包括：

所述控制电路在所述时钟周期的结束时刻之后，向所述寄存器输出所述第一时钟信号。

4.如权利要求1所述的方法，其特征在于，所述控制电路向位于一个时钟域中的寄存器输出所述第二时钟信号，具体包括：

所述控制电路在所述控制电路接收到的异步复位信号的结束时刻之后的第一时长内，向所述寄存器输出所述第二时钟信号；

所述控制电路向位于一个时钟域中的寄存器输出所述第二时钟信号以后，所述方法还包括：

所述控制电路在所述控制电路接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给所述寄存器，所述寄存器包括第一寄存器和第二寄存器，所述第一时长为所述第一寄存器接收所述异步复位信号的延时时长与所述第一寄存器的恢复时间的长度之和；

所述第一时长大于所述第二寄存器接收所述异步复位信号的延时时长与所述第二寄存器的恢复时间的长度之和。

5.如权利要求4所述的方法，其特征在于，所述控制电路将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号，具体包括：

所述控制电路根据控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至所述调节频率使能信号结束前，将所述第一时钟信号的频率调节为所述第一频率，生成所述第二时钟信号；

所述控制电路在所述控制电路接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给所述寄存器包括：

所述控制电路在所述调节频率使能信号结束后，将所述第一时钟信号输出给所述寄存器，所述调节频率使能信号的结束时刻等于或者晚于所述控制电路接收到的异步复位信号的结束时刻与所述第一时长之和的时刻。

6.如权利要求5所述的方法，其特征在于，所述控制信号通过如下途径生成：

根据接收到的预设的时钟信号滤去所述异步复位信号中的毛刺，得到滤去毛刺后的异步复位信号；

将所述滤去毛刺后的异步复位信号进行延迟处理，得到所述控制信号，所述控制信号的结束时刻晚于所述控制电路接收到的异步复位信号的结束时刻。

7.一种异步复位电路，其特征在于，包括：

接收电路，用于接收第一时钟信号和异步复位信号；

调节生成电路，用于在位于一个时钟域中的寄存器接收到的异步复位信号的结束时刻之前，将所述第一时钟信号的频率调节为第一频率，生成第二时钟信号并输出给输出电路，其中，位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻在所述第二时钟信号的一个时钟周期内，所述时钟周期的结束时刻是所述第二时钟信号作用于所述寄存器的一个作用沿的时刻；

输出电路，用于将接收到的来自调节生成电路的信号向所述寄存器输出。

8.如权利要求7所述的异步复位电路，其特征在于，所述时钟周期的结束时刻与位于所述时钟域中的寄存器接收到的所述异步复位信号的结束时刻之差大于或等于所述寄存器的恢复时间。

9.如权利要求7所述的异步复位电路，其特征在于，所述调节生成电路还用于：

在所述时钟周期的结束时刻之后，将所述第一时钟信号输出给输出电路。

10.如权利要求7所述的异步复位电路，其特征在于，所述调节生成电路具体用于：

在所述接收电路接收到的异步复位信号的结束时刻之后的第一时长内，向所述输出电路输出所述第二时钟信号；

所述调节生成电路还用于：

在所述接收电路接收到的异步复位信号的结束时刻之后的第一时长之后，将所述第一时钟信号输出给所述输出电路，所述寄存器包括第一寄存器和第二寄存器，所述第一时长为所述第一寄存器接收所述异步复位信号的延时时长与所述第一寄存器的恢复时间的长度之和；

所述第一时长大于所述第二寄存器接收所述异步复位信号的延时时长与所述第二寄存器的恢复时间的长度之和。

11.如权利要求10所述的异步复位电路，其特征在于，所述调节生成电路具体用于：

根据接收到的控制信号生成调节频率使能信号，并在所述调节频率使能信号开始后至所述调节频率使能信号结束前，将所述第一时钟信号的频率调节为所述第一频率，生成所述第二时钟信号并输出给所述输出电路；并在所述调节频率使能信号结束后，将所述第一时钟信号输出给所述输出电路，所述调节频率使能信号的结束时刻等于或者晚于所述接收电路接收到的异步复位信号的结束时刻与所述第一时长之和的时刻。

12.如权利要求11所述的异步复位电路，其特征在于，所述异步复位电路还包括滤波延迟电路；

所述接收电路，还用于接收预设的时钟信号，并将接收到的异步复位信号和预设的时钟信号出输给所述滤波延迟电路；

所述滤波延迟电路，用于根据接收到的预设的时钟信号滤去接收到的异步复位信号中的毛刺，得到滤去毛刺后的异步复位信号；并将所述滤去毛刺后的异步复位信号进行延迟处理，得到所述控制信号并传输给所述调节生成电路，所述控制信号的结束时刻晚于所述接收电路接收到的异步复位信号的结束时刻。