CN101135924A - 一种异步复位电路及其实现方法 - Google Patents

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Abstract

本发明公开了一种异步复位电路及其实现方法，其电路包括一第一寄存器和一第二寄存器，时钟输入信号分别连接到该第一寄存器和该第二寄存器的时钟输入端；外部复位信号分别连接到该第一寄存器和第二寄存器的异步复位输入端；该第一寄存器的数据输入端接逻辑高电平，其数据输出端连接到该第二寄存器的数据输入端，该第二寄存器的数据输出端为内部复位信号。本发明异步复位电路及其实现方法通过两级寄存器的锁存，在两个时钟周期的作用下，将时钟上升沿与复位信号跳变沿之间不确定的相位关系，变为了确定的相位关系，达到了提高异步复位可靠性的效果。

Description

一种异步复位电路及其实现方法
技术领域
本发明涉及一种异步复位电路及方法，尤其涉及的是各类IC产品中的异步复位电路及其实现方法。
背景技术
在现有的通讯电子领域中，异步复位电路是任何一个IC都不可避免的，比如在系统上电时的复位就是异步复位。一般的IC芯片的异步复位方式都是直接通过外部的复位管脚连接到内部寄存器的异步复位端。
在现有的这种方案下，复位信号撤消与对应的时钟相位关系不确定，如图1所示，为现有技术下异步复位信号与时钟的时序关系示意图，现有技术通过外部的复位管脚直接连接到内部寄存器的异步复位端，由于外部复位信号和时钟关系不确定，如果复位信号撤消时正好在时钟上升沿附近，那么可能使得内部有些寄存器使用的复位信号上升沿在其时钟上升沿之前，而有些寄存器使用的复位信号上升沿在其时钟上升沿之后。
图1中外部复位信号的上升沿使用了3条虚线表示，说明了复位信号撤消的边沿既可能在时钟上升沿前，也可能在时钟上升沿后，甚至就在时钟边沿上的情况；这时就可能会造成系统内的全部寄存器不是同时退出复位状态；有些内部寄存器还保持在复位状态，有些寄存器则已经进入工作状态，导致内部寄存器状态不确定，复位不可靠，因此，现有技术的复位方案可靠性差。
因此，现有技术还有待于改进和发展。
发明内容
本发明的目的在于提供一种异步复位电路及其实现方法，目的是为了克服现有技术中复位不可靠的缺点，提高复位的可靠性。
本发明的技术方案如下：
一种异步复位电路，其中，其包括一第一寄存器和一第二寄存器，时钟输入信号分别连接到该第一寄存器和该第二寄存器的时钟输入端；
外部复位信号分别连接到该第一寄存器和第二寄存器的异步复位输入端：
该第一寄存器的数据输入端接逻辑高电平，其数据输出端连接到该第二寄存器的数据输入端，该第二寄存器的数据输出端为内部复位信号。
一种所述的电路实现方法，其中，所述外部复位信号低有效；当外部复位信号为低电平时，所述第一寄存器和第二寄存器都被复位为低电平，所述第二寄存器的数据输出端为低电平。
所述的电路实现方法，其中，所述电路当外部复位信号变为高电平后，所述第一寄存器、所述第二寄存器的输出分别由第一寄存器的输入数据、第二寄存器的输入数据决定。
所述的电路实现方法，其中，在外部复位信号变为高电平的第一个时钟上升沿到来时，所述第一寄存器的输出端还保持逻辑低电平，其数据输入端的逻辑高电平，被存入该第一寄存器，使第一寄存器的输出在时钟上升沿后一定时间延迟后跟着变成高电平；所述第一寄存器的输出端保持逻辑低电平时，作为第二寄存器的数据输入端，被存入该第二寄存器，使第二寄存器的输出在时钟上升沿后一定时间延迟后还保持低电平。
所述的电路实现方法，其中，所述外部复位信号变为高电平的第二个时钟上升沿到来时，所述第一寄存器的数据输入端、输出端都已经变成逻辑高电平；所述第二寄存器的输出还是低电平，其数据输入端已变成逻辑高电平，该逻辑电平在时钟沿被存入第二寄存器，在时钟上升沿后一定时间延迟后，该第二寄存器的数据输出端也为逻辑高电平。
本发明所提供的一种异步复位电路及其实现方法，与原有技术相比，通过两级寄存器的锁存，在两个时钟周期的作用下，将时钟上升沿与复位信号跳变沿之间不确定的相位关系，变为了确定的相位关系，达到了提高异步复位可靠性的效果。
附图说明
图1为现有技术下时钟与异步复位信号时序关系的示意图；
图2为本发明所提供的异步复位电路原理示意图；
图3为本发明的异步复位电路处理后的内部复位信号与时钟关系波形示意图。
具体实施方式
以下结合附图，对本发明的各较佳实施例进行较为详细的说明。
本发明的一种异步复位电路，如图2所示，其中包含2个单元：第一寄存器1和第二寄存器2，时钟输入信号通过时钟端口连接到第一寄存器1的时钟输入端CK1和第二寄存器2的时钟输入端CK2，外部复位信号通过外部复位端口分别连接到第一寄存器1的异步复位输入端和第二寄存器2的异步复位输入端。所述第一寄存器1的数据输入端D1连接至固定的逻辑高电平(“1”)，第一寄存器1的数据输出端Q1连接至第二寄存器2的数据输入端D2，所述第二寄存器2的数据输出端Q2输出信号就是内部对应时钟域的异步复位信号。
本发明电路实现方法中，外部复位信号低有效。当外部复位信号为低电平时，第一寄存器1和第二寄存器2都被复位为低电平，第二寄存器2的数据输出端为低电平，即内部复位信号为低电平。
当外部复位信号变为高电平后，第一寄存器1、第二寄存器2的输出分别由第一寄存器1的输入数据、第二寄存器2的输入数据决定。
复位信号变为高电平的第一个时钟上升沿到来时，第一寄存器1的输出端还保持逻辑低电平，数据输入端的逻辑高电平，被存入第一寄存器1，使第一寄存器1的输出在时钟上升沿后一定时间延迟后也跟着变成高电平；复位信号变为高电平的第一个时钟上升沿到来时，第一寄存器1的输出端还保持逻辑低电平，作为第二寄存器2的数据输入端，被存入第二寄存器2，使第二寄存器2的输出在时钟上升沿后一定时间延迟后还保持低电平，内部复位信号仍然为低电平。
复位信号变为高电平的第二个时钟上升沿到来时，第一寄存器1的数据输入端、输出端都已经变成逻辑高电平；第二寄存器2的输出还是低电平，其数据输入端已变成逻辑高电平，该逻辑电平在时钟沿被存入第二寄存器2，在时钟上升沿后一定时间延迟后，第二寄存器2的数据输出端也为逻辑高电平，即内部复位信号变为高电平。第二寄存器2的数据输出端为内部的异步复位信号。
由此可以看到，无论外部复位信号撤消时(从低电平到高电平的上升沿)跟时钟上升沿的相位关系如何，内部复位信号从低电平到高电平的上升沿肯定落在时钟上升沿后一个较小的时间延迟内，系统内部全部的寄存器使用相同电平值的复位信号，同时退出复位状态，进入工作状态。
如图3所示，在外部复位撤消的第一个时钟上升沿，第一寄存器1的数据输出端Q1在时钟作用下，将逻辑高电平锁存到第一寄存器1，如图3所示的数据输出Q1的波形；第二寄存器2在该时钟沿将第一寄存器1的输出锁存到第二寄存器2，即为内部复位信号，仍然为逻辑低电平。在第二个时钟上升沿，第一寄存器1的输出继续为逻辑高电平，第二寄存器2将第一寄存器1的逻辑高电平锁存输出，即内部复位信号变高。内部复位信号的上升沿相对于时钟的相位始终在时钟上升沿后一个较小的延迟时间内。
由此可见本发明电路实现方法简单，全同步设计，可靠性能好。如图1和图3分别表明了采用原有技术和本发明电路技术的异步复位信号与时钟的相位关系。从图1和图3可以看出，采用本发明所述方法，与原有技术相比，通过两级寄存器的锁存，在两个时钟周期的作用下，将时钟上升沿与复位信号跳变沿之间不确定的相位关系，变为了确定的相位关系，保证内部复位信号的上升沿始终在时钟上升沿后一定时间内，以保证内部寄存器复位信号与时钟有效沿之间的时序关系，复位信号撤消后，系统内全部寄存器能够同时退出复位状态，进入工作状态，从而达到了提高异步复位可靠性的效果。
应当理解的是，上述针对具体实施方式的描述较为具体，并不能因此而认为是对本发明专利保护范围的限制，本发明的专利保护范围应以所附权利要求为准。

Claims (5)

1.一种异步复位电路，其特征在于，其包括一第一寄存器和一第二寄存器，时钟输入信号分别连接到该第一寄存器和该第二寄存器的时钟输入端；
外部复位信号分别连接到该第一寄存器和第二寄存器的异步复位输入端；
该第一寄存器的数据输入端接逻辑高电平，其数据输出端连接到该第二寄存器的数据输入端，该第二寄存器的数据输出端为内部复位信号。
2.一种如权利要求1所述的电路实现方法，其特征在于，所述外部复位信号低有效；当外部复位信号为低电平时，所述第一寄存器和第二寄存器都被复位为低电平，所述第二寄存器的数据输出端为低电平。
3.根据权利要求2所述的电路实现方法，其特征在于，所述电路当外部复位信号变为高电平后，所述第一寄存器、所述第二寄存器的输出分别由第一寄存器的输入数据、第二寄存器的输入数据决定。
4.根据权利要求3所述的电路实现方法，其特征在于，在外部复位信号变为高电平的第一个时钟上升沿到来时，所述第一寄存器的输出端还保持逻辑低电平，其数据输入端的逻辑高电平，被存入该第一寄存器，使第一寄存器的输出在时钟上升沿后一定时间延迟后跟着变成高电平；所述第一寄存器的输出端保持逻辑低电平时，作为第二寄存器的数据输入端，被存入该第二寄存器，使第二寄存器的输出在时钟上升沿后一定时间延迟后还保持低电平。
5.根据权利要求3所述的电路实现方法，其特征在于，所述外部复位信号变为高电平的第二个时钟上升沿到来时，所述第一寄存器的数据输入端、输出端都已经变成逻辑高电平；所述第二寄存器的输出还是低电平，其数据输入端已变成逻辑高电平，该逻辑电平在时钟沿被存入第二寄存器，在时钟上升沿后一定时间延迟后，该第二寄存器的数据输出端也为逻辑高电平。
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