CN107562164A - 一种cpld/fpga输入复位信息号预处理电路及方法 - Google Patents
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Abstract
本发明公开了一种CPLD/FPGA输入复位信息号预处理电路及方法，预处理电路包括异步复位电路和双跳电路，所述异步复位电路用于获取复位信号，对复位信号进行异步复位处理；所述双跳电路用于稳定复位信号，对复位信号进行两级寄存器处理。方法包括将复位信号接入异步复位电路，对复位信号进行异步复位处理；利用双跳电路对所述复位信号进行两级寄存器处理。本发明能够使准确捕捉复位信号，并保证输入CPLD/FPGA的复位信号的稳定性。
Description
技术领域
本发明涉及计算机技术领域,具体地说是一种CPLD/FPGA输入复位信息号预处理电路及方法。
背景技术
随着CPLD/FPGA(CPLD：Complex Programmable Logic Device,复杂可编程逻辑器件；FPGA：Field Programmable GATE Array，现场可编程门阵列)应用越来越广泛，为实现其最优性能，CPLD/FPGA的可靠性设计受到越来越多的重视，其中复位信号是影响CPLD/FPGA稳定性的关键因素。
在目前大多数CPLD/FPGA应用领域，比如服务器设计中，无论是从BMC(BaseboardManagement Controller，底板管理控制器)发出的复位信号，还是从PCH(PlatformController Hub，平台控制节点)发出的全局复位信号，这些复位信号直接作为CPLD/FPGA的输入信号，并参与逻辑运算，在CPLD/FPGA内部通过同步复位或异步复位电路实现的复位电路都存在缺点，影响系统性能。
如图1所示，同步复位电路是指在CPLD/FPGA系统时钟上升沿或下降沿对异步复位信号采样实现的复位操作，如果异步复位信号有效，则通过选择器MUX输出0，否则，输入信号经过时钟出发后由寄存器寄存后输出。这种通过同步复位电路需外部芯片发送的异步复位信号的有效电平时长大于CPLD/FPGA一个时钟周期，否则，复位信号不能保证被采样到，无法实现复位功能，也就是说这种复位主要存在问题是异步复位信号的捕捉带来的问题。
如图2所示，异步复位电路是指复位操作跟时钟信号无关，只要异步复位信号有效后就发生复位，异步复位信号与时钟相互独立，异步复位信号优先决定输出状态。异步复位电路在异步信号释放的时候由于不满足时序条件而产生毛刺，产生亚稳态问题，影响整个设计的稳定性，同时，这种亚稳态问题是不可复现的，因此是CPLD/FPGA稳定可靠性设计的潜在隐患，也就是说这种复位电路存在的问题是复位的释放带来的问题。
发明内容
本发明的目的在于提供一种CPLD/FPGA输入复位信息号预处理电路及方法，用于解决CPLD/FPGA输入复位信息号不稳定、不能被准确采集的问题。
本发明的实施例提供了一种CPLD/FPGA输入复位信息号预处理电路，包括异步复位电路和双跳电路，所述异步复位电路用于获取复位信号，对复位信号进行异步复位处理；所述双跳电路用于稳定复位信号，对复位信号进行两级寄存器处理。
进一步地，所述双跳电路包括第一寄存器和第二寄存器，所述第一寄存器的数据输入端连接逻辑高电平，数据输出端连接第二寄存器的数据输入端；所述第一寄存器的时钟信号输入端和第二寄存器的时钟信号输入端连接同一时钟信号。
进一步地，所述异步复位电路将复位信号分别输入所述第一寄存器的信号异步复位输入端和第二寄存器的信号异步复位输入端。
本发明的实施例还提供了一种CPLD/FPGA输入复位信息号预处理方法，利用所述的预处理电路，包括以下步骤：
将复位信号接入异步复位电路，对复位信号进行异步复位处理；
利用双跳电路对所述复位信号进行两级寄存器处理，输出稳定复位信号。
进一步地，所述对复位信号进行异步复位处理具体为：异步复位电路接收复位信号，并将复位信号同时输入第一寄存器的信号异步复位输入端和第二寄存器的信号异步复位输入端。
进一步地，利用双跳电路对所述复位信号进行两级寄存器处理的具体过程为：将第一寄存器的数据输入端连接逻辑高电平，第一寄存器的数据输出端连接第二寄存器的数据输入端；将时钟信号同时输入至第一寄存器的时钟信号输入端和第二寄存器的时钟信号输入端。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
1、利用双跳电路，对复位信号进行两级寄存器处理，即使第一寄存器的输出出现“亚稳态”信号，在第二寄存器也会稳定下来，保证复位信号的稳定性。
2、采用复位电路，将输入的复位信号进行异步复位处理，且与时钟信号相互独立，使异步建立时不必满足大于一个时钟的要求，稳定捕捉异步复位信号。
附图说明
图1是现有技术中同步复位电路示意图；
图2是现有技术中异步复位电路示意图；
图3是本发明的复位信号预处理电路示意图；
图4是本发明的双跳电路示意图；
图5是本发明双跳电路的信号示意图；
图6是本发明的方法流程图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
如图3所示，本发明的一种CPLD/FPGA输入复位信息号预处理电路，预处理电路包括异步复位电路和双跳电路，异步复位电路用于获取复位信号，对复位信号进行异步复位处理；双跳电路用于稳定复位信号，对复位信号进行两级寄存器处理。
双跳电路利用“双跳”技术对复位信号进行两级寄存器处理，双跳”技术是在跨时钟域使单比特数据同步的一种方法，由于跨时钟域尤其会出现数据建立时间和保持时间冲突的问题，因此利用两个寄存器增加信号稳定时间。
如图4所示，双跳电路包括第一寄存器和第二寄存器，第一寄存器的数据输入端接收复位信号Asyn_In，第一寄存器的数据输出端连接第二寄存器的数据输入端，第二寄存器的数据输出端输出复位信号Syn_Out；第一寄存器的时钟信号输入端和第二寄存器的时钟信号输入端连接同一时钟信号。
如图5所示，分别表示利用双跳电路后，时钟信号、输入复位信号Asyn_In、中间信号、输出复位信号Syn_Out的示意图。其中中间信号是从第一寄存器的数据输出端输出的信号，可见中间信号出现了“亚稳态”的情况，但经过第二寄存器后，输出了稳定的复位信号。
图3中，异步复位电路将复位信号Asyn_rst_in分别输入第一寄存器的信号异步复位输入端和第二寄存器的信号异步复位输入端，且与时钟信号CLK独立，使异步建立时不必满足大于一个时钟的要求，稳定捕捉异步复位信号。同时，将双跳电路引入预处理电路中，将第一寄存器REG1(REG是register的缩写，意思为寄存器)的数据输入端连接逻辑高电平1，数据输出端连接第二寄存器REG2的数据输入端，第二寄存器的数据输出端输出异步复位信号Asyn_rst_out。第二寄存器输出的稳定的异步复位信号Asyn_rst_out输入至CPLD/FPGA的复位信号输入端。以此完成对CPLD/FPGA的复位信号的预处理。
如图6所示，本发明的一种CPLD/FPGA输入复位信息号预处理方法，基于上述预处理电路，方法包括以下步骤：
S1，将复位信号接入异步复位电路，对复位信号进行异步复位处理；
S2，利用双跳电路对所述复位信号进行两级寄存器处理，输出稳定复位信号。
步骤S1中，异步复位电路接收复位信号，并将复位信号同时输入第一寄存器的信号异步复位输入端和第二寄存器的信号异步复位输入端。
步骤S2中，将第一寄存器的数据输入端连接逻辑高电平，第一寄存器的数据输出端连接第二寄存器的数据输入端，第二寄存器的数据输出端输出异步复位信号；将时钟信号同时输入至第一寄存器的时钟信号输入端和第二寄存器的时钟信号输入端。
第二寄存器输出的稳定的异步复位信号输入至CPLD/FPGA的复位信号输入端，完成对CPLD/FPGA的复位信号的预处理。
以上所述只是本发明的优选实施方式，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也被视为本发明的保护范围。
Claims (6)
1.一种CPLD/FPGA输入复位信息号预处理电路，其特征是：包括异步复位电路和双跳电路，所述异步复位电路用于获取复位信号，对复位信号进行异步复位处理；所述双跳电路用于稳定复位信号，对复位信号进行两级寄存器处理。
2.根据权利要求1所述的一种CPLD/FPGA输入复位信息号预处理电路，其特征是：所述双跳电路包括第一寄存器和第二寄存器，所述第一寄存器的数据输入端连接逻辑高电平，数据输出端连接第二寄存器的数据输入端；所述第一寄存器的时钟信号输入端和第二寄存器的时钟信号输入端连接同一时钟信号。
3.根据权利要求2所述的一种CPLD/FPGA输入复位信息号预处理电路，其特征是：所述异步复位电路将复位信号分别输入所述第一寄存器的信号异步复位输入端和第二寄存器的信号异步复位输入端。
4.一种CPLD/FPGA输入复位信息号预处理方法，利用权利要求1-3任一项所述的电路，其特征是：包括以下步骤：
将复位信号接入异步复位电路，对复位信号进行异步复位处理；
利用双跳电路对所述复位信号进行两级寄存器处理，输出稳定复位信号。
5.根据权利要求4所述的一种CPLD/FPGA输入复位信息号预处理方法，其特征是：所述对复位信号进行异步复位处理具体为：异步复位电路接收复位信号，并将复位信号同时输入第一寄存器的信号异步复位输入端和第二寄存器的信号异步复位输入端。
6.根据权利要求5所述的一种CPLD/FPGA输入复位信息号预处理方法，其特征是：利用双跳电路对所述复位信号进行两级寄存器处理的具体过程为：将第一寄存器的数据输入端连接逻辑高电平，第一寄存器的数据输出端连接第二寄存器的数据输入端；将时钟信号同时输入至第一寄存器的时钟信号输入端和第二寄存器的时钟信号输入端。
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| CN109408339A (zh) * | 2018-11-05 | 2019-03-01 | 郑州云海信息技术有限公司 | 一种cpld/fpga寄存器控制方法和系统 |
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