CN116301268A - 复位信号预处理装置、方法及可编程逻辑器件 - Google Patents

复位信号预处理装置、方法及可编程逻辑器件 Download PDF

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CN116301268A CN202310568364.9A CN202310568364A CN116301268A CN 116301268 A CN116301268 A CN 116301268A CN 202310568364 A CN202310568364 A CN 202310568364A CN 116301268 A CN116301268 A CN 116301268A
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Abstract

本发明提供一种复位信号预处理装置、方法及可编程逻辑器件，涉及计算机技术领域，该装置包括：第一同步电路和第一延迟释放电路；第一同步电路中包括M个第一寄存器和第一与门器件；第一延迟释放电路包括N个第二寄存器和第一或门器件；复位信号由第一同步电路中第1个第一寄存器的信号输入端输入复位信号预处理装置；预处理后的复位信号由第一或门器件的信号输出端输出至第一目标可编程逻辑器件。本发明提供的复位信号预处理装置、方法及可编程逻辑器件，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误，能提高可编程逻辑器件的稳定性。

Description

复位信号预处理装置、方法及可编程逻辑器件
技术领域
本发明涉及计算机技术领域，尤其涉及一种复位信号预处理装置、方法及可编程逻辑器件。
背景技术
现场可编程逻辑门阵列（Field Programmable GATE Array，FPGA）器件、复杂可编程逻辑（Complex Programmable logic device，CPLD）器件等可编程逻辑器件，以其高速地并发计算能力、灵活地可编程性能、丰富地接口资源、更低地功耗以及开发周期短等优势，在加速计算领域、人工智能领域等得到广泛应用。
在上述可编程逻辑器件出现程序跑飞或程序跳转的情况下，上述可编程逻辑器件可以响应于接收到的复位信号进行逻辑复位。
但是，在上述可编程逻辑器件接收到的复位信号处于不稳定状态下的情况下，上述可编程逻辑器件响应于上述处于不稳定状态下的复位信号进行逻辑复位时易出现复位错误。
发明内容
本发明提供一种复位信号预处理装置、方法及可编程逻辑器件，用以解决现有技术中可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时易出现复位错误的缺陷，实现减少可编程逻辑器件的复位错误。
本发明提供一种复位信号预处理装置，包括：第一同步电路和第一延迟释放电路；所述第一同步电路中包括M个第一寄存器和第一与门器件；所述第一延迟释放电路包括N个第二寄存器和第一或门器件；M和N均为预定义的正整数；
每一所述第一寄存器的时钟信号输入端和每一所述第二寄存器的时钟信号输入端，均与第一目标可编程逻辑器件的时钟信号输出端连接；
所述第一同步电路中，第m-1个第一寄存器的信号输出端与第m个第一寄存器的信号输入端连接，第
Figure SMS_1
个第一寄存器的信号输出端还与所述与门器件的信号输入端连接，所述与门器件的信号输出端与所述第一延迟释放电路中第1个第二寄存器的信号输入端连接，/>
Figure SMS_2
，/>
Figure SMS_3
，/>
Figure SMS_4
为预定义的正整数且/>
Figure SMS_5
；
所述第一延迟释放电路中，第n-1个第二寄存器的信号输出端与第n个第二寄存器的信号输入端连接，第
Figure SMS_6
个第二寄存器的信号输出端还与所述或门器件的信号输入端连接，/>
Figure SMS_7
，/>
Figure SMS_8
，/>
Figure SMS_9
为预定义的正整数且/>
Figure SMS_10
；
复位信号由所述第一同步电路中第1个第一寄存器的信号输入端输入所述复位信号预处理装置；
预处理后的复位信号由所述第一或门器件的信号输出端输出至所述第一目标可编程逻辑器件，所述第一目标可编程逻辑器件的复位逻辑包括响应于高电平的复位信号进行逻辑复位，响应于低电平的复位信号进行复位解除。
基于本发明提供的一种复位信号预处理装置，所述M和N的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定
基于本发明提供的一种复位信号预处理装置，所述
Figure SMS_11
和/>
Figure SMS_12
的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定。
本发明还提供一种复位信号预处理装置，包括：第二同步电路和第二延迟释放电路；所述第二同步电路中包括P个第三寄存器、第一非门器件和第二与门器件；所述第二延迟释放电路包括Q个第四寄存器、第二非门器件和第二或门器件；P和Q均为预定义的正整数；
每一所述第三寄存器的时钟信号输入端和每一所述第四寄存器的时钟信号输入端，均与第二目标可编程逻辑器件的时钟信号输出端连接；
所述第二同步电路中，所述第一非门器件的信号输出端与所述第二同步电路中的第1个第三寄存器的信号输入端连接，第
Figure SMS_13
个第三寄存器的信号输出端与第/>
Figure SMS_14
个第三寄存器的信号输入端连接，第/>
Figure SMS_15
个第三寄存器的信号输出端还与所述第二与门器件的信号输入端连接，所述第二与门器件的信号输出端与所述第二延迟释放电路中第1个第四寄存器的信号输入端连接，/>
Figure SMS_16
，/>
Figure SMS_17
，/>
Figure SMS_18
为预定义的正整数且/>
Figure SMS_19
；
所述第二延迟释放电路中，第
Figure SMS_20
个第四寄存器的信号输出端与第/>
Figure SMS_21
个第四寄存器的信号输入端连接，第/>
Figure SMS_22
个第四寄存器的信号输出端还与所述第二或门器件的信号输入端连接，/>
Figure SMS_23
，/>
Figure SMS_24
，/>
Figure SMS_25
为预定义的正整数且
Figure SMS_26
；
复位信号由所述第一非门器件的信号输入端输入所述复位信号预处理装置；
预处理后的复位信号由所述第二非门器件的信号输出端输出至所述第二目标可编程逻辑器件，所述第二目标可编程逻辑器件的复位逻辑包括响应于低电平的复位信号进行逻辑复位，响应于高电平的复位信号进行复位解除。
基于本发明提供的一种复位信号预处理装置，所述P和Q的取值范围由所述第二目标可编程逻辑器件输出的时钟信号的时钟域确定。
基于本发明提供的一种复位信号预处理装置，所述
Figure SMS_27
和所述/>
Figure SMS_28
的取值范围由所述第二目标可编程逻辑器件输出的时钟信号的时钟域确定。
本发明还提供一种基于如上任一所述的复位信号预处理装置实现的复位信号预处理方法，包括：
获取复位信号和第一目标可编程逻辑器件的时钟信号；
将所述复位信号和所述时钟信号输入所述复位信号预处理装置；
获取所述复位信号预处理装置输出的预处理后的复位信号，并将所述预处理后的复位信号输入至所述第一目标可编程逻辑器件，以供所述第一目标可编程逻辑器件在所述预处理后的复位信号为高电平的情况下，响应于所述预处理后的复位信号进行逻辑复位，在所述预处理后的复位信号为低电平的情况下，响应于所述预处理后的复位信号进行复位解除。
本发明还提供一种基于如上任一所述的复位信号预处理装置实现的复位信号预处理方法，包括：
获取复位信号和第二目标可编程逻辑器件的时钟信号；
将所述复位信号和所述时钟信号输入所述复位信号预处理装置；
获取所述复位信号预处理装置输出的预处理后的复位信号，并将所述预处理后的复位信号输入至所述第二目标可编程逻辑器件，以供所述第二目标可编程逻辑器件在所述预处理后的复位信号为低电平的情况下，响应于所述预处理后的复位信号进行逻辑复位，在所述预处理后的复位信号为高电平的情况下，响应于所述预处理后的复位信号进行复位解除。
本发明还提供一种可编程逻辑器件，包括：如上任一所述的复位信号预处理装置。
本发明还提供一种可编程逻辑器件，包括：如上任一所述的复位信号预处理装置。
本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述复位信号预处理方法。
本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述复位信号预处理方法。
本发明还提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述任一种所述复位信号预处理方法。
本发明提供的复位信号预处理装置、方法及可编程逻辑器件，复位信号预处理装置包括第一同步电路和第一延迟释放电路，第一同步电路能基于可编程逻辑器件的时钟信号对输入的复位信号进行信号采样，能保证对复位信号采样的可靠性，并通过多级寄存器的信号传递，将复位信号同步至可编程逻辑器件的时钟以及消除复位信号中的亚稳态，第一延迟释放电路通过多级寄存器的信号传递来延迟内部生成复位信号的释放，以实现复位信号在任何时钟域下的复位有效，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误，能提高可编程逻辑器件的稳定性。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的复位信号预处理装置的结构示意图之一；
图2是本发明提供的复位信号预处理装置中第一同步电路的结构示意图；
图3是本发明提供的复位信号预处理装置中第一延迟释放电路的结构示意图；
图4是本发明提供的复位信号预处理装置中第一同步电路输出信号的时序图之一；
图5是本发明提供的复位信号预处理装置中第一延迟释放电路输出信号的时序图；
图6是本发明提供的复位信号预处理装置中第一同步电路输出信号的时序图之二；
图7是本发明提供的复位信号预处理装置的结构示意图之二；
图8是本发明提供的复位信号预处理装置中第二同步电路的结构示意图；
图9是本发明提供的复位信号预处理装置中第二延迟释放电路的结构示意图；
图10是基于如图1所示复位信号预处理装置实现的复位信号预处理方法的流程示意图；
图11是基于如图7所示复位信号预处理装置实现的复位信号预处理方法的流程示意图；
图12是包括如图1所示复位信号预处理装置的可编程逻辑器件的通信示意图；
图13是包括如图7所示复位信号预处理装置的可编程逻辑器件的通信示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
需要说明的是，随着计算机技术的发展，数据的体量急剧膨胀，数据中心对于海量数据的计算需求和高速传输需求与日俱增。为了更好地满足海量数据的计算需求和高速传输需求，异构计算架构得到了日益广泛的应用。
FPGA、CPLD等可编程逻辑器件的应用，可以大大降低中央处理器（CentralProcessing Unit，CPU）、微控制单元（Microcontroller Unit，MCU）等设备计算资源的使用率，可以提供数据的计算效率，缩短产品的开发周期，降低产品的开发成本。
相关技术中可以通过两级寄存器的方式对输入复位信号进行预处理之后，再将经过预处理后的复位信号输入可编程逻辑器件，以供可编程逻辑器件响应于上述预处理后的复位信号进行逻辑复位。
传统的复位信号预处理电路通常包括异步复位电路和双寄存器电路。其中，异步复位电路获取复位信号之后，可以基于可编程逻辑器件内部固定的时钟对复位信号进行异步采样；双寄存器电路用于通过两级寄存器的处理对复位信号进行捕捉和同步。
但是，在复位信号包括不稳定地脉冲信号时，复位信号处于不稳定状态，而在复位信号处于不稳定状态的情况下，上述传统的复位信号预处理电路难以有效地过滤消除上述复位信号中的脉冲信号，上述传统的复位信号预处理电路输出预处理后的复位信号仍处于不稳定状态。可编程逻辑器件响应于上述预处理后的复位信号进行逻辑复位时仍易出现复位错误。
对此，本发明提供一种复位信号预处理装置。基于本发明提供的复位信号预处理装置对复位信号进行预处理，以供可编程逻辑器件响应于预处理后的复位信号进行逻辑复位或复位解除，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误。
图1是本发明提供的复位信号预处理装置的结构示意图之一。下面结合图1对本发明提供的复位信号预处理装置进行描述。如图1所示，复位信号预处理装置101，包括：第一同步电路102和第一延迟释放电路103；
图2是本发明提供的复位信号预处理装置中第一同步电路的结构示意图。图3是本发明提供的复位信号预处理装置中第一延迟释放电路的结构示意图。如图2所示，第一同步电路102中包括M个第一寄存器201和第一与门器件202；如图3所示，第一延迟释放电路103包括N个第二寄存器301和第一或门器件302；M和N均为预定义的正整数；
需要说明的是，本发明实施例中可以基于先验知识和/或实际情况确定M和N的具体取值。本发明实施例中对M和N的具体取值不作限定。
作为一个可选地实施例，M和N的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定。
可选地，M的取值范围可以是16至32，例如M的取值可以为16、24或32。
可选地，N的取值范围可以是16至32，例如N的取值可以为16、24或32。
需要说明的是，本发明实施例中的第一寄存器201与第二寄存器301可以为相同类型的寄存器。
复位信号由第一同步电路102中第1个第一寄存器201的信号输入端输入复位信号预处理装置101；
预处理后的复位信号由第一或门器件302的信号输出端输出至第一目标可编程逻辑器件，第一目标可编程逻辑器件的复位逻辑包括响应于高电平的复位信号进行逻辑复位，响应于低电平的复位信号进行复位解除。
可以理解的是，不同可编程逻辑器件的复位逻辑可能不同。本发明实施例中第一目标可编程逻辑器件的复位逻辑包括响应于高电平的复位信号进行逻辑复位，响应于低电平的复位信号进行复位解除；相应地，本发明实施例中高电平的复位信号表示对第一目标可编程逻辑器件进行逻辑复位，低电平的复位信号表示对第一目标可编程逻辑器件进行复位解除。
具体地，复位信号为复位信号预处理装置101的处理对象。基于复位信号预处理装置101对复位信号进行预处理，得到预处理后的复位信号之后，可以将上述预处理后的复位信号输入第一目标可编程逻辑器件，以供第一目标可编程逻辑器件响应于上述预处理后的复位信号进行逻辑复位或复位解除。
需要说明的是，本发明实施例中可以用RESET标识复位信号；可以用SYS_RST标识预处理后的复位信号。
可选地，本发明实施例中的第一目标可编程逻辑器件可以为CPLD或FPGA。
需要说明的是，本发明实施例中的复位信号可以是由与第一目标可编程逻辑器件处于同一异构计算架构下的第一目标电子设备提供的。其中，上述第一目标电子设备可以为CPU或MCU。
每一第一寄存器201的时钟信号输入端和每一第二寄存器301的时钟信号输入端，均与第一目标可编程逻辑器件的时钟信号输出端连接；
具体地，第一目标可编程逻辑器件的时钟信号可以通过第一目标可编程逻辑器件的时钟信号输出端以及每一第一寄存器201的信号输入端，输入每一第一寄存器201；第一目标可编程逻辑器件的时钟信号还可以通过第一目标可编程逻辑器件的时钟信号输出端以及每一第二寄存器301的时钟信号输入端，输入每一第二寄存器301。
需要说明的是，本发明实施例中第一目标可编程逻辑器件的时钟源可以由外设的时钟芯片或晶振提供。第一目标可编程逻辑器件可以基于上述时钟源以及第一目标可编程逻辑器件内设的时钟生成资源生成第一目标可编程逻辑器件的时钟信号。
需要说明的是，本发明实施例中可以用CLK标识第一目标可编程逻辑器件的时钟信号。
可以理解的是，由于复位信号和时钟信号由不同的器件提供，因此复位信号和时钟信号通常是不同步的。
第一同步电路102中，第m-1个第一寄存器201的信号输出端与第m个第一寄存器201的信号输入端连接，第
Figure SMS_29
个第一寄存器201的信号输出端还与第一与门器件202的信号输入端连接，第一与门器件202的信号输出端与第一延迟释放电路103中第1个第二寄存器301的信号输入端连接，/>
Figure SMS_30
，/>
Figure SMS_31
，/>
Figure SMS_32
为预定义的正整数且/>
Figure SMS_33
；
具体地，第一同步电路102中，第m-1个第一寄存器201输出的信号通过第m-1个第一寄存器201的信号输出端和第m个第一寄存器201的信号输入端输入第m个第一寄存器201。
复位信号通过第一同步电路102中第1个第一寄存器201输入第1个第一寄存器201之后，第1个第一寄存器201可以对复位信号进行采样，获取复位信号的采样结果，并将上述采样结果通过第1个第一寄存器201的信号输出端和第2个第一寄存器201的信号输入端输入第2个第一寄存器201，以供上述采样结果可以在第一同步电路102中的各级第一寄存器201中逐级传递。
本发明实施例中可以用RST_TMP标识第一同步电路102中第一与门器件202的信号输出端输出的信号。
本发明实施例中可以将第一同步电路102中的第
Figure SMS_34
个第一寄存器201（/>
Figure SMS_35
依次取/>
Figure SMS_36
）称为第一目标寄存器203。由于每一第一目标寄存器203的信号输出端均和第一与门器件202的信号输入端连接，因此，在每一第一目标寄存器203输出的信号均为高电平的情况下，通过第一与门器件202的信号输出端输出的信号为高电平；在任一第一目标寄存器203输出的信号为低电平的情况下，通过第一与门器件202的信号输出端输出的信号为低电平。
第一延迟释放电路103中，第n-1个第二寄存器301的信号输出端与第n个第二寄存器301的信号输入端连接，第
Figure SMS_37
个第二寄存器301的信号输出端还与第一或门器件302的信号输入端连接，/>
Figure SMS_38
，/>
Figure SMS_39
，/>
Figure SMS_40
为预定义的正整数且/>
Figure SMS_41
；
第一延迟释放电路103中，第n-1个第二寄存器301输出的信号通过第n-1个第二寄存器301的信号输出端和第n个第二寄存器301的信号输入端输入第n个第二寄存器301。
本发明实施例中可以将第一同步电路102中的第
Figure SMS_42
个第二寄存器301（/>
Figure SMS_43
依次取/>
Figure SMS_44
）称为第二目标寄存器303。由于每一第二目标寄存器303的信号输出端均与第一或门器件302的信号输入端连接，因此，在任一第二目标寄存器303输出的信号为高电平的情况下，通过第一或门器件302的信号输出端输出的预处理后的复位信号为高电平；在任一第二目标寄存器303输出的信号为低电平的情况下，通过第一或门器件302的信号输出端输出的预处理后的复位信号为低电平。
作为一个可选地实施例，
Figure SMS_45
和/>
Figure SMS_46
的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定。
可选地，
Figure SMS_47
的取值范围可以是8至16，例如/>
Figure SMS_48
的取值可以为8、12或16。
可选地，
Figure SMS_49
的取值范围可以是16至32，例如/>
Figure SMS_50
的取值可以为8、12或16。
图4是本发明提供的复位信号预处理装置中第一同步电路输出信号的时序图之一。图5是本发明提供的复位信号预处理装置中第一延迟释放电路输出信号的时序图。
图4中REG1(1)表示第一同步电路102中第1个第一寄存器201输出的信号、REG1(2)表示第一同步电路102中第2个第一寄存器201输出的信号、REG1(m)表示第一同步电路102中第m个第一寄存器201输出的信号、
Figure SMS_51
表示第/>
Figure SMS_52
个第一寄存器201（即第一目标寄存器203）输出的信号、REG1(M)表示第M个第一寄存器201输出的信号。
图5中REG2(1)表示第一延迟释放电路103中第1个第二寄存器301输出的信号、REG2(2)表示第一延迟释放电路103中第2个第二寄存器301输出的信号、REG2(n)表示第n个第二寄存器301输出的信号、
Figure SMS_53
表示第/>
Figure SMS_54
个第二寄存器301（即第二目标寄存器303）输出的信号、REG2(N)表示第N个第二寄存器301输出的信号。
如图4所示，在第一目标电子设备需要对第一目标可编程逻辑器件进行逻辑复位的情况下，第一目标电子设备可以生成高电平的复位信号。
上述高电平的复位信号通过第一同步电路102中第1个第一寄存器201的信号输入端输入第1个第一寄存器201之后，第1个第一寄存器201可以对上述高电平的复位信号进行采样，并将获取到的复位信号的采样结果通过第1个第一寄存器201的输出端和第2个第一寄存器201的输入端输入第2个第一寄存器201。
复位信号的采样结果在第一同步电路102中的各第一寄存器201中逐级传递。在每一第一目标寄存器203输出的信号均为高电平的情况下，通过第一与门器件202的信号输出端输出的RST_TMP为高电平。
如图5所示，高电平的RST_TMP信号通过第一延迟释放电路103中第1个第二寄存器301的信号输入端输入第1个第二寄存器301之后，信号在第一延迟释放电路103中的各第二寄存器301中逐级传递。在任一第一目标寄存器203输出的信号为高电平的情况下，第一或门器件302的信号输出端输出的SYS_RST为高电平，进而可以将上述高电平的SYS_RST输入第一目标可编程逻辑器件，以供第一目标可编程逻辑器件响应于上述高电平的SYS_RST进行逻辑复位。
在第一目标电子设备需要对第一目标可编程逻辑器件进行复位解除的情况下，第一目标电子设备可以生成低电平的复位信号。
上述低电平的复位信号通过第一同步电路102中第1个第一寄存器201的信号输入端输入第1个第一寄存器201之后，第1个第一寄存器201可以对上述低电平的复位信号进行采样，并将获取到的复位信号的采样结果通过第1个第一寄存器201的输出端和第2个第一寄存器201的输入端输入第2个第一寄存器201。
复位信号的采样结果在第一同步电路102中的各第一寄存器201中逐级传递。在每一第一目标寄存器203输出的信号均为低电平的情况下，通过第一与门器件202的信号输出端输出的RST_TMP为低电平。
低电平的RST_TMP信号通过第一延迟释放电路103中第1个第二寄存器301的信号输入端输入第1个第二寄存器301之后，信号在第一延迟释放电路103中的各第二寄存器301中逐级传递。在任一第一目标寄存器203输出的信号为低电平的情况下，第一或门器件302的信号输出端输出的SYS_RST为低电平，进而可以将上述低电平的SYS_RST输入第一目标可编程逻辑器件，以供第一目标可编程逻辑器件响应于上述低电平的SYS_RST进行复位解除。
图6是本发明提供的复位信号预处理装置中第一同步电路输出信号的时序图之二。
如图6所示，若第一目标电子设备生成的高电平的复位信号处于不稳定的状态下（上述复位信号在稳定前存在多个脉冲信号），则上述处于不稳定状态下的复位信号通过第一同步电路102中第1个第一寄存器201的信号输入端输入第1个第一寄存器201之后，只有在每一第一目标寄存器203输出的信号均为高电平的情况下，第一与门器件202的信号输出端才会输出高电平的RST_TMP。第一同步电路102可以消除上述处于不稳定状态下的复位信号中的脉冲信号，不会将存在脉冲信号的RST_TMP输入第一延迟释放电路103，输出的SYS_RST亦不会存在脉冲信号。
本发明实施例中的复位信号预处理装置包括第一同步电路和第一延迟释放电路，第一同步电路能基于可编程逻辑器件的时钟信号对输入的复位信号进行信号采样，能保证对复位信号采样的可靠性，并通过多级寄存器的信号传递，将复位信号同步至可编程逻辑器件的时钟以及消除复位信号中的亚稳态，第一延迟释放电路通过多级寄存器的信号传递来延迟内部生成复位信号的释放，以实现复位信号在任何时钟域下的复位有效，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误，能提高可编程逻辑器件的稳定性。
图7是本发明提供的复位信号预处理装置的结构示意图之二。下面结合图7对本发明提供的复位信号预处理装置进行描述。如图7所示，复位信号预处理装置701，包括：第二同步电路702和第二延迟释放电路703；
图8是本发明提供的复位信号预处理装置中第二同步电路的结构示意图。图9是本发明提供的复位信号预处理装置中第二延迟释放电路的结构示意图。如图8所示，第二同步电路702中包括P个第三寄存器801、第一非门器件803和第二与门器件802；如图9所示，第二延迟释放电路703包括Q个第四寄存器901、第二非门器件902和第二或门器件903；P和Q均为预定义的正整数；
需要说明的是，本发明实施例中可以基于先验知识和/或实际情况确定P和Q的具体取值。本发明实施例中对P和Q的具体取值不作限定。
可选地，M可以与P相同或不同；N可以与Q相同或不同。
作为一个可选地实施例，P和Q的取值范围由所述第二目标可编程逻辑器件输出的时钟信号的时钟域确定。
可选地，P的取值范围可以是16至32，例如P的取值可以为16、24或32。
可选地，Q的取值范围可以是16至32，例如Q的取值可以为16、24或32。
复位信号由第一非门器件803的信号输入端输入复位信号预处理装置701；
预处理后的复位信号由第二非门器件902的信号输出端输出至第二目标可编程逻辑器件，第二目标可编程逻辑器件的复位逻辑包括响应于低电平的复位信号进行逻辑复位，响应于高电平的复位信号进行复位解除。
需要说明的是，本发明实施例中第二目标可编程逻辑器件的复位逻辑包括响应于低电平的复位信号进行逻辑复位，响应于高电平的复位信号进行复位解除；相应地，本发明实施例中低电平的复位信号表示对第二目标可编程逻辑器件进行逻辑复位，高电平的复位信号表示对第二目标可编程逻辑器件进行复位解除。
具体地，复位信号为复位信号预处理装置701的处理对象。基于复位信号预处理装置701对复位信号进行预处理，得到预处理后的复位信号之后，可以将上述预处理后的复位信号输入第二目标可编程逻辑器件，以供第二目标可编程逻辑器件响应于上述预处理后的复位信号进行逻辑复位或复位解除。
需要说明的是，本发明实施例中可以用RESET标识复位信号；可以用SYS_RST标识预处理后的复位信号。
可选地，本发明实施例中的第二目标可编程逻辑器件可以为CPLD或FPGA。
需要说明的是，本发明实施例中的复位信号可以是由与第二目标可编程逻辑器件处于同一异构计算架构下的第二目标电子设备提供的。其中，上述第二目标电子设备可以为CPU或MCU。
每一第三寄存器801的时钟信号输入端和每一第四寄存器901的时钟信号输入端，均与第二目标可编程逻辑器件的时钟信号输出端连接；
具体地，第二目标可编程逻辑器件的时钟信号可以通过第二目标可编程逻辑器件的时钟信号输出端以及每一第三寄存器801的信号输入端，输入每一第三寄存器801；第二目标可编程逻辑器件的时钟信号还可以通过第二目标可编程逻辑器件的时钟信号输出端以及每一第四寄存器901的时钟信号输入端，输入每一第四寄存器901。
需要说明的是，本发明实施例中第二目标可编程逻辑器件的时钟源可以由外设的时钟芯片或晶振提供。第二目标可编程逻辑器件可以基于上述时钟源以及第二目标可编程逻辑器件内设的时钟生成资源生成第二目标可编程逻辑器件的时钟信号。
需要说明的是，本发明实施例中可以用CLK标识第二目标可编程逻辑器件的时钟信号。
可以理解的是，由于复位信号和时钟信号由不同的器件提供，因此复位信号和时钟信号通常是不同步的。
第二同步电路702中，第一非门器件803的信号输出端与第二同步电路702中的第1个第三寄存器801的信号输入端连接，第
Figure SMS_55
个第三寄存器801的信号输出端与第/>
Figure SMS_56
个第三寄存器801的信号输入端连接，第/>
Figure SMS_57
个第三寄存器801的信号输出端还与第二与门器件802的信号输入端连接，第二与门器件802的信号输出端与第二延迟释放电路703中第1个第四寄存器901的信号输入端连接，/>
Figure SMS_58
，/>
Figure SMS_59
，/>
Figure SMS_60
为预定义的正整数且/>
Figure SMS_61
；
具体地，复位信号通过第二同步电路702中第一非门器件803的信号输入端输入第一非门器件803之后，第一非门器件803可以对复位信号进行电平取反，将高电平的复位信号转换为低电平的复位信号，或者，将低电平的复位信号转换为高电平的复位信号，并通过第一非门器件803的信号输出端和第1个寄存器的信号输入端将上述电平取反后的复位信号输入第1个第三寄存器801。
第二同步电路702中，第
Figure SMS_62
个第三寄存器801输出的信号通过第/>
Figure SMS_63
个第三寄存器801的信号输出端和第/>
Figure SMS_64
个第三寄存器801的信号输入端输入第/>
Figure SMS_65
个第三寄存器801。
第1个第三寄存器801可以对上述电平取反后的复位信号进行采样，获取上述电平取反后的复位信号的采样结果，并将上述采样结果通过第1个第三寄存器801的信号输出端和第2个第三寄存器801的信号输入端输入第2个第三寄存器801，以供上述采样结果可以在第二同步电路702中的各级第三寄存器801中逐级传递。
本发明实施例中可以用RST_TMP标识第二同步电路702中第二与门器件802的信号输出端输出的信号。
本发明实施例中可以将第二同步电路702中的第
Figure SMS_66
个第三寄存器801（/>
Figure SMS_67
依次取/>
Figure SMS_68
）称为第三目标寄存器804。由于每一第三目标寄存器804的信号输出端均和第二与门器件802的信号输入端连接，因此，在每一第三目标寄存器804输出的信号均为高电平的情况下，通过第二与门器件802的信号输出端输出的信号为高电平；在任一第三目标寄存器804输出的信号为低电平的情况下，通过第二与门器件802的信号输出端输出的信号为低电平。
第二延迟释放电路703中，第
Figure SMS_69
个第四寄存器901的信号输出端与第/>
Figure SMS_70
个第四寄存器901的信号输入端连接，第/>
Figure SMS_71
个第四寄存器901的信号输出端还与第二或门器件903的信号输入端连接，/>
Figure SMS_72
，/>
Figure SMS_73
，/>
Figure SMS_74
为预定义的正整数且/>
Figure SMS_75
；
第二延迟释放电路703中，第
Figure SMS_76
个第四寄存器901输出的信号通过第/>
Figure SMS_77
个第四寄存器901的信号输出端和第/>
Figure SMS_78
个第四寄存器901的信号输入端输入第/>
Figure SMS_79
个第四寄存器901。
本发明实施例中可以将第二同步电路702中的第
Figure SMS_80
个第四寄存器901（/>
Figure SMS_81
依次取/>
Figure SMS_82
）称为第四目标寄存器904。由于每一第四目标寄存器904的信号输出端均与第二或门器件903的信号输入端连接，因此，在任一第四目标寄存器904输出的信号为高电平的情况下，通过第二或门器件903的信号输出端输出的信号为高电平；在任一第四目标寄存器904输出的信号为低电平的情况下，通过第二或门器件903的信号输出端输出的信号为低电平。
第二或门器件903的信号输出端与第二非门器件902的信号输入端连接，第二或门器件903输出的信号输入第二非门器件902之后，第一非门器件803可以对上述信号进行电平取反，并将进行电平取反后的上述信号，作为预处理后的复位信号输出至第二目标可编程逻辑器件。
第三寄存器801和第四寄存器901可以为相同类型的寄存器。
作为一个可选地实施例，
Figure SMS_83
和/>
Figure SMS_84
的取值范围由所述第二目标可编程逻辑器件输出的时钟信号的时钟域确定。
可选地，
Figure SMS_85
的取值范围可以是8至16，例如/>
Figure SMS_86
的取值可以为8、12或16。
可选地，
Figure SMS_87
的取值范围可以是16至32，例如/>
Figure SMS_88
的取值可以为8、12或16。
在第二目标电子设备需要对第二目标可编程逻辑器件进行逻辑复位的情况下，第二目标电子设备可以生成低电平的复位信号。
上述低电平的复位信号通过第二同步电路702中第一非门器件803的信号输入的端输入第一非门器件803之后，第一非门器可以对上述复位信号进行电平取反，获得高电平的复位信号，并通过第1个第三寄存器801的信号输入端输入第1个第三寄存器801。
上述高电平的复位信号输入第1个第三寄存器801之后，第1个第三寄存器801可以对上述高电平的复位信号进行采样，并将获取到的复位信号的采样结果通过第1个第三寄存器801的输出端和第2个第三寄存器801的输入端输入第2个第三寄存器801。
上述采样结果在第二同步电路702中的各第三寄存器801中逐级传递。在每一第三目标寄存器804输出的信号均为高电平的情况下，通过第二与门器件802的信号输出端输出的RST_TMP为高电平。
高电平的RST_TMP信号通过第二延迟释放电路703中第1个第四寄存器901的信号输入端输入第1个第四寄存器901之后，信号在第二延迟释放电路703中的各第四寄存器901中逐级传递。
在任一第三目标寄存器804输出的信号为高电平的情况下，第二或门器件903的信号输出端输出的信号为高电平，进而可以将上述高电平的信号通过第二非门器件902的信号输入的端输入第二非门器件902之后，第二非门器可以对上述信号进行电平取反，获得低电平的SYS_RST之后，可以将上述低电平的SYS_RST输入第二目标可编程逻辑器件，以供第二目标可编程逻辑器件响应于上述高电平的SYS_RST进行逻辑复位。
在第二目标电子设备需要对第二目标可编程逻辑器件进行复位解除的情况下，第二目标电子设备可以生成高电平的复位信号。
上述高电平的复位信号通过第二同步电路702中第一非门器件803的信号输入的端输入第一非门器件803之后，第一非门器可以对上述复位信号进行电平取反，获得低电平的复位信号，并通过第1个第三寄存器801的信号输入端输入第1个第三寄存器801。
上述低电平的复位信号输入第1个第三寄存器801之后，第1个第三寄存器801可以对上述低电平的复位信号进行采样，并将获取到的复位信号的采样结果通过第1个第三寄存器801的输出端和第2个第三寄存器801的输入端输入第2个第三寄存器801。
上述采样结果在第二同步电路702中的各第三寄存器801中逐级传递。在每一第三目标寄存器804输出的信号均为低电平的情况下，通过第二与门器件802的信号输出端输出的RST_TMP为低电平。
低电平的RST_TMP信号通过第二延迟释放电路703中第1个第四寄存器901的信号输入端输入第1个第四寄存器901之后，信号在第二延迟释放电路703中的各第四寄存器901中逐级传递。
在任一第三目标寄存器804输出的信号为低电平的情况下，第二或门器件903的信号输出端输出的信号为低电平，进而可以将上述低电平的信号通过第二非门器件902的信号输入的端输入第二非门器件902之后，第二非门器可以对上述信号进行电平取反，获得高电平的SYS_RST之后，可以将上述高电平的SYS_RST输入第二目标可编程逻辑器件，以供第二目标可编程逻辑器件响应于上述低电平的SYS_RST进行复位解除。
若第二目标电子设备生成的高电平的复位信号处于不稳定的状态下（上述复位信号在稳定前存在多个脉冲信号），则上述处于不稳定状态下的复位信号通过第二同步电路702中第1个第三寄存器801的信号输入端输入第1个第三寄存器801之后，只有在每一第三目标寄存器804输出的信号均为高电平的情况下，第二与门器件802的信号输出端才会输出高电平的RST_TMP。第二同步电路702可以消除上述处于不稳定状态下的复位信号中的脉冲信号，不会将存在脉冲信号的RST_TMP输入第二延迟释放电路703，输出的SYS_RST亦不会存在脉冲信号。
本发明实施例中的复位信号预处理装置包括第二同步电路和第二延迟释放电路，第二同步电路能基于可编程逻辑器件的时钟信号对输入的复位信号进行信号采样，能保证对复位信号采样的可靠性，并通过多级寄存器的信号传递，将复位信号同步至可编程逻辑器件的时钟以及消除复位信号中的亚稳态，第二延迟释放电路通过多级寄存器的信号传递来延迟内部生成复位信号的释放，以实现复位信号在任何时钟域下的复位有效，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误，能提高可编程逻辑器件的稳定性。
图10是基于如图1所示复位信号预处理装置实现的复位信号预处理方法的流程示意图。下面结合图10描述本发明的复位信号预处理方法。需要说明的是，本发明提供的复位信号预处理方法基于如上的复位信号预处理装置101实现。如图10所示，该方法包括：步骤1001、获取复位信号和第一目标可编程逻辑器件的时钟信号；
步骤1002、将复位信号和时钟信号输入复位信号预处理装置101；
步骤1003、获取复位信号预处理装置101输出的预处理后的复位信号，并将预处理后的复位信号输入至第一目标可编程逻辑器件，以供第一目标可编程逻辑器件在预处理后的复位信号为高电平的情况下，响应于预处理后的复位信号进行逻辑复位，在预处理后的复位信号为低电平的情况下，响应于预处理后的复位信号进行复位解除。
需要说明的是，本发明提供的复位信号预处理方法是基于如上的复位信号预处理装置101实现的。本发明提供的复位信号预处理方法的具体执行步骤可以参见上述各实施例的内容，本发明实施例中不再赘述。
本发明实施例通过基于复位信号预处理装置中的第一同步电路和编程逻辑器件的时钟信号，对输入的复位信号进行信号采样，能保证对复位信号采样的可靠性，并利用第一同步电路中进行多级寄存器的信号传递，将复位信号同步至可编程逻辑器件的时钟以及消除复位信号中的亚稳态，通过基于复位信号预处理装置中的第一延迟释放电路进行多级寄存器的信号传递，延迟内部生成复位信号的释放，以实现复位信号在任何时钟域下的复位有效，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误，能提高可编程逻辑器件的稳定性。
图11是基于如图7所示复位信号预处理装置实现的复位信号预处理方法的流程示意图。下面结合图11描述本发明的复位信号预处理方法。需要说明的是，本发明提供的复位信号预处理方法基于如上的复位信号预处理装置实现。如图11所示，该方法包括：步骤1101、获取复位信号和第二目标可编程逻辑器件的时钟信号；
步骤1102、将复位信号和时钟信号输入复位信号预处理装置701；
步骤1103、获取复位信号预处理装置701输出的预处理后的复位信号，并将预处理后的复位信号输入至第二目标可编程逻辑器件，以供第二目标可编程逻辑器件在预处理后的复位信号为低电平的情况下，响应于预处理后的复位信号进行逻辑复位，在预处理后的复位信号为高电平的情况下，响应于预处理后的复位信号进行复位解除。
需要说明的是，本发明提供的复位信号预处理方法是基于如上的复位信号预处理装置701实现的。本发明提供的复位信号预处理方法的具体执行步骤可以参见上述各实施例的内容，本发明实施例中不再赘述。
本发明实施例通过基于复位信号预处理装置中的第二同步电路和可编程逻辑器件的时钟信号，对输入的复位信号进行信号采样，能保证对复位信号采样的可靠性，并利用第二同步电路中进行多级寄存器的信号传递，将复位信号同步至可编程逻辑器件的时钟以及消除复位信号中的亚稳态，通过基于复位信号预处理装置中的第二延迟释放电路进行多级寄存器的信号传递，延迟内部生成复位信号的释放，以实现复位信号在任何时钟域下的复位有效，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误，能提高可编程逻辑器件的稳定性。
基于上述各实施例的内容，一种可编程逻辑器件，包括：如上任一所述的复位信号预处理装置701。
图12是包括如图1所示的复位信号预处理装置的可编程逻辑器件的通信示意图。如图12所示，可编程逻辑器件1201包括复位信号预处理装置101。
可编程逻辑器件1201可以基于时钟芯片/晶振，生成时钟信号。
可编程逻辑器件1201在接收到第一目标电子设备发送的复位信号的情况下，可以将上述复位信号和上述时钟信号输入至内设的复位信号预处理装置101，以供复位信号预处理装置101对上述复位信号进行预处理，输出预处理后的复位信号之后，响应于上述预处理后的复位信号进行逻辑复位或复位解除。
可选地，可编程逻辑器件1201可以为CPLD或FPGA。
本发明实施例中的可编程逻辑器件包括复位信号预处理装置，能利用过上述复位信号预处理装置对复位信号进行预处理，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误，能提高可编程逻辑器件的稳定性。
基于上述各实施例的内容，一种可编程逻辑器件，包括：如上任一所述的复位信号预处理装置701。
图13是包括如图7所示复位信号预处理装置的可编程逻辑器件的通信示意图。
如图13所示，可编程逻辑器件1301包括复位信号预处理装置101。
可编程逻辑器件1301可以基于时钟芯片/晶振，生成时钟信号。
可编程逻辑器件1301在接收到第二目标电子设备发送的复位信号的情况下，可以将上述复位信号和上述时钟信号输入至内设的复位信号预处理装置701，以供复位信号预处理装置701对上述复位信号进行预处理，输出预处理后的复位信号之后，响应于上述预处理后的复位信号进行逻辑复位或复位解除。
可选地，可编程逻辑器件1301可以为CPLD或FPGA。
本发明实施例中的可编程逻辑器件包括复位信号预处理装置，能利用过上述复位信号预处理装置对复位信号进行预处理，能避免可编程逻辑器件响应于不稳定状态下的复位信号进行逻辑复位时出现复位错误，能减少可编程逻辑器件的复位错误，能提高可编程逻辑器件的稳定性。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种复位信号预处理装置，其特征在于，包括：第一同步电路和第一延迟释放电路；所述第一同步电路中包括M个第一寄存器和第一与门器件；所述第一延迟释放电路包括N个第二寄存器和第一或门器件；M和N均为预定义的正整数；
每一所述第一寄存器的时钟信号输入端和每一所述第二寄存器的时钟信号输入端，均与第一目标可编程逻辑器件的时钟信号输出端连接；
所述第一同步电路中，第m-1个第一寄存器的信号输出端与第m个第一寄存器的信号输入端连接，第
Figure QLYQS_1
个第一寄存器的信号输出端还与所述与门器件的信号输入端连接，所述与门器件的信号输出端与所述第一延迟释放电路中第1个第二寄存器的信号输入端连接，
Figure QLYQS_2
，/>
Figure QLYQS_3
，/>
Figure QLYQS_4
为预定义的正整数且/>
Figure QLYQS_5
；
所述第一延迟释放电路中，第n-1个第二寄存器的信号输出端与第n个第二寄存器的信号输入端连接，第
Figure QLYQS_6
个第二寄存器的信号输出端还与所述或门器件的信号输入端连接，
Figure QLYQS_7
，/>
Figure QLYQS_8
，/>
Figure QLYQS_9
为预定义的正整数且/>
Figure QLYQS_10
；
复位信号由所述第一同步电路中第1个第一寄存器的信号输入端输入所述复位信号预处理装置；
预处理后的复位信号由所述第一或门器件的信号输出端输出至所述第一目标可编程逻辑器件，所述第一目标可编程逻辑器件的复位逻辑包括响应于高电平的复位信号进行逻辑复位，响应于低电平的复位信号进行复位解除。
2.根据权利要求1所述的复位信号预处理装置，其特征在于，所述M和N的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定。
3.根据权利要求1或2所述的复位信号预处理装置，其特征在于，所述
Figure QLYQS_11
和/>
Figure QLYQS_12
的取值范围由所述第一目标可编程逻辑器件输出的时钟信号的时钟域确定。
4.一种复位信号预处理装置，其特征在于，包括：第二同步电路和第二延迟释放电路；所述第二同步电路中包括P个第三寄存器、第一非门器件和第二与门器件；所述第二延迟释放电路包括Q个第四寄存器、第二非门器件和第二或门器件；P和Q均为预定义的正整数；
每一所述第三寄存器的时钟信号输入端和每一所述第四寄存器的时钟信号输入端，均与第二目标可编程逻辑器件的时钟信号输出端连接；
所述第二同步电路中，所述第一非门器件的信号输出端与所述第二同步电路中的第1个第三寄存器的信号输入端连接，第
Figure QLYQS_13
个第三寄存器的信号输出端与第/>
Figure QLYQS_14
个第三寄存器的信号输入端连接，第/>
Figure QLYQS_15
个第三寄存器的信号输出端还与所述第二与门器件的信号输入端连接，所述第二与门器件的信号输出端与所述第二延迟释放电路中第1个第四寄存器的信号输入端连接，/>
Figure QLYQS_16
，/>
Figure QLYQS_17
，/>
Figure QLYQS_18
为预定义的正整数且/>
Figure QLYQS_19
；
所述第二延迟释放电路中，第
Figure QLYQS_20
个第四寄存器的信号输出端与第/>
Figure QLYQS_21
个第四寄存器的信号输入端连接，第/>
Figure QLYQS_22
个第四寄存器的信号输出端还与所述第二或门器件的信号输入端连接，/>
Figure QLYQS_23
，/>
Figure QLYQS_24
，/>
Figure QLYQS_25
为预定义的正整数且
Figure QLYQS_26
；
复位信号由所述第一非门器件的信号输入端输入所述复位信号预处理装置；
预处理后的复位信号由所述第二非门器件的信号输出端输出至所述第二目标可编程逻辑器件，所述第二目标可编程逻辑器件的复位逻辑包括响应于低电平的复位信号进行逻辑复位，响应于高电平的复位信号进行复位解除。
5.根据权利要求4所述的复位信号预处理装置，其特征在于，所述P和所述Q的取值范围由所述第二目标可编程逻辑器件输出的时钟信号的时钟域确定。
6.根据权利要求4或5所述的复位信号预处理装置，其特征在于，所述
Figure QLYQS_27
和所述/>
Figure QLYQS_28
的取值范围由所述第二目标可编程逻辑器件输出的时钟信号的时钟域确定。
7.一种基于如权利要求1至3任一所述的复位信号预处理装置实现的复位信号预处理方法，其特征在于，包括：
获取复位信号和第一目标可编程逻辑器件的时钟信号；
将所述复位信号和所述时钟信号输入所述复位信号预处理装置；
获取所述复位信号预处理装置输出的预处理后的复位信号，并将所述预处理后的复位信号输入至所述第一目标可编程逻辑器件，以供所述第一目标可编程逻辑器件在所述预处理后的复位信号为高电平的情况下，响应于所述预处理后的复位信号进行逻辑复位，在所述预处理后的复位信号为低电平的情况下，响应于所述预处理后的复位信号进行复位解除。
8.一种基于如权利要求4至6任一所述的复位信号预处理装置实现的复位信号预处理方法，其特征在于，包括：
获取复位信号和第二目标可编程逻辑器件的时钟信号；
将所述复位信号和所述时钟信号输入所述复位信号预处理装置；
获取所述复位信号预处理装置输出的预处理后的复位信号，并将所述预处理后的复位信号输入至所述第二目标可编程逻辑器件，以供所述第二目标可编程逻辑器件在所述预处理后的复位信号为低电平的情况下，响应于所述预处理后的复位信号进行逻辑复位，在所述预处理后的复位信号为高电平的情况下，响应于所述预处理后的复位信号进行复位解除。
9.一种可编程逻辑器件，其特征在于，包括：如权利要求1至3任一所述的复位信号预处理装置。
10.一种可编程逻辑器件，其特征在于，包括：如权利要求4至6任一所述的复位信号预处理装置。
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