CN109039308A - 单一时钟数据同步电路在数据传输中的应用 - Google Patents
单一时钟数据同步电路在数据传输中的应用 Download PDFInfo
- Publication number
- CN109039308A CN109039308A CN201810676557.5A CN201810676557A CN109039308A CN 109039308 A CN109039308 A CN 109039308A CN 201810676557 A CN201810676557 A CN 201810676557A CN 109039308 A CN109039308 A CN 109039308A
- Authority
- CN
- China
- Prior art keywords
- data
- signal
- sampling unit
- clock
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 16
- 238000005070 sampling Methods 0.000 claims abstract description 81
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000001360 synchronised effect Effects 0.000 claims abstract description 9
- 230000008569 process Effects 0.000 claims abstract description 8
- 230000007547 defect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/015—Modifications of generator to maintain energy constant
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明涉及数据传输领域，具体涉及单一时钟数据同步电路在数据传输中的应用，包括用于对第一时钟域的数据信号D(CLK1)进行同步处理，得到第二时钟域数据信号Q3的同步处理单元，用于对第二时钟域的数据信号Q3进行组合逻辑处理，得到组合逻辑处理结果L的组合逻辑单元，用于对组合逻辑处理结果L和第二时钟域的数据信号Q3进行采样，输出同步后的第二时钟域数据信号D’的输出采样单元，同步处理单元包括用于对第一时钟域的数据信号D(CLK1)进行采样，使数据信号D(CLK1)的亚稳态衰减，得到属于第二时钟域数据信号Q1的一级采样单元；本发明所提供的技术方案能够有效克服只能接收单比特数据位宽的数据、容易产生亚稳态信号而导致后级逻辑电路出现逻辑混乱的缺陷。
Description
技术领域
本发明涉及数据传输领域，具体涉及单一时钟数据同步电路在数据传输中的应用。
背景技术
在专用集成电路(ASIC，Application Specific Integrated Circuit)和现场可编程门阵列(FPGA，FieldProgrammable GateArray)的逻辑设计中，往往会有多个时钟域之间的信号需要交互，跨时钟域异步信号的交互处理是否合理，即跨时钟域异步信号是否能够被稳定采样，是硬件电路设计是否可靠的关键因素之一。
目前有一种跨时钟域异步数据的处理方法，参照图1，第一时钟域的脉冲信号Pulse_i需要传输到第二时钟域。在第一时钟域，使用时钟信号CLK1由脉冲保持寄存器10和取反逻辑11生成脉冲信号Pulse_n；在第二时钟域，使用时钟信号CLK2，由同步电路12经过两级寄存器120、121去亚稳态后将第二级寄存器的信号输出到寄存器13，并取寄存器121和寄存器13的输出值做异或，从而实现第一时钟域的脉冲信号到第二时钟域的脉冲信号的转换。当第一时钟域再来一个脉冲信号Pulse_i时，则上次保持脉冲的信号被取反，而后进入第二时钟域，第二时钟域的电路不变，实现脉冲信号的传递。
图2为采用现有跨时钟域异步数据处理方法得到的数据信号波形图。从图2中可以看出，只要输入到脉冲保持寄存器的数据高有效，脉冲保持寄存器输出的结果就会变化。而且，脉冲保持寄存器只能接收单比特数据位宽的数据，对于多位数据位宽的异步信号，目前的跨时钟域异步数据的处理方法并不适用。
发明内容
(一)解决的技术问题
针对现有技术所存在的上述缺点，本发明提供了单一时钟数据同步电路在数据传输中的应用，能够有效克服现有技术所存在的只能接收单比特数据位宽的数据、容易产生亚稳态信号而导致后级逻辑电路出现逻辑混乱的缺陷。
(二)技术方案
为实现以上目的，本发明通过以下技术方案予以实现：
单一时钟数据同步电路在数据传输中的应用，包括用于对第一时钟域的数据信号D(CLK1)进行同步处理，得到第二时钟域数据信号Q3的同步处理单元，用于对第二时钟域的数据信号Q3进行组合逻辑处理，得到组合逻辑处理结果L的组合逻辑单元，用于对组合逻辑处理结果L和第二时钟域的数据信号Q3进行采样，输出同步后的第二时钟域数据信号D’的输出采样单元；
所述同步处理单元包括用于对第一时钟域的数据信号D(CLK1)进行采样，使数据信号D(CLK1)的亚稳态衰减，得到属于第二时钟域数据信号Q1的一级采样单元；用于对一级采样单元输出的数据信号Q1进行采样，使数据信号Q1的亚稳态衰减，得到属于第二时钟域数据信号Q2的二级采样单元；用于对二级采样单元输出的数据信号Q2进行采样，使得数据信号Q2的亚稳态衰减，得到属于第二时钟域数据信号Q3的三级采样单元；
所述组合逻辑单元能够将二级采样单元输出的数据信号Q2和三级采样单元输出的数据信号Q3进行组合逻辑计算，输出组合逻辑处理结果L，所述输出采样单元能够对组合逻辑处理结果L和三级采样单元输出的数据信号Q3进行采样，输出同步后的第二时钟域数据信号D’。
优选地，所述一级采样单元、二级采样单元、三级采样单元均为触发器。
优选地，所述输出采样单元为带使能端的触发器。
优选地，所述组合逻辑单元采用的组合逻辑计算为等式运算。
优选地，所述二级采样单元输出的数据信号Q2等于三级采样单元输出的数据信号Q3时，组合逻辑处理结果L等于1；否则，组合逻辑处理结果L等于0。
优选地，所述组合逻辑处理结果L与输出采样单元的使能端相连，只有当所述组合逻辑处理结果L等于1时，输出采样单元才会对三级采样单元输出的数据信号Q3进行采样。
(三)有益效果
与现有技术相比，本发明所提供的单一时钟数据同步电路在数据传输中的应用有效降低了数据信号从第一时钟域传递至第二时钟域时，信号出现亚稳态的概率，有效解决了因亚稳态导致后级逻辑电路出现逻辑混乱的问题，极大提高了电路的稳定性，同时也克服了只能接收单比特数据位宽数据的缺陷。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中跨时钟域异步数据处理的系统结构示意图；
图2为图1中系统处理的数据信号时序图；
图3为本发明系统结构示意图；
图4为本发明系统处理的数据信号时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
单一时钟数据同步电路在数据传输中的应用，如图3所示，包括用于对第一时钟域的数据信号D(CLK1)进行同步处理，得到第二时钟域数据信号Q3的同步处理单元，用于对第二时钟域的数据信号Q3进行组合逻辑处理，得到组合逻辑处理结果L的组合逻辑单元，用于对组合逻辑处理结果L和第二时钟域的数据信号Q3进行采样，输出同步后的第二时钟域数据信号D’的输出采样单元；
同步处理单元包括用于对第一时钟域的数据信号D(CLK1)进行采样，使数据信号D(CLK1)的亚稳态衰减，得到属于第二时钟域数据信号Q1的一级采样单元；用于对一级采样单元输出的数据信号Q1进行采样，使数据信号Q1的亚稳态衰减，得到属于第二时钟域数据信号Q2的二级采样单元；用于对二级采样单元输出的数据信号Q2进行采样，使得数据信号Q2的亚稳态衰减，得到属于第二时钟域数据信号Q3的三级采样单元；
组合逻辑单元能够将二级采样单元输出的数据信号Q2和三级采样单元输出的数据信号Q3进行组合逻辑计算，输出组合逻辑处理结果L，输出采样单元能够对组合逻辑处理结果L和三级采样单元输出的数据信号Q3进行采样，输出同步后的第二时钟域数据信号D’。
一级采样单元、二级采样单元、三级采样单元均为触发器。
输出采样单元为带使能端的触发器。
组合逻辑单元采用的组合逻辑计算为等式运算。
二级采样单元输出的数据信号Q2等于三级采样单元输出的数据信号Q3时，组合逻辑处理结果L等于1；否则，组合逻辑处理结果L等于0。
组合逻辑处理结果L与输出采样单元的使能端相连，只有当组合逻辑处理结果L等于1时，输出采样单元才会对三级采样单元输出的数据信号Q3进行采样。
一级采样单元用来采样第一时钟域的数据信号D(CLK1)，采样时钟为第二时钟域的CLK2，得到属于第二时钟域的数据信号Q1。如果采样时，第一时钟域的数据信号D(CLK1)正处于变化时刻，那么势必会造成亚稳态的产生。如图4所示，在采样时刻40，第一时钟域的数据信号D正从数据A变化到B，这就势必会导致一级采样单元输出的数据信号Q1在振荡时间内处于不稳定状态。
二级采样单元用来采样数据信号Q1，采样时钟为第二时钟域的CLK2，采样得到属于第二时钟域的数据信号Q2。一级采样单元输出的数据信号Q1在振荡时间后将趋于一个稳定的值，但这个稳定的值是一个不可控的值，任何值都有可能。如图4所示，在采样时刻41，二级采样单元采样一级采样单元输出的数据信号Q1，并输出一个稳定的不可控的值E。
三级采样单元用来采样数据信号Q2，采样时钟为第二时钟域的CLK2，采样得到属于第二时钟域的数据信号Q3。
组合逻辑单元用来对第二时钟域的数据信号Q2和数据信号Q3进行组合逻辑处理，得到组合逻辑处理结果L。组合逻辑单元采用的组合逻辑计算为等式运算，如果数据信号Q2等于数据信号Q3，组合逻辑处理结果L等于1；否则，组合逻辑处理结果L等于0。如果没有组合逻辑单元，而是将Q3直接输出给输出采样单元，那么输出采样单元输出的值D’中就包含了一个错误的值E，便可能导致后级逻辑电路出现逻辑错误。
输出采样单元用来采样组合逻辑处理结果L和数据信号Q3，输出同步后的第二时钟域数据信号D’。输出采样单元是带使能端的触发器，其中组合逻辑处理结果L与触发器的使能端相连，只有当组合逻辑处理结果L等于1时，输出采样单元才会采样数据信号Q3。
本发明所提供的单一时钟数据同步电路在数据传输中的应用有效降低了数据信号从第一时钟域传递至第二时钟域时，信号出现亚稳态的概率，有效解决了因亚稳态导致后级逻辑电路出现逻辑混乱的问题，极大提高了电路的稳定性，同时也克服了只能接收单比特数据位宽数据的缺陷。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不会使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (6)
1.单一时钟数据同步电路在数据传输中的应用，其特征在于：包括用于对第一时钟域的数据信号D(CLK1)进行同步处理，得到第二时钟域数据信号Q3的同步处理单元，用于对第二时钟域的数据信号Q3进行组合逻辑处理，得到组合逻辑处理结果L的组合逻辑单元，用于对组合逻辑处理结果L和第二时钟域的数据信号Q3进行采样，输出同步后的第二时钟域数据信号D’的输出采样单元；
所述同步处理单元包括用于对第一时钟域的数据信号D(CLK1)进行采样，使数据信号D(CLK1)的亚稳态衰减，得到属于第二时钟域数据信号Q1的一级采样单元；用于对一级采样单元输出的数据信号Q1进行采样，使数据信号Q1的亚稳态衰减，得到属于第二时钟域数据信号Q2的二级采样单元；用于对二级采样单元输出的数据信号Q2进行采样，使得数据信号Q2的亚稳态衰减，得到属于第二时钟域数据信号Q3的三级采样单元；
所述组合逻辑单元能够将二级采样单元输出的数据信号Q2和三级采样单元输出的数据信号Q3进行组合逻辑计算，输出组合逻辑处理结果L，所述输出采样单元能够对组合逻辑处理结果L和三级采样单元输出的数据信号Q3进行采样，输出同步后的第二时钟域数据信号D’。
2.根据权利要求1所述的单一时钟数据同步电路在数据传输中的应用，其特征在于：所述一级采样单元、二级采样单元、三级采样单元均为触发器。
3.根据权利要求1所述的单一时钟数据同步电路在数据传输中的应用，其特征在于：所述输出采样单元为带使能端的触发器。
4.根据权利要求1所述的单一时钟数据同步电路在数据传输中的应用，其特征在于：所述组合逻辑单元采用的组合逻辑计算为等式运算。
5.根据权利要求1所述的单一时钟数据同步电路在数据传输中的应用，其特征在于：所述二级采样单元输出的数据信号Q2等于三级采样单元输出的数据信号Q3时，组合逻辑处理结果L等于1；否则，组合逻辑处理结果L等于0。
6.根据权利要求1所述的单一时钟数据同步电路在数据传输中的应用，其特征在于：所述组合逻辑处理结果L与输出采样单元的使能端相连，只有当所述组合逻辑处理结果L等于1时，输出采样单元才会对三级采样单元输出的数据信号Q3进行采样。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810676557.5A CN109039308A (zh) | 2018-06-27 | 2018-06-27 | 单一时钟数据同步电路在数据传输中的应用 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810676557.5A CN109039308A (zh) | 2018-06-27 | 2018-06-27 | 单一时钟数据同步电路在数据传输中的应用 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109039308A true CN109039308A (zh) | 2018-12-18 |
Family
ID=64610708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810676557.5A Pending CN109039308A (zh) | 2018-06-27 | 2018-06-27 | 单一时钟数据同步电路在数据传输中的应用 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109039308A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109660249A (zh) * | 2018-12-21 | 2019-04-19 | 天津国芯科技有限公司 | 异步脉冲同步器 |
| CN113821075A (zh) * | 2021-09-27 | 2021-12-21 | 上海航天计算机技术研究所 | 一种异步多比特信号跨时钟域处理方法及装置 |
-
2018
- 2018-06-27 CN CN201810676557.5A patent/CN109039308A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109660249A (zh) * | 2018-12-21 | 2019-04-19 | 天津国芯科技有限公司 | 异步脉冲同步器 |
| CN113821075A (zh) * | 2021-09-27 | 2021-12-21 | 上海航天计算机技术研究所 | 一种异步多比特信号跨时钟域处理方法及装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7310396B1 (en) | Asynchronous FIFO buffer for synchronizing data transfers between clock domains | |
| CN107911102B (zh) | 跨时钟域异步数据的同步滤波器和方法 | |
| JPH10117185A (ja) | データを転送するためのシンクロナイザ、方法及びシステム | |
| US7936854B2 (en) | Method and system of cycle slip framing in a deserializer | |
| US9222971B2 (en) | Functional path failure monitor | |
| US8644439B2 (en) | Circuits and methods for signal transfer between different clock domains | |
| CN109918332A (zh) | Spi从设备及spi设备 | |
| CN113009961B (zh) | 一种跨时钟同步电路及SoC系统 | |
| CN109039308A (zh) | 单一时钟数据同步电路在数据传输中的应用 | |
| US9112489B2 (en) | Sequential logic circuit and method of providing setup timing violation tolerance therefor | |
| US20030141908A1 (en) | Clock ratio dsta synchronizer | |
| US8630382B2 (en) | Asynchronous data recovery methods and apparatus | |
| CN101719858B (zh) | Can控制器的位时序的同步处理方法 | |
| CN104412222B (zh) | 用于时钟域之间数据传输的设备 | |
| US11411565B2 (en) | Clock and data recovery circuit | |
| US4949360A (en) | Synchronizing circuit | |
| US7680231B2 (en) | Adaptive variable length pulse synchronizer | |
| CN113491082B (zh) | 一种数据处理装置 | |
| US7679404B2 (en) | Missing clock pulse detector | |
| CN104412220B (zh) | 时钟域之间传输数据信号的系统和方法 | |
| CN114185397B (zh) | 跨时钟域数据传输电路及方法 | |
| CN108777576A (zh) | 一种SoC系统复位期间锁相环稳定时钟输出电路 | |
| CN113821075A (zh) | 一种异步多比特信号跨时钟域处理方法及装置 | |
| US9154159B2 (en) | Low latency data deserializer | |
| CN107562164A (zh) | 一种cpld/fpga输入复位信息号预处理电路及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20181218 |