CN110764600A - 一种基于cpld/fpga的复位控制方法、设备以及存储介质 - Google Patents
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Abstract
本发明公开了一种基于CPLD/FPGA的复位控制方法，包括步骤：接收初始复位信号和初始使能信号；判断所述初始使能信号是否有效；响应于所述初始使能信号有效，利用所述初始复位信号将CPLD的默认电平变为复位电平；根据预设的复位信号信息生成并发送复位信号；将所述复位电平恢复到默认电平。本发明还公开了一种计算机设备以及可读存储介质。本发明公开的方法只需要主控设备向CPLD/FPGA发送使能信号和初始复位信号，利用CPLD/FPGA输出复位信号，降低了主控设备的设计复杂度。
Description
技术领域
本发明涉及交换机领域，具体涉及一种基于CPLD/FPGA的复位控制方法、设备以及存储介质。
背景技术
在交换机系统中，通过CPLD/FPGA芯片控制整个交换机的上、下电时序控制、通信控制、按键检测、风扇转速控制、SFP点灯控制及串口切换等。CPLD/FPGA是一款半定制的专用集成电路，具有灵活编程、快速响应、集成度高等系列优点，在前期开发验证及控制应用领域得到越来越广泛的应用。对于交换机系统，通过CPLD/FPGA设计实现系统功能是交换机系统设计的重要内容。
通过CPU或BMC实现特定器件的复位是非常重要的设计，通常方案是通过“写”寄存器或GPIO特定长度低脉冲实现复位，但是这种方案一方面对主控器实现特定长度低脉冲提出更高要求，加大了主控器负担，且无法保重低脉冲长度；另一方面如果主控器件挂死，无法保证GPIO的状态。
因此，急需一种复位控制方法。
发明内容
有鉴于此，为了克服上述问题的至少一个方面，本发明实施例的提出一种基于CPLD/FPGA的复位控制方法，包括步骤：
接收初始复位信号和初始使能信号；
判断所述初始使能信号是否有效；
响应于所述初始使能信号有效，利用所述初始复位信号将默认电平变为复位电平；
根据预设的复位信号信息生成并发送复位信号；
将所述复位电平恢复到默认电平。
在一些实施例中，判断所述初始使能信号是否有效，进一步包括：
利用第一模块判断所述初始使能信号是否有效。
在一些实施例中，利用所述初始复位信号将CPLD的默认电平变为复位电平，进一步包括：
利用所述初始复位信号将所述第一模块中的复位电平由默认电平改为复位电平；
所述第一模块向第二模块发送所述复位电平以及使能信号。
在一些实施例中，根据预设的复位信号信息生成并发送复位信号，进一步包括：
第二模块响应于接收到所述复位电平，利用预设的复位信号信息生成并发送复位信号。
在一些实施例中，根据预设的复位信号信息生成复位信号，进一步包括：
根据预设的时间长度生成低电平脉冲信号。
在一些实施例中，根据预设的时间长度生成低电平脉冲信号，进一步包括：
利用计数器判断所述低电平脉冲信号的时间长度是否达到所述预设的时间长度；
响应于达到所述预设的时间长度，拉高输出电平以得到满足预设的时间长度的低电平脉冲信号。
在一些实施例中，将所述复位电平恢复到默认电平，进一步包括：
响应于拉高输出电平，所述第二模块向所述第一模块发送恢复默认电平信号；
所述第一模块根据所述恢复默认电平信号将所述复位电平恢复到默认电平。
在一些实施例中，还包括：
响应于所述初始使能信号无效，透传所述初始复位信号至外围设备。
基于同一发明构思，根据本发明的另一个方面，本发明的实施例还提供了一种计算机设备，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时执行如上所述的任一种基于CPLD/FPGA的复位控制方法的步骤。
基于同一发明构思，根据本发明的另一个方面，本发明的实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时执行如上所述的任一种基于CPLD/FPGA的复位控制方法的步骤。
本发明具有以下有益技术效果之一：本发明公开的方法只需要主控设备向CPLD/FPGA发送使能信号和初始复位信号，利用CPLD/FPGA输出复位信号，降低了主控设备的设计复杂度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明的实施例提供的一种基于CPLD/FPGA的复位控制方法的流程示意图；
图2为本发明的实施例提供的CPLD/FPGA的结构示意图；
图3为本发明的实施例提供的计算机设备的结构示意图；
图4为本发明的实施例提供的计算机可读存储介质的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
根据本发明的一个方面，本发明的实施例提出一种基于CPLD/FPGA的复位控制方法，如图1所示，其可以包括步骤：S1，接收初始复位信号和初始使能信号；S2，判断所述初始使能信号是否有效；S3，响应于所述初始使能信号有效，利用所述初始复位信号将CPLD的默认电平变为复位电平；S4，根据预设的复位信号信息生成并发送复位信号；将所述复位电平恢复到默认电平。
本发明公开的方法只需要主控设备向CPLD/FPGA发送使能信号和初始复位信号，利用CPLD/FPGA输出复位信号，降低了主控设备的设计复杂度。
在一些实施例中，判断所述初始使能信号是否有效，进一步包括：
利用第一模块判断所述初始使能信号是否有效。
具体的，初始使能信号可以通过有效位判断是否有效，例如可以通过高低电平判断初始使能信号是否有效，当初始使能信号为高电平时，则说明初始使能信号是有效的，当初始使能信号为低电平时，则说明初始使能信号是无效的。
在一些实施例中，利用所述初始复位信号将默认电平变为复位电平，进一步包括：
利用所述初始复位信号将所述第一模块中的复位电平由默认电平改为复位电平；
所述第一模块向第二模块发送所述复位电平以及使能信号。
具体的，第一模块默认的电平可以是低电平，初始复位信号为高电平，当接收到初始复位信号后，即可将默认的低电平变成高电平，此时则向第二模块发送复位电平以使第二模块生成复位信号，并向第二模块发送清零使能信号，以使第二模块发送复位信号后返回第一模块清零信号。
在一些实施例中，上层控制器可以通过I2C通信将复位电平和初始使能信号发送至第一模块，避免了上层控制器直接控制GPIO状态导致待复位设备可能持续复位的问题，同时上层控制器也只需向第一模块写入复位电平即可，避免了生成复位脉冲，降低了上层控制器的控制复杂度。
在一些实施例中，根据预设的复位信号信息生成并发送复位信号，进一步包括：
第二模块响应于接收到所述复位电平，利用预设的复位信号信息生成并发送复位信号。
具体的，预设的复位信号信息可以是复位信号的时间长度，该时间长度可以通过计数器控制。
在一些实施例中，根据预设的复位信号信息生成复位信号，进一步包括：
根据预设的时间长度生成低电平脉冲信号。
在一些实施例中，根据预设的时间长度生成低电平脉冲信号，进一步包括：
利用计数器判断所述低电平脉冲信号的时间长度是否达到所述预设的时间长度；
响应于达到所述预设的时间长度，拉高输出电平以得到满足预设的时间长度的低电平脉冲信号。
需要说明的是，可以预先设置好第二模块中的计数器的最大值，这样当第二模块接收到第一模块发送的相关的复位信号时，可以直接根据计数器的最大值生成相应时间长度的低电平脉冲信号。并且当计数器达到设定的最大值时，也即生成的低电平脉冲信号达到时间长度时，则直接拉高电平，从而生成精准长度的低电平脉冲信号。
在一些实施例中，计数器的最大值可以根据实际需求设定。
在一些实施例中，将所述复位电平恢复到默认电平，进一步包括：
响应于拉高输出电平，所述第二模块向所述第一模块发送恢复默认电平信号；
所述第一模块根据所述恢复默认电平信号将所述复位电平恢复到默认电平。
具体的，当第二模块拉高电平发送预设的时间长度的地脉冲信号后，即向第一模块返回恢复默认电平信号，以将第一模块中的复位标识位的电平恢复到默认状态，以便进行下次复位流程。
在一些实施例中，还包括：
响应于所述初始使能信号无效，透传所述初始复位信号至外围设备。
具体的，当初始使能信号无效时，则直接透传初始复位信号，即不对该信号作任何处理，直接发送出去。
需要说明的是，当初始使能信号无效，初始复位信号则为用于复位的低电平脉冲信号，该低电平脉冲信号由上层控制器生成。也即只有当上层控制发送的初始使能信号是有效的，则通过CPLD/FPGA生成并发送复位信号。这样，通过初始使能信号可以增加上层控制器的权限，同时也方便调试。
下面结合图2示出的CPLD/FPGA的结构示意图详细说明本发明实施例提出的复位控制方法。
如图2所示，整个CPLD/FPGA可以包括存储器模块和复位及清零生成模块，其中存储器模块可以是第一模块，复位及清零生成模块可以是第二模块。上层复位控制器是根据需求发送复位等关键信号的主控设备，在本发明的实施例中，上层复位控制器需要外围设备进行复位动作时，只需要向存储器模块“写”入“1”即可，此时存储器模块将默认无效的低电平改为高电平，然后向复位及清零生成模块发送该高电平以使复位及清零生成模块输出准确宽度的复位低脉冲对外围设备进行复位动作，以及自动清零使能信号使得存储器模块相应复位位会重新复位为默认无效状态。
具体的，如图2所示，“SYS_CLK”是CPLD/FPGA的系统时钟信号，用于驱动内部时序设计；“RST”是CPLD/FPGA的复位信号；“RST_CMD”是上层控制器发送的初始复位信号；“Auto_En”是上层控制器发送的初始清零使能信号，只有这一位有效时才能进行复位信号生成以及自动清零操作；“Auto_RST_Clear”是由“复位及清零生成模块”生成，输入“存储器模块”的自动清零信号，当这一位有效时，“存储器模块”的复位寄存器会进行清零操作并重新置于无效状态；“W_Auto_En”与“W_RST_CMD”是经过“存储器模块”传递的是使能信号与复位电平信号；“RST_N”是CPLD/FPGA输出的对“外围设备”的复位信号。“存储器模块”用来储存复位及复位有效等信息，当初次上电时，寄存器会初始化为无效状态，只有“上层复位控制器”发送复位信息时，寄存器才置位有效状态，当复位完毕并接收到自动清零信“Auto_RST_Clear”号时，寄存器置为无效状态。当“复位及清零生成模块”检测“W_Auto_En”与“W_RST_CMD”时，开始输出复位信号“RST_N”，同时启动内部计数器，当达到输出脉冲宽度要求时，复位信号“RST_N”置于无效状态，同时“复位及清零生成模块”输出自动清零信号“Auto_RST_Clear”；当自动清零使能信号“Auto_En”无效时，“RST_N”波形完全取决于“RST_CMD”，即此时上层控制器完全控制外围设备的复位状态。
本发明实施例提出的复位方法保证了输出脉冲长度，同时自动清零设计简化了上层控制器对复位信号生成的设计复杂度，通过I2C读写存储器模块，避免了上层控制器直接控制GPIO状态而导致外围设备可能持续复位的问题，为便于调试，设计自动清零使能按钮，同时，为便于不同项目之间应用和满足不同项目对复位脉冲宽度要求，复位自动清零可配置采用参数化模块化设计方式，由于复位自动清零可配置模块是在已有CPLD/FPGA芯片上实现设计，因此不会增加硬件成本。
基于同一发明构思，根据本发明的另一个方面，如图3所示，本发明的实施例还提供了一种计算机设备501，包括：
至少一个处理器520；以及
存储器510，存储器510存储有可在处理器上运行的计算机程序511，处理器520执行程序时执行如上的任一种基于CPLD/FPGA的复位控制方法的步骤。
基于同一发明构思，根据本发明的另一个方面，如图4所示，本发明的实施例还提供了一种计算机可读存储介质601，计算机可读存储介质601存储有计算机程序指令610，计算机程序指令610被处理器执行时执行如上的任一种基于CPLD/FPGA的复位控制方法的步骤。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
此外，典型地，本发明实施例公开的装置、设备等可为各种电子终端设备，例如手机、个人数字助理(PDA)、平板电脑(PAD)、智能电视等，也可以是大型终端设备，如服务器等，因此本发明实施例公开的保护范围不应限定为某种特定类型的装置、设备。本发明实施例公开的客户端可以是以电子硬件、计算机软件或两者的组合形式应用于上述任意一种电子终端设备中。
此外，根据本发明实施例公开的方法还可以被实现为由CPU执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被CPU执行时，执行本发明实施例公开的方法中限定的上述功能。
此外，上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。
此外，应该明白的是，本文的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)或快闪存储器。易失性存储器可以包括随机存取存储器(RAM)，该RAM可以充当外部高速缓存存储器。作为例子而非限制性的，RAM可以以多种形式获得，比如同步RAM(DRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDRSDRAM)、增强SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、以及直接Rambus RAM(DRRAM)。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。
结合这里的公开所描述的方法或算法的步骤可以直接包含在硬件中、由处理器执行的软件模块中或这两者的组合中。软件模块可以驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任何其它形式的存储介质中。示例性的存储介质被耦合到处理器，使得处理器能够从该存储介质中读取信息或向该存储介质写入信息。在一个替换方案中，存储介质可以与处理器集成在一起。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在用户终端中。在一个替换方案中，处理器和存储介质可以作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则可以将功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质来传送。计算机可读介质包括计算机存储介质和通信介质，该通信介质包括有助于将计算机程序从一个位置传送到另一个位置的任何介质。存储介质可以是能够被通用或专用计算机访问的任何可用介质。作为例子而非限制性的，该计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储设备、磁盘存储设备或其它磁性存储设备，或者是可以用于携带或存储形式为指令或数据结构的所需程序代码并且能够被通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外，任何连接都可以适当地称为计算机可读介质。例如，如果使用同轴线缆、光纤线缆、双绞线、数字用户线路(DSL)或诸如红外线、无线电和微波的无线技术来从网站、服务器或其它远程源发送软件，则上述同轴线缆、光纤线缆、双绞线、DSL或诸如红外线、无线电和微波的无线技术均包括在介质的定义。如这里所使用的，磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘、蓝光盘，其中磁盘通常磁性地再现数据，而光盘利用激光光学地再现数据。上述内容的组合也应当包括在计算机可读介质的范围内。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (10)
1.一种基于CPLD/FPGA的复位控制方法，包括步骤：
接收初始复位信号和初始使能信号；
判断所述初始使能信号是否有效；
响应于所述初始使能信号有效，利用所述初始复位信号将CPLD的默认电平变为复位电平；
根据预设的复位信号信息生成并发送复位信号；
将所述复位电平恢复到默认电平。
2.如权利要求1所述的方法，其特征在于，判断所述初始使能信号是否有效，进一步包括：
利用第一模块判断所述初始使能信号是否有效。
3.如权利要求2所述的方法，其特征在于，利用所述初始复位信号将默认电平变为复位电平，进一步包括：
利用所述初始复位信号将所述第一模块中的复位电平由默认电平改为复位电平；
所述第一模块向第二模块发送所述复位电平以及使能信号。
4.如权利要求3所述的方法，其特征在于，根据预设的复位信号信息生成并发送复位信号，进一步包括：
第二模块响应于接收到所述复位电平，利用预设的复位信号信息生成并发送复位信号。
5.如权利要求4所述的方法，其特征在于，根据预设的复位信号信息生成复位信号，进一步包括：
根据预设的时间长度生成低电平脉冲信号。
6.如权利要求5所述的方法，其特征在于，根据预设的时间长度生成低电平脉冲信号，进一步包括：
利用计数器判断所述低电平脉冲信号的时间长度是否达到所述预设的时间长度；
响应于达到所述预设的时间长度，拉高输出电平以得到满足预设的时间长度的低电平脉冲信号。
7.如权利要求6所述的方法，其特征在于，将所述复位电平恢复到默认电平，进一步包括：
响应于拉高输出电平，所述第二模块向所述第一模块发送恢复默认电平信号；
所述第一模块根据所述恢复默认电平信号将所述复位电平恢复到默认电平。
8.如权利要求1所述的方法，其特征在于，还包括：
响应于所述初始使能信号无效，透传所述初始复位信号至外围设备。
9.一种计算机设备，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时执行如权利要求1-8任意一项所述的方法的步骤。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时执行权利要求1-8任意一项所述的方法的步骤。
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2019
- 2019-10-25 CN CN201911022221.8A patent/CN110764600A/zh active Pending
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