CN102508533A - 一种复位控制装置和方法 - Google Patents

Abstract

本发明公开了一种复位控制装置和方法，包括：复杂可编程逻辑器件(CPLD)，其通用输入输出(GPIO)引脚连接到被复位器件的复位引脚上；该CPLD中包括：复位指令检测模块，用于检测接收复位指令；复位信号输出控制模块，用于根据检测到的复位指令为驱动，控制所述GPIO引脚输出对应的复位信号，同时启动定时器，在定时器计时结束时控制所述GPIO引脚输出对应的非复位信号；定时器，用于根据设置的复位时长进行计时。利用本发明，可以较低的成本和资源消耗，实现可控性较高的复位操作。

Description

一种复位控制装置和方法

技术领域

本发明涉及电子信息系统的复位技术，尤其涉及一种复位控制装置和复位控制方法。

背景技术

在目前的电子信息系统中，通常需要复位处理。复位(RESET)，即在系统启动时，将系统设置为初始状态。当复位完成，系统再从初始状态转变为工作状态。对于电子信息系统，复位操作一般包括：将芯片的寄存器值恢复为默认设置；将中央处理单元(CPU，Central Process Unit)置于空闲状态；以及将数据、指令缓存清空等一系列操作。复位操作对电子信息系统，尤其是通信设备相当重要。只有这样，才能使得系统从一个可预知的状态启动，进入可控状态。

在电子电路中，复位一般分为两种：软件复位和硬件复位。软件复位主要针对具有CPU的，并通过复位指令实现CPU复位；当CPU读取到一条复位的指令时，CPU将强制执行初始化操作，使得系统进入初始化状态。硬件复位是对具有逻辑功能的芯片或者CPU，通过外围电路将特定的引脚(一般是复位引脚)设置为逻辑0或者逻辑1，强制芯片或系统进入初始化状态。本发明所提到的“复位”，除非特别说明，都是指硬件复位。

机架式通信设备如路由器器、交换机等，一般由多张线卡、交换卡和主控卡协同工作。有时线卡内又包括1～2张子卡。线卡负责卡内接口的数据转发；交换卡负责线卡间的数据转发，主控卡负责各张板卡的管理控制，包括数据转发路径的控制、工作状态等。每张板卡都有包含有大规模集成电路，具有逻辑处理功能，如CPU、现场可编程门阵列(FPGA)、物理层芯片(PHY)等。系统上电时，为保证各张板卡(包括主控卡)从可知的状态开始运行，需要在上电时为板卡提供复位功能，该复位操作称为上电复位。当系统正常工作时，由于偶然的原因，除主控卡以外的某一张板卡或者子卡出现死机时，需要由主控卡提供单独的复位控制，该复位操作称为受控复位。

目前对于上电复位目前的操作方式一般用RC电路复位或者采用专用的复位芯片，如采用PTM7809实现上电复位。RC电路的复位时间受环境因素、芯片本生寄生参数影响较大，复位时间不易控制；对于采用专用复位芯片的方法，当有多个芯片需要复位时，需要多个芯片，或者需要增加缓冲器(buffer)，因此该方法会增加成本，且各个芯片的复位顺序和复位时间难以可控。

目前对于受控复位的操作方式一般由主控卡的控制逻辑引出多跟复位线，接到每一张板卡，实现复位。但是这种方法耗费了背板和板卡宝贵的插件资源，且传距离传输远，抗干扰能力弱，可控性较弱。或者，受控复位目前也可以采用主控卡CPU引出低速总线(如I2C)连接到其它各张板卡的CPU或者接收电路，再通过看门狗电路提供单板复位。但是这种方法消耗CPU资源，且不能实现通过主控卡完成某一子卡、或者单板内某一部分电路的复位；如果采用单板内部CPU提供板内复位，就又会消耗CPU一部分接口资源，且不能实现系统统一管理，可控性较弱。

总之，现有技术中还没有一种方案可以较低的成本和资源消耗实现可控性较高的复位操作。

发明内容

有鉴于此，本发明的主要目的在于提供一种复位控制装置和方法，以较低的成本和资源消耗，实现可控性较高的复位操作，

本发明的技术方案是这样实现的：

一种复位控制装置，包括：复杂可编程逻辑器件CPLD，其通用输入输出GPIO引脚连接到被复位器件的复位引脚上；该CPLD中包括：

复位指令检测模块，用于检测接收复位指令；

复位信号输出控制模块，用于根据检测到的复位指令为驱动，控制所述GPIO引脚输出对应的复位信号，同时启动定时器，在定时器计时结束时控制所述GPIO引脚输出对应的非复位信号；

定时器，用于根据设置的复位时长进行计时。

优选的，所述复位指令检测模块中包括：第一模拟总线接口和/或第二模拟总线接口；所述第一模拟总线接口通过总线与该CPLD本地板卡的CPU连接，用于检测接收本地板卡CPU发出的复位指令；所述第二模拟总线接口通过总线与机架式设备中主控板CPU连接，用于检测接收主控板CPU发出的复位指令。

优选的，所述复位指令检测模块中包括上电启动接口，用于检测CPLD的上电情况，在上电启动后根据要求自动发送复位指令。

优选的，所述CPLD的各GPIO引脚与被复位器件的复位引脚之间进一步串接一第一电阻。

优选的，所述被复位器件的复位引脚用一第二电阻接地。

一种复位控制方法，采用CPLD的GPIO向被复位器件的复位引脚输出复位信号；复位信号的控制过程包括：CPLD检测接收复位指令；CPLD根据检测到的复位指令为驱动，控制自身的GPIO引脚输出对应的复位信号，同时启动计时，在计时结束时控制所述GPIO引脚输出对应的非复位信号。

优选的，所述CPLD检测接收复位指令的具体方法包括：在CPLD内模拟总线接口，通过总线与机架式设备中的主控板CPU通信，检测接收主控板CPU发出的复位指令；所述复位指令中包括复位板卡号和复位时长；所述CPLD检测到该复位指令后，进一步包括：根据复位板卡号判断是否为本地板卡，如果是则控制所有与被复位器件连接的GPIO引脚输出对应的复位信号，并按照所述复位时长启动计时，否则不做处理；或者，所述复位指令中包括复位板卡号、被复位器件的标记及其对应的复位时长；所述CPLD检测到该复位指令后，进一步包括：根据复位板卡号判断是否为本地板卡，如果是则确定与该复位指令中所标记的被复位器件连接的GPIO引脚，在该GPIO引脚输出该复位器件对应的复位信号，并按照所述复位时长启动计时；否则不作处理。

优选的，该方法进一步包括：所述CPLD在收到复位指令后向主控板CPU发送复位通知信息；所述CPLD在计时结束后向主控板CPU发送复位完成信息。

优选的，所述CPLD检测接收复位指令的具体方法包括：在CPLD内模拟总线接口，通过总线与本地板卡CPU通信，检测接收主控板CPU发出的复位指令；所述复位指令中包括被复位器件的标记及其对应的复位时长，所述CPLD检测到该复位指令后，具体包括：确定与该复位指令中所标记的被复位器件连接的GPIO引脚，在该GPIO引脚输出该复位器件对应的复位信号，并按照所述复位时长启动计时。

优选的，所述CPLD检测接收复位指令的具体方法包括：在上电启动后默认检测收到上电复位指令；所述CPLD检测到该上电复位指令后，具体包括：控制所有的与被复位器件连接的GPIO引脚输出对应的复位信号；或者，控制与指定的被复位器件连接的GPIO引脚输出对应的复位信号；或者，按照复位顺序控制与指定的被复位器件连接的GPIO引脚依次输出对应的复位信号。

与现有技术相比，本发明采用复杂可编程逻辑器件(CPLD)根据检测到的复位指令通过GPIO向被复位器件输出复位信号，而CPLD具有成本低和的特点，且不用占用CPU资源，同时又可以在GPIO内部自由编程设置精确的复位操作逻辑，例如可以设置精确的复位时间和复位信号输出顺序等参数从而实现上电复位时间和顺序的可编程控制，其可控制性很强，因此，用本发明实现复位操作，具有成本低、资源消耗低、且可控性高、可操作性强的优点。另外，本发明利用CPLD实现的是硬件复位，提高了复位系统的可靠性。

进一步的，本发明所述CPLD检测接收的复位指令可以根据应用环境进行指定，可以是上电时默认发出，这样就可以实现精确的上电复位控制；也可以是由外部的控制单元如本地板卡CPU或者机架式设备中主控板卡CPU发出，这样就可以实现系统运行过程中的受控复位，因此本发明既可实现精确可控的上电复位，又可以实现机架设备中主控卡对板卡的可控复位，以及对板卡中子卡的可控复位，而且还可以实现板卡内部CPU对内部整个电路或者某张子卡的可控复位。

附图说明

图1本发明所述复位控制装置的一种结构示意图；

图2为本发明所述复位控制装置实现受控复位和上电复位的一种结构示意图；

图3为本发明所述复位控制装置的一种实现上电复位实施例的电路结构示意图；

图4为利用本发明所述复位控制装置实现上电复位的控制流程图；

图5为本发明所述复位控制装置应用在单板设备中一种实施例结构示意图；

图6为利用本发明所述复位控制装置实现单板设备内受控复位的控制流程图；

图7为本发明所述复位控制装置应用在机架式通信设备中一种实施例结构示意图；

图8为利用本发明所述复位控制装置实现机架式通信设备内受控复位的控制流程图。

具体实施方式

下面结合附图及具体实施例对本发明再作进一步详细的说明。

图1本发明所述复位控制装置的一种结构示意图。参见图1，该复位控制装置包括CPLD 100，该CPLD 100的通用输入输出GPIO引脚110连接到被复位器件的复位引脚上，本图中只画出了4个GPIO引脚，分别连接四个被复位器件，但是本发明对GPIO引脚的个数不做限定，由被复位器件的个数决定。

所述CPLD 100中包括：

复位指令检测模块101，用于检测接收复位指令。

复位信号输出控制模块102，用于根据检测到的复位指令为驱动，控制所述GPIO引脚110输出对应的复位信号，同时启动定时器103，在定时器103计时结束时控制所述GPIO引脚110输出对应的非复位信号。

定时器103，用于根据设置的计时长度进行计时。

所述复位信号通常为逻辑0或逻辑1，根据所述GPIO连接的被复位器件决定，大部分被复位器件的复位信号为逻辑0，但是也有一部分被复位器件采用逻辑1作为复位信号。具体的复位信号可以根据被复位器件的要求在所述复位信号输出控制模块102中设定，在需要复位时，由对应的GPIO输出复位信号(逻辑0或逻辑1)即可。所述非复位信号是所述复位信号的非信号。

当然，在所述CPLD上电工作前，需要将CPLD的时钟引脚连接到时钟芯片，如晶体或者晶振，完成基本外围配置电路，所述时钟芯片为CPLD的常用必须配置，本领域技术人员都知晓其电路连接结构，这是CPLD工作时的基本配置，也不是本发明所改进之处，因此本说明书附图中并未给出时钟引脚和时钟芯片的电路结构，对此也不再赘述。

所述复位指令检测模块101可以检测外部总线的复位指令，从而实现受控复位；也可以检测上电启动信号，从而实现上电复位。

图2为本发明所述复位控制装置实现受控复位和上电复位的一种结构示意图。参见图2，所述复位指令检测模块101中包括：第一模拟总线接口111，和/或第二模拟总线接口112，和/或上电启动接口113。

所述第一模拟总线接口111中所模拟的总线与机架式设备中主控板CPU连接的总线的结构相同，本说明书中将该主控板CPU连接的总线称为BUS1，所述第一模拟总线接口111通过总线BUS1与机架式设备中的主控板CPU连接通信，用于检测接收主控板CPU发出的复位指令，之后根据该复位指令决定是否复位本地板卡的器件。为节约连接器资源，所述BUS1一般采用2线的I2C总线。当然也可以视CPU的资源情况，选用其它总线。

所述第二模拟总线接口112中所模拟的总线与本地板卡CPU连接的总线的结构相同，本说明书中将本地板卡CPU连接的总线称为BUS2，BUS2视情况可以与BUS1相同，也可以不同。所述第二模拟总线接口112通过总线BUS2与本地板卡CPU连接通信，主要用于检测接收本地板卡CPU发出的复位指令，之后根据该复位指令复位本地板卡的器件。

所述上电启动接口113用于检测CPLD的上电情况，在上电启动后自动发送上电复位指令，所述上电复位指令可以默认为对所有的被复位器件输出复位信号，当然也可以在复位信号输出控制模块102中进行设置，只对某个或某几个特定的被复位器件输出复位信号。

上述第一模拟总线接口111、第二模拟总线接口112、以及上电启动接口113可以根据实际应用场景进行选用。例如对于只需要上电复位的设备，则复位指令检测模块101中可以只包括上电启动接口113；对于单板式设备，则复位指令检测模块101中可以包括上电启动接口113和第二模拟总线接口112；对于机架式设备，每一板卡都可以包括一本发明所述的复位控制装置，其中的复位指令检测模块101中可以包括上电启动接口113、第二模拟总线接口112和第一模拟总线接口111；在特殊情况下，对于不需要上电复位的设备，也可以不包括所述上电启动接口113。

图3为本发明所述复位控制装置的一种实现上电复位实施例的电路结构示意图。参见图3，在该实施例中，所述复位控制装置具有上电启动接口113，并且在CPLD的GPIO引脚110与被复位器件的复位引脚301之间可以进一步串接一第一电阻R1，该电阻R1的主要作用是保证复位信号的完整性，使得GPIO引脚输出的复位信号边沿无冲击、无台阶；当然该R1为可选器件，也可以省略。同时，所述被复位器件的复位引脚301用一第二电阻R2接地，用该电阻R2接地的主要原因是：某些被复位器件要求上电时，其复位引脚必须保持低电平，因此采用电阻R2接地后，其上电时可以保证复位引脚301保持低电平；对于没有此项特殊要求的被复位器件，也可以不采用R2接地。系统上电时，所述CPLD 100的GPIO引脚110为高阻状态，由于复位引脚301通过电阻R2接地，所以能够保证上电时复位信号为低电平。上电完成之后，上电启动接口自动发送上电复位指令，即上电完成后默认首先执行上电复位操作，之后通过CPLD内部的复位信号输出控制模块控制输出对应的复位信号(例如逻辑0)，并用定时器进行计时，计时结束之后输出非复位信号(如逻辑1)，释放复位引脚，如此实现上电复位。

图3只画出了CPLD与一个被复位器件连接的情况，对于一个以上的被复位器件，可以在每个GPIO引脚和被复位器件的复位引脚之间实现上述具有电阻R1和R2的电路结构。

图4为利用本发明所述复位控制装置实现上电复位的控制流程图。参见图4，该流程包括：

步骤401、上电启动接口检测到CPLD上电启动后，自动发送上电复位指令，即上电完成后首先默认检测接收到了上电复位指令，触发执行上电复位操作。

步骤402、CPLD根据各个GPIO引脚连接的被复位器件的要求，控制各GPIO输出对应的复位信号。例如，有些被复位器件要求的复位信号为逻辑0则与该被复位器件连接的GPIO引脚输出逻辑0；有些被复位器件要求的复位信号为逻辑1则与该被复位器件连接的GPIO引脚输出逻辑1。

本实施例中，可以默认控制所有的与被复位器件连接的GPIO引脚输出对应的复位信号；或者，如果只需要对某些被复位器件进行上电复位，也可以在在所述CPLD的复位信号输出控制模块中指定，在上电复位时控制与指定的被复位器件连接的GPIO引脚输出对应的复位信号；或者，对于有复位顺序要求的被复位器件，也可以在所述CPLD的复位信号输出控制模块中设置，在上电复位时按照该复位顺序依次向与指定被复位器件连接的GPIO引脚发出对应的复位信号。

步骤403、CPLD启动定时器，假设定时器的延时长度为T1，该延时长度为复位时长。

步骤404、CPLD判断T1是否到达，在到达后执行步骤405。

步骤405、CPLD根据各个GPIO引脚连接的被复位器件的要求，控制各GPIO输出对应的非复位信号，即在步骤402输出复位信号的GPIO引脚上输出相反的非复位信号。

与上述步骤402对应，本步骤405可以默认控制所有的与被复位器件连接的GPIO引脚输出对应的非复位信号；或者，如果只需要对某些被复位器件进行上电复位，在上电复位结束时控制与指定的被复位器件连接的GPIO引脚输出对应的非复位信号；或者，对于有复位顺序要求的被复位器件，在上电复位结束时按照该复位顺序依次向与指定被复位器件连接的GPIO引脚发出对应的非复位信号。

本发明除了可以实现上电复位，在系统工作时，通过CPLD通过所述模拟的总线接口与CPU连接通信，并接受CPU的复位指令，并根据复位指令发出复位控制信号。

图5为本发明所述复位控制装置应用在单板设备中一种实施例结构示意图。所述单板设备可以是机架式通信设备中的业务板卡、交换卡、主控卡等。参见图5，在单板设备内，所述CPLD 100的GPIO引脚分别连接各个被复位器件的复位引脚，如图中的箭头线

分别表示从不同GPIO引脚到不同被复位器件的复位引脚的连接线，所述被复位器件可以是本地板卡(即所述单板设备)的CPU、子卡等器件，所述CPLD 100中具有图2所示的第二模拟总线接口，该接口模拟的总线结构与BUS2的总线结构相同，并通过BUS2总线与本地板卡CPU连接通信。

本地板卡的CPU可以根据网络接口接收到的复位命令，复位本地板卡的全部器件或部分器件；或者业务板卡本身工作需要，复位本地板卡的某一部分或者全部器件。在需要复位本地板卡上的器件时，本地板卡的CPU通过BUS2将复位指令发送给本地板卡上的所述CPLD 100，该复位指令中至少包括被复位器件的标记及其对应的复位时长，被复位器件可以包括本地板卡CPU本身。当然在本单板设备中也可以实现图4所述的上电复位操作，在各个GPIO引脚和被复位器件的复位引脚之间还可以采用图2所示的电阻电路。

图6为利用本发明所述复位控制装置实现单板设备内受控复位的控制流程图。参见图6，该流程包括：

步骤601、CPLD利用所述第二模拟总线接口检测到BUS2上的复位指令，该复位指令中至少包括被复位器件的标记及其对应的复位时长。

步骤602、CPLD根据复位指令中的要求，控制与需要复位的器件连接的GPIO引脚输出对应的复位信号，即：确定与该复位指令中所标记的被复位器件连接的GPIO引脚，在该引脚输出该复位器件对应的复位信号(例如逻辑0或逻辑1，根据复位器件的要求而定)。

步骤603、CPLD启动定时器，该定时器的延时长度为所述复位指令中包括的复位时长，假设此处为T1。

步骤604、CPLD判断T1是否到达，在到达后执行步骤605。

步骤605、CPLD根据复位指令中的要求，控制与需要复位的器件连接的GPIO引脚输出对应的复位信号，即在步骤602输出复位信号的GPIO引脚输出对应相反的非复位信号。

图7为本发明所述复位控制装置应用在机架式通信设备中一种实施例结构示意图。参见图7，该机架式通信设备包括主控卡、主控卡上有控制芯片(CPU)、背板、背板总线(BUS1)、线卡(即业务板)、线卡控制芯片(CPU)、线卡总线(BUS2)、线卡上还具有子卡等器件。由于机架式通信设备具有板卡数量多，芯片类型各不相同，复位电路需求复杂的特点。因此，本实施例中可以在各个线卡、交换卡(在图7中没有画出，但在本发明中可以将该交换卡当成一种线卡对待)、以及主控卡等单卡设备内部设置本发明所述的复位控制装置，即设置所述CPLD，其GPIO引脚连接本地板卡内部器件(如本地CPU和各个子卡)的复位引脚，如图7中的箭头线

分别表示从不同GPIO引脚到不同被复位器件的复位引脚的连接线，且所述各单板设备中的CPLD具有所述第二模拟总线接口，通过总线BUS2与本地板卡的CPU连接通信，检测接收本地CPU发出的复位指令，实现单板内的受控复位。同时，除了主控卡外，所述各单板设备中的CPLD还具有所述第一模拟总线接口，通过总线BUS1与背板总线BUS1连接，背板总线BUS1又与主控卡CPU连接通信，这样各线卡和交换卡就可以检测接收主控板CPU发出的复位指令以及其他指令，实现主控卡触发的受控复位。当然在各个单板设备中也可以实现图4所述的上电复位操作，在各个GPIO引脚和被复位器件的复位引脚之间还可以采用图2所示的电阻电路。

当主控卡CPU检测到某一板卡，或者板卡内的器件(如CPU或子卡)需要复位时，通过BUS1发送复位指令到相应板卡的CPLD，CPLD再根据复位指令复位整个板卡，或者该板卡某一器件。

图8为利用本发明所述复位控制装置实现机架式通信设备内受控复位的控制流程图。参见图8，该流程包括：

步骤801、各个单卡上的CPLD利用所述第一模拟总线接口检测到BUS1上的复位指令，该复位指令由主控卡CPU发出，其中至少包括所述复位指令中包括复位板卡号和复位时长；或者其中包括复位板卡号、被复位器件的标记及其对应的复位时长。复位时长默认为所有业务板卡复位时长的最大值。

步骤802、各个单卡上的CPLD判断所述复位指令是否针对本板卡，即根据该复位指令中的复位板卡号判断是否为与本地板卡的板卡号相同，如果是则说明该复位指令针对本地板卡，执行步骤803；否则不做处理。

步骤803、CPLD立即回应复位确认信号给主控CPU，并根据复位指令中的要求，控制与需要复位的器件连接的GPIO引脚输出对应的复位信号。此处有两种情况：如果所述复位指令中没有被复位器件的标记，则控制所有与被复位器件连接的GPIO引脚输出对应的复位信号，并执行步骤804按照所述复位时长启动计时；如果所述复位指令中含有被复位器件的标记，则确定与该复位指令中所标记的被复位器件连接的GPIO引脚，在该引脚输出该复位器件对应的复位信号，并执行步骤804按照所述复位时长启动计时。

步骤804、CPLD启动定时器，该定时器的延时长度为所述复位指令中包括的复位时长，假设此处为T1。

步骤805、CPLD判断T1是否到达，在到达后执行步骤806。

步骤806、CPLD根据复位指令中的要求，控制与需要复位的器件连接的GPIO引脚输出对应的非复位信号，即在步骤803输出复位信号的GPIO引脚输出对应相反的非复位信号，完成复位，并通过BUS1发送复位完成信号到主控卡CPU，通知主控复位结束。

在图7所示的机架式通信设备中，在某些特殊应用下，在主控授权的条件下，需要单板自身复位，此时本地板卡CPU通过总线BUS2与本地CPLD交互，直接复位自身板内的器件(包括CPU)以及子卡。此时的受控复位过程与图6所述的受控复位过程相同，只不过在步骤602中该单板的CPLD进一步通过BUS1总线向主控卡的CPU发送复位信息通知，并在步骤605复位结束后，再通过BUS1总线向主控卡的CPU发送复位结束通知。

例如，在无源光纤网络(PON，passive optical network)中，要求局端能够通过无线光网络发送复位命令(reset)到客户端；此时客户端无论在进行什么操作，收到复位命令之后，直接复位客户端接口对应板卡。PON网络的客户端接口卡就是本发明所述复位方案中讲到的业务板卡。当业务板卡收到网络对端发送的复位命令之后，本板卡CPU就可以通过BUS2直接发送复位指令到本板CPLD。CPLD启动定时器，对本板卡中包括CPU在内的所有电路复位，同时将复位信息通告主控CPU；当复位结束之后，再次将复位完成信息通告主控CPU。

本发明还可将机架式通信设备的上电复位和受控复位融合到一起，实现可靠、可控的复位。通信设备在上电工作之前，需要将设备中的CPU、逻辑芯片、编码转换芯片等器件复位置于初始化状态。因此，在上电时设备是自动产生上电复位，即通过上电启动接口检测到系统上电启动后，立即发出复位信号从而实现上电复位。在设备工作过程中如果出现异常，也需要复位，这时可以通过主控卡CPU或本地板卡CPU发出复位指令，由所述第一模拟总线接口或第二模拟总线接口检测接收到复位指令，根据复位指令进行可控复位。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种复位控制装置，其特征在于，包括：复杂可编程逻辑器件CPLD，其通用输入输出GPIO引脚连接到被复位器件的复位引脚上；

该CPLD中包括：

复位指令检测模块，用于检测接收复位指令；

复位信号输出控制模块，用于根据检测到的复位指令为驱动，控制所述GPIO引脚输出对应的复位信号，同时启动定时器，在定时器计时结束时控制所述GPIO引脚输出对应的非复位信号；

定时器，用于根据设置的复位时长进行计时。

2.根据权利要求1所述的装置，其特征在于，

所述复位指令检测模块中包括：第一模拟总线接口和/或第二模拟总线接口；所述第一模拟总线接口通过总线与该CPLD本地板卡的CPU连接，用于检测接收本地板卡CPU发出的复位指令；所述第二模拟总线接口通过总线与机架式设备中主控板CPU连接，用于检测接收主控板CPU发出的复位指令。

3.根据权利要求1所述的装置，其特征在于，所述复位指令检测模块中包括上电启动接口，用于检测CPLD的上电情况，在上电启动后根据要求自动发送复位指令。

4.根据权利要求3所述的装置，其特征在于，所述CPLD的各GPIO引脚与被复位器件的复位引脚之间进一步串接一第一电阻。

5.根据权利要求3或4所述的装置，其特征在于，所述被复位器件的复位引脚用一第二电阻接地。

6.一种复位控制方法，其特征在于，采用CPLD的GPIO向被复位器件的复位引脚输出复位信号；复位信号的控制过程包括：

CPLD检测接收复位指令；

CPLD根据检测到的复位指令为驱动，控制自身的GPIO引脚输出对应的复位信号，同时启动计时，在计时结束时控制所述GPIO引脚输出对应的非复位信号。

7.根据权利要求6所述的方法，其特征在于，

所述CPLD检测接收复位指令的具体方法包括：在CPLD内模拟总线接口，通过总线与机架式设备中的主控板CPU通信，检测接收主控板CPU发出的复位指令；

所述复位指令中包括复位板卡号和复位时长；所述CPLD检测到该复位指令后，进一步包括：根据复位板卡号判断是否为本地板卡，如果是则控制所有与被复位器件连接的GPIO引脚输出对应的复位信号，并按照所述复位时长启动计时，否则不做处理；

或者，所述复位指令中包括复位板卡号、被复位器件的标记及其对应的复位时长；所述CPLD检测到该复位指令后，进一步包括：根据复位板卡号判断是否为本地板卡，如果是则确定与该复位指令中所标记的被复位器件连接的GPIO引脚，在该GPIO引脚输出该复位器件对应的复位信号，并按照所述复位时长启动计时；否则不作处理。

8.根据权利要求7所述的方法，其特征在于，该方法进一步包括：所述CPLD在收到复位指令后向主控板CPU发送复位通知信息；所述CPLD在计时结束后向主控板CPU发送复位完成信息。

9.根据权利要求6、7或8所述的方法，其特征在于，所述CPLD检测接收复位指令的具体方法包括：在CPLD内模拟总线接口，通过总线与本地板卡CPU通信，检测接收主控板CPU发出的复位指令；

所述复位指令中包括被复位器件的标记及其对应的复位时长，所述CPLD检测到该复位指令后，具体包括：确定与该复位指令中所标记的被复位器件连接的GPIO引脚，在该GPIO引脚输出该复位器件对应的复位信号，并按照所述复位时长启动计时。

10.根据权利要求6所述的方法，其特征在于，

所述CPLD检测接收复位指令的具体方法包括：在上电启动后默认检测收到上电复位指令；

所述CPLD检测到该上电复位指令后，具体包括：控制所有的与被复位器件连接的GPIO引脚输出对应的复位信号；或者，控制与指定的被复位器件连接的GPIO引脚输出对应的复位信号；或者，按照复位顺序控制与指定的被复位器件连接的GPIO引脚依次输出对应的复位信号。

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