CN115391261A - 高速外围组件互连装置以及包括其的计算系统 - Google Patents

高速外围组件互连装置以及包括其的计算系统 Download PDF

Info

Publication number
CN115391261A
CN115391261A CN202210039712.9A CN202210039712A CN115391261A CN 115391261 A CN115391261 A CN 115391261A CN 202210039712 A CN202210039712 A CN 202210039712A CN 115391261 A CN115391261 A CN 115391261A
Authority
CN
China
Prior art keywords
link
lane
pcie device
state
lanes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210039712.9A
Other languages
English (en)
Inventor
全勇泰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115391261A publication Critical patent/CN115391261A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Quality & Reliability (AREA)
  • Information Transfer Systems (AREA)
  • Debugging And Monitoring (AREA)
  • Hardware Redundancy (AREA)

Abstract

本公开涉及一种PCIe装置。当在链路设置操作期间检测到故障通路时，根据本公开的PCIe装置通过使用其余通路设置链路。该PCIe装置包括：多个通路，包括多个端口；以及链路控制器，设置包括多个通路的链路，其中链路被设置成具有包括除了多个通路之中的故障通路之外的其余通路的链路宽度，其中多个通路之中的故障通路具有无法与多个通路之中的未发生故障的其余通路形成链路的状态。

Description

高速外围组件互连装置以及包括其的计算系统
相关申请的交叉引用
本申请要求于2021年5月24日向韩国知识产权局提交的、申请号为10-2021-0066435的韩国专利申请的优先权，该韩国专利申请的全部公开内容通过引用并入本文。
技术领域
各个实施例总体上涉及一种电子装置，并且更特别地，涉及一种高速外围组件互连(PCIe)装置以及包括该PCIe装置的计算系统。
背景技术
高速外围组件互连(PCIe)装置可以定义用于将输入/输出装置连接到主机装置的总线协议。外围组件互连(PCIe)标准定义PCIe装置中实施的编程构思，该PCIe装置包括被定义为高速串行接口的物理通信层。
存储装置可以在诸如计算机或智能电话的主机装置的控制下存储数据。存储装置可以包括存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置可以被划分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置只要被供应电力就可以保留数据，并且在没有电力的情况下可能丢失所存储的数据。易失性存储器装置的类型可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置即使没有电力供应也不会丢失数据。非易失性存储器装置的类型可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器等。
发明内容
本公开的各个实施例涉及一种PCIe装置和包括该PCIe装置的计算系统，在该PCIe装置中在链路设置操作期间检测故障通路并且该PCIe装置使用其余通路建立链路。
根据实施例，一种PCIe装置可以包括：多个通路，该多个通路包括多个端口；以及链路控制器，设置包括多个通路的链路，其中链路被设置成具有包括除了多个通路之中的故障通路之外的其余通路的链路宽度，其中多个通路之中的故障通路具有无法与多个通路之中的未发生故障的其余通路形成链路的状态。
根据实施例，一种计算系统可以包括：第一PCIe装置，包括多个下游端口；第二PCIe装置，包括多个上游端口；以及链路，包括多个通路，多个通路包括多个下游端口和多个上游端口，并且向第一PCIe装置发送数据，从第一PCIe装置接收数据，其中第一PCIe装置将链路设置成具有包括除了多个通路之中的故障通路之外的其余通路的链路宽度，并且其中故障通路具有故障通路无法与其余通路形成链路的状态。
附图说明
图1是示出根据本公开的实施例的计算系统的示图。
图2是示出根据本发明的实施例的PCIe装置的示图。
图3是示出根据本公开的实施例的PCIe接口的示图。
图4是示出根据本公开的实施例的发送器、接收器和通路的示图。
图5是示出根据本公开的实施例的端口的示图。
图6是示出根据本公开的实施例的PCIe装置的链路状态的示图。
图7是示出根据本发明的实施例的PCIe装置的示图。
图8A和图8B是示出根据本公开的实施例的链路设置操作的示图。
图9是示出根据本公开的实施例的确定链路编号的操作的示图。
图10是示出根据本公开的实施例的确定通路编号的操作的示图。
图11是示出根据本公开的实施例的操作PCIe装置的方法的示图。
具体实施方式
根据本说明书中公开的构思的实施例的示例的具体结构或功能描述仅用于描述根据该构思的实施例的示例。根据该构思的实施例的示例可以以各种形式执行，然而，具体实施方式不限于本说明书中描述的实施例的示例。
图1是示出根据本公开的实施例的计算系统的示图。
参照图1，计算系统100可以包括中央处理单元(CPU)110、根联合体(rootcomplex)120、存储器130、交换机140、PCIe端点150_1至150_3、传统端点(legacyendpoint)160_1和160_2以及PCIe至PCI/PCI-X桥170。
计算系统100可以是支持使用PCIe接口进行通信的电子装置。计算系统100可以是个人计算机(PC)、膝上型计算机或移动计算装置。计算系统100可以包括扩展卡、扩展板、适配器卡、插卡或附属卡。另外，计算系统100可以包括印刷电路板(PCB)，印刷电路板可插入到计算系统100的主板上的电子连接器或扩展槽中以通过扩展总线向计算系统100提供附加功能。另外，计算系统100可以包括诸如固态驱动器(SSD)的存储装置，并且可以包括图形卡、网卡或USB卡。
CPU 110可以电联接到计算系统100的每个组件并且可以控制计算系统100的相应操作。更具体地，CPU 110可以驱动操作系统或应用程序以控制联接到CPU 110的硬件或软件的组件，并且可以执行各种类型的数据处理和操作。另外，CPU 110可以执行用于控制计算系统100的操作的软件或应用。
根联合体120可以是PCIe互连架构中的根集线器、控制器集线器或根控制器。例如，根联合体120可以包括芯片组、存储器控制器集线器(MCH)、北桥(northbridge)、互连控制器集线器(ICH)、南桥和根控制器/集线器。另外，根联合体120可以将CPU 110和存储器130连接到I/O层级。根联合体120可以支持点对点(P2P)路由。根联合体120可以包括至少一个主桥和一个根端口。根联合体120可以支持至少一个PCIe端口。
存储器130可以存储计算系统100的操作所需的数据、命令或程序代码。根据实施例，存储器1030可以存储可操作以运行一个或多个操作系统(OS)与虚拟机(VM)的程序代码以及运行用于管理虚拟机(VM)的虚拟化中介(VI)的程序代码。另外，存储器130可以被实现为诸如DRAM或SRAM的易失性存储器装置。
交换机140可以向上游或下游路由数据包或消息。更具体地，交换机140可以将数据包或消息从PCIe端点(例如，150_1)向上一层级路由到根联合体120。然而，可选地，交换机140可以将数据包或消息从根联合体120向下一层级路由到PCIe端点(例如，150_2)。
交换机140可以被称为多个虚拟PCI至PCI桥接装置的逻辑组件。连接到交换机140的装置的示例可以包括联接到电子系统的任意内部或外部装置或者组件，诸如I/O装置、网络接口控制器(NIC)、插卡、音频处理器、网络处理器、硬盘驱动器、存储装置、CD/DVD ROM、监视器、打印机、鼠标、键盘、路由器、便携式存储装置、火线装置、通用串行总线(USB)装置、扫描仪和其他输入/输出装置。虽然图1中未示出，但是该装置还可以包括支持传统版本或其他版本的PCI装置的另一PCIe至PCI/PCI-X桥。
根据实施例，根联合体120可以联接到端点。端点可以指成为PCIe事务的请求器或完成器的功能类型。端点可以被分类为传统端点或PCIe端点。
PCIe端点150_1至150_3以及传统端点160_1和160_2中的每一个可以作为PCIe事务的请求器或完成器。由PCIe端点150_1至150_3和传统端点160_1和160_2发送或接收的事务层数据包(TLP)可以提供配置空间报头(header)。另外，PCIe端点150_1至150_3以及传统端点160_1和160_2中的每一个作为完成器可以提供配置请求。在特定条件下，由PCIe端点150_1至150_3和传统端点160_1和160_2发送或接收的事务层数据包(TLP)必须提供配置空间报头。另外，PCIe端点150_1至150_3以及传统端点160_1和160_2中的每一个作为完成器必须提供配置请求。
PCIe端点150_1至150_3以及传统端点160_1和160_2可以根据存储器事务的可能的大小而被分类。例如，当存储器事务可能超过4GB时，端点可以是PCIe端点(150_1至150_3)。另一方面，当存储器事务不可能超过4GB时，端点可以是传统端点(160_1和160_2)。虽然不允许PCIe端点150_1至150_3生成I/O请求，但是传统端点160_1和160_2可以提供或生成I/O请求。另外，PCIe端点150_3可以向根联合体120发送TLP或者从根联合体120接收TLP。此外，PCI/PCI-X可以通过PCIe至PCI/PCI-X桥170向根联合体120发送TLP或从根联合体120接收TLP。另外，PCIe端点150_1和150_2以及传统端点160_1和160_2可以向交换机140发送TLP或从交换机140接收TLP。
PCIe端点150_1至150_3中的每一个都可以具有类型00h的配置空间报头。PCIe端点150_1至150_3中的每一个作为完成器可以支持配置请求。可以编写PCIe兼容软件驱动程序和应用，以防止在访问PCIe端点150_1至150_3时使用锁定语义(lock semantic)。作为存储器事务的请求器而操作的PCIe端点150_1至150_3中的每一个可以生成超过4GB的地址。当需要中断资源时，可能需要PCIe端点150_1至150_3中的每一个来支持MSI或MSI-X或两者。当实施MSI时，PCIe端点150_1至150_3中的每一个可以支持MSI性能结构的64位消息地址版本。由基地址寄存器请求的最小地址范围可以是128字节。PCIe端点150_1至150_3中的每一个可以被包括在由根联合体120起源的层级域中的一个中。
传统端点160_1和160_2中的每一个都可以具有类型00h的配置空间报头。传统端点160_1和160_2中的每一个作为完成器可以支持配置请求。传统端点160_1和160_2中的每一个作为完成器可以支持I/O请求。传统端点160_1和160_2中的每一个可以接收针对80h和84h位置中的一个或两者的I/O请求，而不管相应端点的I/O解码配置。传统端点160_1和160_2中的每一个可以支持I/O请求。传统端点160_1和160_2中的每一个都可以实现扩展配置空间性能。传统端点160_1和160_2中的每一个可以不生成4GB或更大的地址。如果需要中断资源，则可能需要传统端点160_1和160_2中的每一个来支持MSI或MSI-X或两者。当实现MSI时，传统端点160_1和160_2中的每一个可以支持MSI性能结构的32位或64位消息地址版本。可以允许传统端点160_1和160_2中的每一个支持针对请求存储器资源的基地址寄存器的32位寻址。传统端点160_1和160_2中的每一个可以被包括在由根联合体120起源的层级域中的一个中。
图2是示出根据本发明的实施例的PCIe装置的示图。
参照图2，PCIe装置可以包括PCIe接口并且是支持使用PCIe接口来发送和接收的电子装置。例如，第一PCIe装置200-1或第二PCIe装置200-2可以包括图1所示的根联合体120、交换机140、PCIe端点150_1至150_3、传统端点160_1和160_2以及PCIe至PCI/PCI-X桥170中的一个。
另外，第一PCIe装置200-1或第二PCIe装置200-2可以分别使用第一PCIe接口210-1或第二PCIe接口210-2执行通信。更具体地，第一PCIe装置200-1可以通过使用第一PCIe接口210-1将要从第二PCIe装置200-2传输的数据转换为适合通信的协议。另外，第一PCIe装置200-1和第二PCIe装置200-2可以形成链路。第一PCIe装置200-1和第二PCIe装置200-2可以通过链路执行通信。例如，第一PCIe装置200-1或第二PCIe装置200-2可以通过链路发送或接收数据包。
图3是示出根据本公开的实施例的PCIe接口的示图。
图3示出了图2的第一PCIe接口210-1和第二PCIe接口210-2。第一PCIe接口210-1和第二PCIe接口210-2可以具有相同的结构。因此，以下对第一PCIe接口210-1的描述可以同样适用于第二PCIe接口210-2。
第一PCIe接口210-1中包括的PCIe层可以包括三个离散的逻辑层。例如，第一PCIe接口210-1可以包括事务层、数据链路层和物理层。每个层可以包括两个区段。更具体地，一个区段可以处理出站(outbound)信息(或要发送的信息)，而另一区段可以处理入站(inbound)信息(或接收到的信息)。另外，第一PCIe接口210-1可以使用数据包与其他PCIe接口进行信息通信。
事务层可以是PCIe接口的架构中的上层。事务层120可以汇集(assemble)或分解(disassemble)事务层数据包(TLP)。另外，事务层可以实施拆分事务，即，在目标系统汇集针对响应的数据的同时，允许其他流量传输到链路的事务。例如，事务层可以实现请求和响应暂时彼此分开的事务。根据实施例，四个事务地址空间可以由配置地址空间、存储器地址空间、输入/输出地址空间和消息地址空间组成。存储器空间事务可以包括读取请求和写入请求中的至少一个，读取请求用于从存储器映射位置传输数据/写入请求用于向存储器映射位置传输数据。根据实施例，存储器空间事务可以使用两种不同的地址格式，例如，诸如32位地址的短地址格式或诸如64位地址的长地址格式。配置空间事务可以被用于访问PCIe装置的配置空间。针对配置空间的事务可以包括读取请求和写入请求。可以定义消息空间事务(或消息)以支持PCIe装置之间的带内通信。
事务层可以存储链路配置信息。另外，事务层可以生成TLP或者可以将TLP转换为有效载荷或状态信息。
PCIe接口架构中的中间层可以是数据链路层。数据链路层可以用作事务层与物理层之间的中间级(intermediate stage)。数据链路层的主要功能可以是链路管理和数据完整性，包括错误检测和错误校正。更具体地，数据链路层的发送侧可以接收由事务层汇集的TLP，应用数据保护码，或者计算TLP序列号。另外，数据链路层的发送侧可以将数据保护码和TLP序列号发送到物理层。数据链路层的接收侧可以检查从物理层接收的TLP的完整性，并且将TLP发送到事务层以进行进一步处理。
物理层可以包括用于接口操作的所有电路。所有电路可以包括驱动器、输入缓冲器、串并转换电路、并串转换电路、锁相环(PLL)和阻抗匹配电路。
另外，物理层可以包括用于将数据包物理地传输到外部PCIe装置的逻辑子块和电力子块。逻辑子块可以用于执行物理层的“数字”功能。更具体地，逻辑子块可以包括：发送区段，通过物理子块准备发送信息；以及接收区段，在将所接收的信息传递到数据链路层之前识别和准备所接收的信息。物理层可以包括发送器和接收器。发送器可以接收由发送器序列化并由逻辑子块发送到外部装置的符号。另外，接收器可以从外部装置接收序列化符号并将接收到的信号转换为位流。位流可以被反序列化并被供应到逻辑子块。换句话说，物理层可以将从数据链路层接收到的TLP转换为序列化格式，并且将从外部装置接收到的数据包转换为反序列化格式。另外，物理层可以包括与接口初始化和维护相关的逻辑功能。
图3例示了第一PCIe接口210-1和第二PCIe接口210-2的架构。然而，其他实施例中的PCIe接口的架构可以包括诸如以下的任意架构：快速路径互连架构、下一代高性能计算互连架构或其他分层架构。
图4是示出根据本公开的实施例的发送器、接收器和通路的示图。
图4示出了第一发送器TX1、第二发送器TX2、第一接收器RX1和第二接收器RX2。通路可以包括路径，路径包括差分驱动信号对，例如被配置成用于发送的发送路径对以及被配置成用于接收的接收路径对。PCIe装置可以包括用于向另一PCIe装置发送数据的发送逻辑和用于从另一PCIe装置接收数据的接收逻辑。例如，PCIe装置可以包括联接到第一发送器TX1的两个发送路径和联接到第一接收器RX1的两个接收路径。
发送路径可以指用于数据发送的任意路径，诸如传输线、铜线、无线通信信道、红外通信链路或另一通信路径。另外，接收路径可以以与发送路径相同的方式实现，并且接收路径可以被设置成用于接收。
两个PCIe装置(例如，图2所示的第一PCIe装置200-1和第二PCIe装置200-2)之间的连接可以被称为链路。链路可以支持至少一个通路。例如，链路可以包括多个通路。另外，每个通路可以由一组差分信号对(一对用于发送，另一对用于接收)来指示。差分信号对可以指具有相同频率和幅度但相反相位的两个信号。例如，当第一信号具有从0切换到电压电平V+的上升沿时，第二信号可以具有从0切换到电压电平V-的下降沿。例如，PCIe装置可以使用信号完整性(诸如交叉联接、电压过冲/下冲、振铃的电气特性)，并且可以通过利用差分信号来更快地控制传输频率。另外，PCIe装置可以包括多个通路来控制带宽。例如，两个PCIe装置可以形成由1、2、4、8、12、16或64个通路组成的链路。
图5是示出根据本公开的实施例的端口的示图。
如图5所示，下游端口215-1和上游端口215-2可以分别包括在第一PCIe装置200-1和第二PCIe装置200-2中。
根据实施例，与第二PCIe装置200-2相比，第一PCIe装置200-1可以是上层。数据移动和传送到上层可以被称为“上游”。另一方面，数据移动和传送到下层可以被称为“下游”。例如，参照图1，交换机140可以支持下游和上游路由。更具体地，上游可以指从PCIe端点(例如，150_1)向上一层级路由到根联合体120，并且下游可以指远离根联合体120向下一层级路由到PCIe端点(例如，150_2)。
根据实施例，包括下游端口215-1的第一PCIe装置200-1可以被称为“上游组件”。上游组件可以指示图1的根联合体120或交换机140。另外，包括上游端口215-2的第二PCIe装置200-2可以被称为“下游组件”。例如，下游组件可以是如图1所示的交换机140、PCIe端点150_1至150_3、传统端点160_1和160_2以及PCIe至PCI/PCI-X桥170中的一个。
下游端口215-1和上游端口215-2中的每一个可以包括发送器Tx、接收器Rx和锁相环(PLL)电路。PLL电路可以通过乘以从时钟信号发生器CLK GEN提供的信号来生成要供应到发送器Tx或接收器Rx的时钟信号。PLL电路可以乘以从时钟信号发生器CLK GEN接收的信号以生成具有改变频率的时钟信号。例如，PLL电路可以乘以具有100MHz频率的参考时钟信号REFCLK以产生具有2.5GHz频率的时钟信号。发送器Tx可以通过使用PLL电路的输出信号来将并行数据信号转换为串行数据信号，并且可以将串行数据信号发送到例如外部PCIe装置的外部装置。接收器Rx可以接收从外部装置发送的串行数据信号，以通过使用PLL电路的输出信号来生成用于恢复所接收的串行数据信号的时钟信号和用于将所恢复的串行数据信号转换为并行数据信号的时钟信号。时钟信号生成器CLK GEN可以生成在PCIe接口的操作中使用的参考时钟信号REFCLK。PCIe接口的操作可以对应于与外部PCIe装置的通信。
图6是示出根据本公开的实施例的PCIe装置的链路状态的示图。
如图6所示，PCIe装置的链路状态可以包括检测、轮询、配置、热重置、禁用和L0状态。
检测状态可以指在通电或重置之后的初始状态。检测状态可以从将在下面要描述的状态进入。例如，检测状态可以从配置状态、热重置状态、禁用状态、L2状态、回环状态和恢复状态进入。在检测状态下，可以重置所有逻辑、端口和寄存器，并且可以检测联接到PCIe接口的链路。换句话说，处于检测状态的PCIe装置可以搜索物理地联接的通路。
在轮询状态下，可以将启用数据通信的通路与所检测到的通路区分开。在轮询状态下，例如可以同步PCIe接口两端的时钟并且可以确认通路的极性是D+还是D-。另外，可以检查可用于通路的数据传输速度。换句话说，在轮询状态下，可以检查极性反转。另外，处于轮询状态的链路可以进入检测状态或配置状态。
在配置状态下，可以检查通路的连接状态。更具体地，在配置状态下，可以确定启用数据通信的通路宽度。另外，在配置状态下，可以检查通路反向。配置状态可以从轮询状态进入。然而，可选地，在进入L0状态之后，在通路减少或通路宽度增加的情况下可以进入配置状态。
恢复状态可以用于重新配置链路带宽。在恢复状态下，可以改变设置链路的链路带宽，并且可以重置位锁定、符号锁定以及通路对齐(lande-to-lane de-skew)。当L0状态发生错误时，可以进入恢复状态。下文中，在恢复状态中恢复错误之后，状态可以改变为L0状态。另外，根据实施例，在恢复状态下，可以执行链路的均衡操作。
L0状态可以是通过链路发送和接收数据以及数据包的正常操作状态。更具体地，L0状态可以是可以发送和接收数据和控制数据包的物理总线接口的操作状态。L0状态可以是完全激活状态。
L0s状态可以指物理总线接口可以快速从节电状态进入并在不经恢复状态的情况下从节电状态中恢复的状态。L0s状态可以是省电状态。L0s状态可以指接口中的一些功能的空闲状态或待机状态。
L1状态可以为省电状态。L1状态可以指允许比L0s状态更加省电的状态。L1状态可以是低功率待机状态。
L2状态可以是大力节省电力的省电状态。大多数发送器和接收器都可以被关闭。虽然不保证提供主电源和时钟，但可以提供辅助电源。L2状态可以是不向大多数功能供应电力的低功率睡眠状态。
回环状态可以旨在使用测试和故障隔离。回环状态可以基于每个通路来进行操作，并且必须选择和配置回环接收通路。
禁用状态可以是允许禁用设置链路直到被指示的状态。热重置状态仅可以由下游端口触发。下游端口可以使用训练序列(例如，TS1或TS2)来传播热重置。训练序列(TS)可以由用于初始化位对齐、符号对齐并且用于物理层参数交换的有序集组成。在本说明书中，“训练序列”可以被称为“训练序列有序集”。
图7是示出根据本发明的实施例的PCIe装置的示图。
PCIe装置700可以包括多个端口P0至Pn和链路控制器710。
多个端口P0至Pn可以形成多个通路。例如，如图4所示，一个端口可以与另一PCIe装置中的一个端口形成一个通路。根据本公开的实施例，多个端口P0至Pn中的每一个可以是下游端口，或者多个端口P0至Pn中的每一个可以是上游端口。例如，当多个端口P0至Pn是下游端口时，PCIe装置700可以是上游组件。另外，当多个端口P0至Pn是上游端口时，PCIe装置700可以是下游组件。多个端口P0至Pn中的每一个可以包括接收器和发送器。
链路控制器710可以设置链路。链路可以包括多个端口P0至Pn。换句话说，可以利用多个端口P0至Pn来形成链路。例如，链路控制器710可以执行用于设置链路的链路设置操作。链路设置操作可以是指对链路进行初始化和配置以使链路正常操作的处理。链路设置操作可以指根据PCIe装置的规范的链路初始化和训练操作。
根据实施例，链路控制器710可以包括链路训练状态机(LTSSM)。LTSSM可以是用于执行链路设置操作的组件。
链路控制器710可以执行链路宽度和通路编号协商(negotiation)。链路宽度可以指示形成链路的通路数量。例如，链路控制器710可以在设置链路时确定链路宽度。通路编号可以指示分配给每个通路的编号。例如，在链路设置处理期间，链路控制器710可以协商要分配给每个通路的编号，并根据协商确定每个通路的编号。所确定的通路编号可以传送到另一PCIe装置，然后该PCIe装置可以接收相应的通路编号。
根据实施例，链路控制器710可以在链路设置处理期间检测多个通路之中的故障通路。故障通路可以具有无法与其他通路形成链路的状态。其余通路可以指除了故障通路之外的所有通路。例如，当通路中包括的发送路径或接收路径中发生错误时，相应通路可以是故障通路。当传输数据时，故障通路可能无法正常操作。例如，当链路处于检测状态时，链路控制器710可以通过执行与检测状态相对应的链路设置操作来检测故障通路。可以执行与检测状态相对应的链路设置操作以将链路设置在检测状态并且可以包括用于检测链路两端的操作。例如，链路的两端可以是通过链路相互联接的不同PCIe装置中包括的端口。下文中，链路控制器710可以对除了故障通路之外的其余通路执行与检测状态相对应的链路设置操作。
另外，当链路处于轮询状态时，链路控制器710可以通过执行与轮询状态相对应的链路设置操作来检测故障通路。可以执行与轮询状态相对应的链路设置操作以设置链路并且可以包括发送和接收训练序列有序集的操作。例如，与轮询状态相对应的链路设置操作可以包括在通过链路联接的端口之间发送和接收训练序列有序集。下文中，链路控制器710可以对其余通路执行与轮询状态相对应的链路设置操作。
根据实施例，链路控制器710可以将链路设置为具有包括其余通路的链路宽度。例如，当链路处于配置状态时，可以对其余通路执行与配置状态相对应的链路设置操作。可以执行与配置状态相对应的链路设置操作以将链路设置在配置状态。例如，与配置状态相对应的链路设置操作可以包括设置链路宽度、确定通路编号和执行通路对齐操作。
例如，链路控制器710可以确定处于配置状态的链路的链路编号和其余通路中的每一个的通路编号。链路控制器710可以通过通路编号协商操作确定其余通路中的每一个的通路编号。根据实施例，链路控制器710可以确定其余通路中的每一个的通路编号，并且其余通路中的每一个的通路编号可以顺序地增大或减小。
根据实施例，链路控制器710可以通过多个端口P0至Pn将所确定的链路编号和其余通路中的所确定的通路编号提供到其他端口，其他端口与多个端口P0至Pn形成多个通路。其他端口可以包括在与PCIe装置700不同的另一PCIe装置中。例如，链路控制器710可以通过使用训练序列有序集将所确定的链路编号和其余通路中的每一个的所确定的通路编号提供给其他端口。另一PCIe装置可以接收链路编号和其余通路中的每一个的通路编号。
图8A和图8B是示出根据本公开的实施例的链路设置操作的示图。
参照图8A，第一PCIe装置700-1和第二PCIe装置700-2每个都可以配置图7的PCIe装置700。例如，第一PCIe装置700-1可以包括多个下游端口P0至P7。另外，第二PCIe装置700-2可以包括多个上游端口P0’至P7’。然而，根据其他实施例，第一PCIe装置700-1中包括的端口可以是上游端口，而第二PCIe装置700-2中的端口可以是下游端口。根据实施例，第一PCIe装置700-1可以包括下游端口并且第二PCIe装置700-2可以包括上游端口。另外，如图8A所示，第一PCIe装置700-1和第二PCIe装置700-2中的每一个可以包括八个端口。然而，端口的数量可以改变。
多个下游端口P0至P7可以与多个上游端口P0’至P7’形成多个通路。第零下游端口P0和第零上游端口P0’可以形成第零通路Lane 0，第一下游端口P1和第一上游端口P1’可以形成第一通路Lane 1，第二下游端口P2和第二上游端口P2’可以形成第二通路Lane 2，第三下游端口P3和第三上游端口P3’可以形成第三通路Lane 3，第四下游端口P4和第四上游端口P4’可以形成第四通路Lane 4，第五下游端口P5和第五上游端口P5’可以形成第五通路Lane 5，第六下游端口P6和第六上游端口P6’可以形成第六通路Lane 6，第七下游端口P7和第七上游端口P7’可以形成第七通路Lane 7。上述形成通路的操作可以与链路宽度和通路编号协商操作一起发生。
图8B示出了在第一PCIe装置700-1和第二PCIe装置700-2设置链路时第五下游端口P5与第五上游端口P5’之间的通路与故障通路相对应的示例。
第一PCIe装置700-1可以对多个下游端口P0至P7执行通路编号协商，以使多个下游端口P0至P7的端口编号顺序地增大。因此，根据PCIe规范，因为第五下游端口P5与第五上游端口P5’之间的通路是故障通路，所以可以不执行第六下游端口P6与第七下游端口P7的通路编号协商。第六下游端口P6与第六上游端口P6’之间的通路以及第七下游端口P7与第七上游端口P7’之间的通路都可以处于电空闲状态(electrically idle)。
另外，根据PCIe规范，链路宽度可以由第一通路、第二通路、第四通路、第八通路、第十二通路、第十六通路和第三十二通路中的一个来确定。因此，例如，第一PCIe装置700-1可以将链路设置为具有包括四个通路Lane 0至Lane 3的链路宽度。链路可以仅由四个通路Lane 0至Lane 3来组成。虽然第四下游端口P4和第四上游端口P4’之间的通路不是故障通路，但是该通路可以处于电空闲状态。
然而，因为第四下游端口P4与第四上游端口P4’之间的通路，第六下游端口P6与上游端口P6’之间的通路以及第七下游端口P7与第七上游端口P7’之间的通路不可用，所以PCIe装置的性能可能劣化。因此，可能需要排除故障通路的操作以及使用允许的其余通路来形成链路的方法。
图9是示出根据本公开的实施例的确定链路编号的操作的示图。
参照图9，第一PCIe装置700-1可以在检测状态或轮询状态通过链路设置操作来检测故障通路。
第一PCIe装置700-1可以确定处于配置状态的链路编号Link N。第一PCIe装置700-1可以向上游端口P0’至P4’、P6’和P7’提供训练序列有序集TS，训练序列有序集TS包括关于通过除了联接到故障通路的第五下游端口P5之外的下游端口P0至P4、P6和P7的链路编号的信息LINK_NUM。第二PCIe装置700-2可以通过上游端口P0’至P4’、P6’和P7’接收训练序列有序集TS，并且可以接收链路编号Link N。
图10是示出根据本公开的实施例的确定通路编号的操作的示图。
参照图10，第一PCIe装置700-1可以在检测状态或轮询状态通过链路设置操作来检测故障通路。
第一PCIe装置700-1可以确定除了故障通路之外的处于配置状态的其余通路中的每一个的通路编号。第一PCIe装置700-1可以确定其余通路中的每一个的通路编号，使得其余通路的通路编号可以顺序地增大或减小。例如，第一PCIe装置700-1可以将从第零下游端口P0与第零上游端口P0’之间的通路至第七下游端口P7与第七上游端口P7’之间的通路的通路编号顺序地增大。因此，在该示例中，第零下游端口P0与第零上游端口P0’之间的通路可以被确定为第零通路Lane 0。第一下游端口P1与第一上游端口P1’之间的通路可以被确定为第一通路Lane 1。第二下游端口P2与第二上游端口P2’之间的通路可以被确定为第二通路Lane 2。第三下游端口P3与第三上游端口P3’之间的通路可以被确定为第三通路Lane3。第四下游端口P4与第四上游端口P4’之间的通路可以被确定为第四通路Lane 4。第五下游端口P5与第五上游端口P5’之间的通路可以被确定为第五通路Lane 5。第六下游端口P6与第六上游端口P6’之间的通路可以被确定为第六通路Lane 6。为了便于说明，图10示出了其余通路的通路编号顺序地增大。然而，也可以利用确定其余通路的通路编号顺序地减小的操作。
另外，第一PCIe装置700-1可以向上游端口P0’至P4’、P6’和P7’提供训练序列有序集TS，训练序列有序集TS包括关于通过除了联接到故障通路的第五下游端口P5之外的下游端口P0至P4、P6和P7的通路编号的信息LANE_NUM。例如，第零下游端口P0可以通过训练序列有序集TS向第零上游端口P0’提供关于第零通路Lane 0的信息。第一下游端口P1可以通过训练序列有序集TS向第一上游端口P1’提供关于第一通路Lane 1的信息。第二下游端口P2可以通过训练序列有序集TS向第二上游端口P2’提供关于第二通路Lane 2的信息。第三下游端口P3可以通过训练序列有序集TS向第三上游端口P3’提供关于第三通路Lane 3的信息。第四下游端口P4可以通过训练序列有序集TS向第四上游端口P4’提供关于第四通路Lane 4的信息。第六下游端口P6可以通过训练序列有序集TS向第六上游端口P6’提供关于第五通路Lane 5的信息。第七下游端口P7可以通过训练序列有序集TS向第七上游端口P7’提供关于第六通路Lane 6的信息。
第二PCIe装置700-2可以通过上游端口P0’至P4’、P6’和P7’接收训练序列有序集TS，并且接收通路编号Lane 0至Lane 6。
因此，根据实施例，可以通过将链路设置为具有包括故障通路之外的其余通路的链路宽度，使用激活操作或允许通路形成链路。根据另一实施例，可以使用一些允许通路的操作而不是所有允许通路的操作来形成链路。例如，第二PCIe装置700-2可以使用7个允许通路Lane 0至Lane 6之中的6个允许通路的操作来接收通路编号Lane 0至Lane 5。
图11是示出根据本公开的实施例的操作PCIe装置的方法的示图。
图11的方法可以由如图7所示的PCIe装置700来执行。
参照图11，在步骤S1101，PCIe装置700可以在链路设置操作期间进入检测状态或轮询状态。
在步骤S1103，PCIe装置700可以确定是否检测到多个通路之中的故障通路。例如，当链路处于检测状态时，PCIe装置700可以通过与检测状态相对应的链路设置操作来检测故障通路。另外，当链路处于轮询状态时，PCIe装置700可以通过与轮询状态相对应的链路设置操作来检测故障通路。
作为步骤S1103的确定结果，当检测到故障通路时，PCIe装置700可以在步骤S1105确定链路编号和其余通路中的每一个的通路编号。例如，PCIe装置700可以确定其余通路中的每一个的通路编号，使得在配置状态中其余通路的通路编号可以顺序地增大或减小。
作为步骤S1103的确定结果，当未检测到故障通路时，PCIe装置700可以在步骤S1107确定链路编号和所有通路的通路编号。
在步骤S1109，PCIe装置700可以将所确定的链路编号和所确定的通路编号提供给另一PCIe装置。另一PCIe装置可以接收所确定的链路编号和所确定的通路编号。
根据本公开，可以提供一种能够在链路设置操作期间检测到故障通路时设置使用其余通路的链路的PCIe装置以及包括该PCIe装置的计算系统。
另外，根据本公开，当在链路设置操作期间检测到故障通路时，可以通过将其余通路配置为逻辑连续的通路来提高PCIe装置的性能。
在上述实施例中，可以选择性地执行或跳过所有步骤。另外，每个实施例中的步骤可能并不总是按规律的顺序执行。此外，本说明书和附图中公开的实施例旨在帮助本领域的普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。换句话说，本公开所属领域的普通技术人员将能够容易地理解的是，基于本公开的技术范围，可以进行各种修改。对于本领域技术人员将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本公开的上述示例性实施例进行各种修改。因此，本公开旨在涵盖所有这些修改，只要它们落在所附权利要求书及其等同方案的范围内即可。

Claims (20)

1.一种高速外围组件互连装置，即PCIe装置，包括：
多个通路，包括多个端口；以及
链路控制器，设置包括所述多个通路的链路，其中所述链路被设置成具有包括除了所述多个通路之中的故障通路之外的其余通路的链路宽度，
其中所述多个通路之中的所述故障通路具有无法与所述多个通路之中的未发生故障的所述其余通路形成所述链路的状态。
2.根据权利要求1所述的PCIe装置，其中，所述链路控制器包括设置所述链路的链路训练状态机即LTSSM。
3.根据权利要求1所述的PCIe装置，其中，当所述链路处于检测状态时，所述链路控制器通过与所述检测状态相对应的链路设置操作来检测所述故障通路，并且对所述其余通路执行与所述检测状态相对应的所述链路设置操作。
4.根据权利要求1所述的PCIe装置，其中，当所述链路处于轮询状态时，所述链路控制器通过与所述轮询状态相对应的链路设置操作来检测所述故障通路，并且对所述其余通路执行与所述轮询状态相对应的所述链路设置操作。
5.根据权利要求1所述的PCIe装置，其中，当所述链路处于配置状态时，所述链路控制器对所述其余通路执行与所述配置状态相对应的链路设置操作。
6.根据权利要求5所述的PCIe装置，其中，所述链路控制器分别确定处于所述配置状态的所述链路的链路编号和所述其余通路的通路编号。
7.根据权利要求6所述的PCIe装置，其中，所述链路控制器通过通路编号协商操作来确定所述其余通路的所述通路编号。
8.根据权利要求6所述的PCIe装置，其中，所述链路控制器确定所述其余通路的所述通路编号，以使所述通路编号顺序地增大或减小。
9.根据权利要求6所述的PCIe装置，其中，所述多个通路包括多个其他端口，并且所述链路控制器通过所述多个端口向所述多个其他端口提供所述链路编号和所述其余通路的所述通路编号。
10.根据权利要求9所述的PCIe装置，其中，所述链路控制器通过使用训练序列有序集将所述链路编号和所述其余通路的所述通路编号提供到所述多个其他端口。
11.一种计算系统：包括：
第一PCIe装置，包括多个下游端口；
第二PCIe装置，包括多个上游端口；以及
链路，包括多个通路，所述多个通路包括所述多个下游端口和所述多个上游端口，并且向所述第一PCIe装置发送数据和从所述第一PCIe装置接收数据，
其中所述第一PCIe装置将所述链路设置成具有包括除了所述多个通路之中的故障通路之外的其余通路的链路宽度，并且
其中所述故障通路具有所述故障通路无法与所述其余通路形成所述链路的状态。
12.根据权利要求11所述的计算系统，其中，所述第一PCIe装置包括用于设置所述链路的链路训练状态机即LTSSM。
13.根据权利要求11所述的计算系统，其中，当所述链路处于检测状态时，所述第一PCIe装置通过与所述检测状态相对应的链路设置操作来检测所述故障通路，并且对所述其余通路执行与所述检测状态相对应的所述链路设置操作。
14.根据权利要求11所述的计算系统，其中，当所述链路处于轮询状态时，所述第一PCIe装置通过与所述轮询状态相对应的链路设置操作来检测所述故障通路，并且对所述其余通路执行与所述轮询状态相对应的所述链路设置操作。
15.根据权利要求11所述的计算系统，其中，当所述链路处于配置状态时，所述第一PCIe装置对所述其余通路执行与所述配置状态相对应的链路设置操作。
16.根据权利要求15所述的计算系统，其中，所述第一PCIe装置确定处于所述配置状态的所述链路的链路编号和所述其余通路的通路编号。
17.根据权利要求16所述的计算系统，其中，所述第一PCIe装置通过通路编号协商操作来确定所述其余通路的所述通路编号。
18.根据权利要求16所述的计算系统，其中，所述第一PCIe装置确定所述其余通路的所述通路编号，以使所述通路编号顺序地增大或减小。
19.根据权利要求16所述的计算系统，其中，所述第一PCIe装置通过所述多个下游端口向所述多个上游端口提供所述链路编号和所述其余通路的所述通路编号，并且
其中所述第二PCIe装置接收所述链路编号和所述其余通路的所述通路编号。
20.根据权利要求19所述的计算系统，其中，所述第一PCIe装置通过训练序列有序集向所述多个上游端口提供所述链路编号和所述其余通路的所述通路编号。
CN202210039712.9A 2021-05-24 2022-01-14 高速外围组件互连装置以及包括其的计算系统 Pending CN115391261A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210066435A KR102635457B1 (ko) 2021-05-24 2021-05-24 PCIe 장치 및 이를 포함하는 컴퓨팅 시스템
KR10-2021-0066435 2021-05-24

Publications (1)

Publication Number Publication Date
CN115391261A true CN115391261A (zh) 2022-11-25

Family

ID=84103708

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210039712.9A Pending CN115391261A (zh) 2021-05-24 2022-01-14 高速外围组件互连装置以及包括其的计算系统

Country Status (4)

Country Link
US (1) US11797468B2 (zh)
KR (1) KR102635457B1 (zh)
CN (1) CN115391261A (zh)
TW (1) TW202246976A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230037421A1 (en) * 2021-08-06 2023-02-09 Microchip Technology Incorporated Determining allocation of lanes of a peripheral-component interconnect-express port to links
US20240202140A1 (en) * 2022-12-14 2024-06-20 Qualcomm Incorporated Data rate increase for faulty lane recovery in multiple lane data links

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8645746B2 (en) 2010-12-03 2014-02-04 International Business Machines Corporation Cable redundancy and failover for multi-lane PCI express IO interconnections
JP5842491B2 (ja) * 2011-09-15 2016-01-13 株式会社リコー 中継装置および通信システム
TWI447588B (zh) 2011-10-07 2014-08-01 Asmedia Technology Inc 適應性驅動傳送資料的方法及其通信裝置
US9424226B1 (en) 2012-10-25 2016-08-23 Qlogic, Corporation Method and system for signal equalization in communication between computing devices
US9645965B2 (en) 2013-03-15 2017-05-09 Intel Corporation Apparatus, system, and method for improving equalization with a hardware driven algorithm
JP6251806B2 (ja) * 2013-12-26 2017-12-20 インテル・コーポレーション 装置、方法、プログラム、システム、およびコンピュータ可読ストレージ媒体
WO2015149293A1 (zh) * 2014-04-02 2015-10-08 华为技术有限公司 一种PCIe链路故障的处理方法、设备及系统
US9710341B2 (en) * 2014-12-16 2017-07-18 Dell Products L.P. Fault tolerant link width maximization in a data bus
US9774389B2 (en) * 2015-09-01 2017-09-26 International Business Machines Corporation Dynamic link repair from lane failure with minimal link down-time while sparing fault channels
US20170346596A1 (en) 2016-05-27 2017-11-30 Intel Corporation Method, apparatus, and system for signal equalization
KR102569761B1 (ko) * 2016-10-05 2023-08-22 삼성전자주식회사 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
US10747688B2 (en) 2016-12-22 2020-08-18 Intel Corporation Low latency retimer
CN107066417A (zh) 2017-02-28 2017-08-18 郑州云海信息技术有限公司 一种链路参数在线调整的方法与装置
US10469291B2 (en) 2018-03-19 2019-11-05 Dell Products, Lp System and method to optimize equalization coefficients in a high-speed serial interface
US10698856B1 (en) * 2018-12-18 2020-06-30 Ati Technologies Ulc Alternative protocol selection
KR20210119422A (ko) 2019-01-31 2021-10-05 텍트로닉스 인코포레이티드 고속 입력/출력 마진 테스팅을 위한 시스템, 방법 및 디바이스
US11815976B2 (en) * 2019-05-22 2023-11-14 Qualcomm Incorporated Bandwidth based power management for peripheral component interconnect express devices
US11991025B2 (en) 2019-12-04 2024-05-21 Intel Corporation Transceiver parameter determination
CN112269752B (zh) * 2020-10-10 2023-07-14 山东云海国创云计算装备产业创新中心有限公司 一种PCIe虚拟通道的数据处理方法及相关装置
US11927627B2 (en) 2020-11-24 2024-03-12 Tektronix, Inc. Systems, methods, and devices for high-speed input/output margin testing
KR102559387B1 (ko) 2021-05-25 2023-07-26 에스케이하이닉스 주식회사 PCIe 인터페이스 장치 및 그 동작 방법

Also Published As

Publication number Publication date
US20220374384A1 (en) 2022-11-24
US11797468B2 (en) 2023-10-24
TW202246976A (zh) 2022-12-01
KR102635457B1 (ko) 2024-02-13
KR20220158517A (ko) 2022-12-01

Similar Documents

Publication Publication Date Title
US7945721B1 (en) Flexible control and/or status register configuration
US7356636B2 (en) Virtualized PCI switch
US7752376B1 (en) Flexible configuration space
KR102559387B1 (ko) PCIe 인터페이스 장치 및 그 동작 방법
CN115391261A (zh) 高速外围组件互连装置以及包括其的计算系统
KR20220162336A (ko) PCIe 인터페이스 장치 및 그 동작 방법
US11960424B2 (en) Peripheral component interconnect express (PCIe) interface device and method of operating the same
CN115408318A (zh) 高速外围组件互连装置及其操作方法
KR102519480B1 (ko) PCIe 장치 및 이를 포함하는 컴퓨팅 시스템
US20230315591A1 (en) PCIe DEVICE AND COMPUTING SYSTEM INCLUDING THE SAME
US20240012770A1 (en) Interface device having plurality of ports and method of operating the same
US20230315672A1 (en) Interface device and computing system including the same
CN114968860B (zh) 高速外围组件互连接口装置以及包括该接口装置的系统
US11960367B2 (en) Peripheral component interconnect express device and operating method thereof
CN220475065U (zh) 一种基于监控网络安全设备的接口转换装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination