CN113849060B - 存储设备、cpld器件、存储设备的复位方法和存储介质 - Google Patents

Abstract

本申请涉及一种存储设备、CPLD器件、存储设备的复位方法和存储介质。该方法包括：存储主板设置有CPU、CPLD器件和PCIE设备，CPLD器件的输入管脚与CPU的信号输出管脚连接，CPLD器件的输出管脚与PCIE设备的信号输入管脚连接，其中：CPLD器件用于采集CPU的解复位信号，以指定的时钟速率采集解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。采用本方法通过CPLD器件与CPU、PCIE设备连接，通过CPLD器件采集CPU的解复位信号，以指定的时钟速率采集解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作，能够简单方便解决存储设备出现降带宽的问题。

Description

存储设备、CPLD器件、存储设备的复位方法和存储介质

技术领域

本申请涉及电子电路技术领域，特别是涉及一种存储设备、CPLD器件、存储设备的复位方法和存储介质。

背景技术

目前的服务器产品中采用PCIE(peripheral component interconnect express，高速串行计算机扩展总线标准)技术作为网络、硬盘的PCIE控制信号，PCIE信号直接来自CPU(central processing unit,中央处理器)的管脚。在实际的使用过程中由于CPU的缺陷等问题，会出现CPU端的作为主机和下行端口挂接的设备间出现降带宽的情况，比如配置的是X8带宽，实际上协商成功的是X1带宽。而目前解决降带宽问题最常用的方法是BIOS(Basic Input Output System，基本输入输出系统)解决、PCIE驱动解决，CPU厂商修改自己的CPU内部固件等方法，然而，这些解决方式操作比较复杂。

发明内容

基于此，有必要针对上述技术问题，提供一种存储设备、CPLD器件、存储设备的复位方法和存储介质，通过CPLD器件与CPU、PCIE设备连接，能够简单方便解决存储设备出现降带宽的问题。

一种存储设备，存储设备包括存储主板，存储主板设置有CPU、CPLD器件和PCIE设备，CPLD器件的输入管脚与CPU的信号输出管脚连接，CPLD器件的输出管脚与PCIE设备的信号输入管脚连接，其中：

CPLD器件用于采集CPU的解复位信号，以指定的时钟速率采集解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

在其中一个实施例中，CPLD器件还用于接收CPU发送的当前关键信号，确定当前关键信号是否为解复位信号，若当前关键信号为解复位信号，则执行步骤以指定的时钟速率采集解复位信号中的边沿信号，反之，若当前关键信号不是解复位信号，则不做任何处理。

在其中一个实施例中，解复位信号在CPU启动前为第一类电平信号，CPU启动完成后为第二类电平信号，在CPU的启动过程中，解复位信号会从第一类电平信号跳变至第二类电平信号，产生前边沿信号，前边沿信号为边沿信号。

在其中一个实施例中，第一类电平信号为低电平信号，第二类电平信号为高电平信号，在CPU的启动过程中，解复位信号会产生上升沿的跳变，得到上升沿信号，前边沿信号为上升沿信号。

在其中一个实施例中，CPLD器件在延时预定时间后，根据边沿信号对PCIE设备执行复位操作，包括：CPLD器件在延时预定时间后，根据边沿信号生成复位信号，将复位信号发送至PCIE设备中，使得PCIE设备根据复位信号进行复位操作。

一种CPLD器件，CPLD器件的输入管脚接入CPU的解复位信号，CPLD器件的输出管脚接入PCIE设备的复位信号，其中：

CPLD器件用于采集CPU的解复位信号，以指定的时钟速率采集解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

一种存储设备的复位方法，该方法包括：

获取CPU输出的解复位信号；

以指定的时钟速率采集得到解复位信号中的边沿信号；

在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

在其中一个实施例中，该方法还包括：接收CPU输出的当前关键信号，判断当前关键信号是否为解复位信号，在当前关键信号为解复位信号时，则执行步骤以指定的时钟速率采集解复位信号中的边沿信号，在当前关键信号不是解复位信号时，则不做任何处理。

在其中一个实施例中，根据边沿信号对PCIE设备执行复位操作，包括：在延时预定时间后，根据边沿信号生成复位信号，并将复位信号发送至PCIE设备，使得PCIE设备根据复位信号执行复位操作。

一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现以下步骤：

获取CPU输出的解复位信号；

以指定的时钟速率采集得到解复位信号中的边沿信号；

在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：

获取CPU输出的解复位信号；

以指定的时钟速率采集得到解复位信号中的边沿信号；

在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

上述存储设备、CPLD器件、存储设备的复位方法和存储介质，存储主板设置有CPU、CPLD器件和PCIE设备，CPLD器件的输入管脚与CPU的信号输出管脚连接，CPLD器件的输出管脚与PCIE设备的信号输入管脚连接，其中：CPLD器件用于采集CPU的解复位信号，以指定的时钟速率采集解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

因此，通过CPLD器件的输入管脚与该CPU的信号输出管脚连接，该CPLD器件的输出管脚与该PCIE设备的信号输入管脚连接，这种简单方便的系统结构，能够采集CPU输出的解复位信号，并获取解复位信号中的边沿信号，根据边沿信号对PCIE设备执行复位操作。PCIE设备复位后，再次尝试与CPU协商，经过此操作，可以简单方便地解决存储设备出现降带宽的问题。

附图说明

图1为一个实施例中存储设备的结构框图；

图2为一个实施例中CPLD器件的结构框图；

图3为一个实施例中存储设备的复位方法的应用环境图；

图4为一个实施例中存储设备的复位方法的流程示意图；

图5为一个实施例中存储设备的复位方法的流程示意图；

图6为一个实施例中存储设备的复位装置的结构框图；

图7为一个实施例中计算机设备的内部结构图；

图8为一个实施例中计算机设备的内部结构图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在一个实施例中，如图1所示，图1示出一个实施例中存储设备的结构框图，图1中的存储设备包括存储主板，存储主板设置有CPU、CPLD器件和PCIE设备，该CPLD器件的输入管脚与该CPU的信号输出管脚连接，该CPLD器件的输出管脚与该PCIE设备的信号输入管脚连接，其中：

上述CPLD器件用于采集CPU的解复位信号，以指定的时钟速率采集解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

其中，CPU又称之为中央处理器，所谓中央处理器(central processing unit，简称CPU)作为计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元，CPU还可以对CPLD器件和PCIE设备进行控制调配、执行通用运算的核心硬件单元。而PCIE设备是与CPU挂接，PCIE设备是一种使用PCIE技术的设备，而PCIE(peripheral componentinterconnect express，高速串行计算机扩展总线标准)，PCIE属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量(QOS)等功能。

其中，存储设备是用来进行数据存储的设备，可以是但不限于服务器存储产品、终端存储产品等。存储设备包括存储主板，存储主板是存储设备中最基本最重要的部件之一，存储主板设置有CPU、CPLD器件和PCIE设备，其中，CPLD器件的输入管脚与CPU的信号输出管脚连接，CPLD器件的输出管脚与CPU的信号输入管脚连接。输入管脚和输出管脚是用于信号的输入和输出的。

其中，CPLD器件(Complex Programmable logic device，复杂可编程逻辑器件)广泛应用于服务器产品、存储产品的主板上，实现基本的上电时序电路控制。其中，CPLD器件采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件。

具体地，CPLD器件采集CPU的解复位信号，所谓解复位信号是一种复位控制信号，这里的解复位信号是一种周期性跳变的复位控制信号。CPLD器件采集到CPU的解复位信号后，可以以指定的时钟速率采集解复位信号中的边沿信号，这里的边沿信号是解复位信号中发生跳变的信号。其中，指定的时钟速率是CPLD器件设置的信号采集的频率，可以通过该时钟速率准确地采集到解复位信号中的边沿信号。其中，在另一个实施例中，指定的时钟速率可以是20纳秒的时钟速率。在另一个实施例中，指定的时钟速率可以是一个时钟速率范围，例如，可以是大于20纳秒小于30纳秒，也可以是小于20纳秒大于15纳秒等。

进一步地，延时预定时间后，这里的预定时间可以根据实际业务需求、产品需求或实际应用场景进行确定得到。再根据边沿信号对PCIE设备执行复位操作。即，在采集到解复位信号中的边沿信号后，延时一定时间后，对CPU挂接的PCIE设备执行一次复位。

因此，通过CPLD器件的输入管脚与该CPU的信号输出管脚连接，该CPLD器件的输出管脚与该PCIE设备的信号输入管脚连接，这种简单方便的系统结构，能够采集CPU输出的解复位信号，并获取解复位信号中的边沿信号，根据边沿信号对PCIE设备执行复位操作。PCIE设备复位后，可以再次尝试与CPU进行协商，经过此操作，可以简单方便地解决存储设备出现降带宽的问题。

在一个实施例中，CPLD器件还用于接收CPU发送的当前关键信号，确定当前关键信号是否为解复位信号，若当前关键信号为解复位信号，则执行步骤以指定的时钟速率采集解复位信号中的边沿信号，反之，若当前关键信号不是解复位信号，则不做任何处理。

其中，由于CPU的输出包括多种类型的信号，不单单是解复位信号，而这里的当前关键信号是CPU输出的控制信号，因此，需要对CPU输出的控制信号进行检测，CPLD器件需要对接收到的CPU输出的当前关键信号进行校验，确定当前关键信号是否是解复位信号，如果是，则执行步骤以指定的时钟速率采集解复位信号中的边沿信号，如果不是，则不做任何处理。因为只有这种解复位信号才能实现PCIE设备的复位，而其他类型的控制信号无法达到。

其中，检测当前关键信号是否为解复位信号具体可以是，根据当前关键信号的信号类型来判断是否是解复位信号，或者可以根据当前关键信号的控制功能来判断是否是解复位信号。

在另一个实施例中，解复位信号是一种周期性的控制信号，解复位信号是一种高低电平信号周期性跳变的信号。因此，还可以通过信号的形态来检测当前关键信号是否是解复位信号。

其中，CPU包括信号输入管脚和信号输出管脚，CPU的信号输出管脚用于输出当前关键信号，但是CPU的信号输出管脚可能输出各种类型的当前关键信号，因此，与CPU的信号输出管脚连接的CPLD器件需要判断当前关键信号是否为解复位信号，即CPLD器件需要对CPU输出的控制信号进行一层筛选，得到解复位信号。

在一个实施例中，解复位信号在CPU启动前为第一类电平信号，CPU启动完成后为第二类电平信号，在CPU的启动过程中，解复位信号会从第一类电平信号跳变至第二类电平信号，产生前边沿信号，前边沿信号为边沿信号。

其中，CPU启动前，解复位信号处于第一类电平信号，在CPU启动完成后，解复位信号跳变为第二类电平信号，其中，第一类电平信号与第二类电平信号是两种不同类型的电平信号。具体地，在CPU刚启动至启动完毕过程中，解复位信号会发生跳变，具体是从第一类电平信号跳变至第二类电平信号，在跳变过程中，会产生前边沿信号，这里的前边沿信号为上述边沿信号。其中，所谓前边沿信号是指解复位信号中第一个发生跳变的边沿信号。其中，所谓电平信号是指用电平值表示的信号，在一个实施例中，电平值分为高电平“1”和低电平值“0”，电平即“电压平台”，指的是电路中某一点电压的高低状态。

在另一个实施例中，电平是个电压范围，规定输出高电平>2.4V，输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平是0.2V。最小输入高电平和低电平：输入高电平>＝2.0V，输入低电平<＝0.8V，噪声容限是0.4V。

在一个实施例中，第一类电平信号为低电平信号，第二类电平信号为高电平信号，在CPU的启动过程中，解复位信号会产生上升沿的跳变，得到上升沿信号，前边沿信号为上升沿信号。

其中，第一类电平信号可以为低电平信号，第二类电平信号可以为高电平信号，低电平信号一般是指电平值为0的电平信号，高电平一般是指电平值为1的电平信号，在CPU的启动开始，至启动完毕这整个过程中，解复位信号会从低电平信号跳转至高电平信号，此时会立马产生1个上升沿的跳变，这个首次发生跳变的信号可以称之为前边沿信号。其中，可以将这个跳变过程产生的上升沿信号确定为前边沿信号，即上述边沿信号。

其中，在数字电路中常用高电平和低电平分别表示“1”或“0”(也可以是“0”或“1”)，电平的高低是个相对概念。

在一个实施例中，CPLD器件在延时预定时间后，根据边沿信号对PCIE设备执行复位操作，包括：CPLD器件在延时预定时间后，根据边沿信号生成复位信号，将复位信号发送至PCIE设备中，使得PCIE设备根据复位信号进行复位操作。

其中，CPLD器件在延时预定时间后，根据边沿信号对PCIE设备执行复位操作具体可以是，CPLD器件在达到延时预定时间后，可以根据边沿信号生成复位信号。其中，预定时间可以根据实际业务需求、实际产品需求或实际应用场景进行确定，根据边沿信号生成复位信号，可以是在采集到边沿信号后，CPLD器件产生一个复位信号，或者还可以是，将边沿信号转换为复位信号。

最后，CPLD器件将复位信号发送至PCIE设备中，使得PCIE设备根据复位信号进行复位操作。其中，复位操作是用来使得PCIE设备恢复到起始状态的操作。其中，复位信号可以是100毫秒的低脉冲，即CPLD器件输出100毫秒的低脉冲信号至PCIE设备中。

其中，脉冲指电子电路中的电平状态突变，既可以是突然升高(脉冲的上升沿)，也可以是突然降低(脉冲的下降沿)，一般脉冲在电平突变后，又会在很短的时间内恢复原来的电平状态。

在一个实施例中，如图2所示，图2示出一个实施例中CPLD器件的结构框图，图2示出的CPLD器件包括输入管脚和输出管脚，其中输入管脚接入CPU的解复位信号，CPLD器件的输出管脚接入PCIE设备的复位信号，其中：CPLD器件用于采集CPU的解复位信号，以指定的时钟速率采集解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

其中，CPLD器件(Complex Programmable logic device，复杂可编程逻辑器件)广泛应用于服务器产品、存储产品的主板上，实现基本的上电时序电路控制。其中，主板，又叫主机板(mainboard)、系统板(system board)、或母板(motherboard)，是服务器产品、存储产品最基本的同时也是最重要的部件之一。主板一般为矩形电路板，上面安装了组成服务器产品、存储产品的主要电路系统，一般有BIOS芯片、I/O控制芯片、键盘和面板控制开关接口、指示灯插接件、扩充插槽、主板及插卡的直流电源供电接插件等元件。其中，CPLD器件包括但不限于输入管脚和输出管脚，输入管脚和输出管脚是用于信号的输入和输出的。

其中，管脚又叫引脚，是从集成电路(芯片)内部电路引出与外围电路的接线，所有的引脚就构成了这块芯片的接口。引线末端的一段，通过软钎焊使这一段与印制板上的焊盘共同形成焊点。引脚可划分为脚跟(bottom)、脚趾(toe)、脚侧(side)等部分。其中，CPLD器件不仅包括输入管脚和输出管脚，这里的输入管脚是用来接入CPU的解复位信号的，而输出管脚是用来接入PCIE设备的复位信号的。

具体地，CPLD器件采集CPU的解复位信号，所谓解复位信号是一种复位控制信号，这里的解复位信号是一种周期性高低电平跳变的复位控制信号。CPLD器件采集到CPU的解复位信号后，可以以指定的时钟速率采集解复位信号中的边沿信号，这里的边沿信号是解复位信号中发生跳变的信号。其中，指定的时钟速率是CPLD器件设置的信号采集的频率，可以通过该时钟速率准确地采集到解复位信号中的边沿信号。其中，在另一个实施例中，指定的时钟速率可以是20纳秒的时钟速率。

在另一个实施例中，指定的时钟速率可以是一个时钟速率范围，例如，可以是大于20纳秒小于30纳秒，也可以是小于20纳秒大于15纳秒等。

进一步地，延时预定时间后，这里的预定时间可以根据实际业务需求、产品需求或实际应用场景进行确定得到。再根据边沿信号对PCIE设备执行复位操作。即，在采集到解复位信号中的边沿信号后，延时一定时间后，对CPU挂接的PCIE设备执行一次复位。其中，对CPU挂接的PCIE设备执行复位具体可以是，在采集到边沿信号后，CPLD器件产生一个复位信号，或者还可以是，将边沿信号转换为复位信号。

因此，通过CPLD器件的输入管脚与该CPU的信号输出管脚连接，该CPLD器件的输出管脚与该PCIE设备的信号输入管脚连接，这种简单方便的系统结构，能够采集CPU输出的解复位信号，并获取解复位信号中的边沿信号，根据边沿信号对PCIE设备执行复位操作。PCIE设备复位后，再次尝试与CPU协商，经过此操作，可以简单方便地解决存储设备出现降带宽的问题。

在一个实施例中，本申请提供的存储设备的复位方法，可以应用于如图3所示的应用环境中。其中，信号输出设备302通过网络与存储设备304进行通信。其中，信号输出设备302或存储设备304可以但不限于是各种个人计算机、笔记本电脑、智能手机、平板电脑和便携式可穿戴设备，也可以用独立的服务器或者是多个服务器组成的服务器集群来实现。

具体地，信号输出设备302发送解复位信号至存储设备304，存储设备304接收到解复位信号后，以指定的时钟速率采集得到解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对存储设备304执行复位操作。

在一个实施例中，如图4所示，提供了一种存储设备的复位方法，以该方法应用于图3中的存储设备为例进行说明，包括以下步骤：

步骤402，获取CPU输出的解复位信号。

步骤404，以指定的时钟速率采集得到解复位信号中的边沿信号。

步骤406，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

其中，CPU又称之为中央处理器，所谓中央处理器(central processing unit，简称CPU)作为计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元。而PCIE设备是与CPU挂接，PCIE设备是一种使用PCIE技术的设备，而PCIE(peripheral componentinterconnect express，高速串行计算机扩展总线标准)。

其中，存储设备中可设置有CPLD器件，所谓CPLD器件(Complex Programmablelogic device，复杂可编程逻辑器件)广泛应用于服务器产品、存储产品的主板上，实现基本的上电时序电路控制。

其中，存储设备采集CPU的解复位信号，所谓解复位信号是一种复位控制信号，这里的解复位信号是一种周期性跳变的复位控制信号。CPLD器件采集到CPU的解复位信号后，可以以指定的时钟速率采集解复位信号中的边沿信号，这里的边沿信号是解复位信号中发生跳变的信号。其中，指定的时钟速率是CPLD器件设置的信号采集的频率，可以通过该时钟速率准确地采集到解复位信号中的边沿信号。其中，在另一个实施例中，指定的时钟速率可以是20纳秒的时钟速率。

进一步地，延时预定时间后，这里的预定时间可以根据实际业务需求、产品需求或实际应用场景进行确定得到。再根据边沿信号对PCIE设备执行复位操作。即，在采集到解复位信号中的边沿信号后，延时一定时间后，对CPU挂接的PCIE设备执行一次复位。

因此，通过CPLD器件的输入管脚与该CPU的信号输出管脚连接，该CPLD器件的输出管脚与该PCIE设备的信号输入管脚连接，这种简单方便的系统结构，能够采集CPU输出的解复位信号，并获取解复位信号中的边沿信号，根据边沿信号对PCIE设备执行复位操作。PCIE设备复位后，再次尝试与CPU协商，经过此操作，可以简单方便地解决存储设备出现降带宽的问题。

在一个实施例中，如图5所示，存储设备的复位方法还包括：

步骤502，接收CPU输出的当前关键信号。

步骤504，判断当前关键信号是否为解复位信号。

步骤506，在当前关键信号为解复位信号时，则执行步骤以指定的时钟速率采集解复位信号中的边沿信号。

步骤508，在当前关键信号不是解复位信号时，则不做任何处理。

其中，由于CPU的输出包括多种类型的信号，不单单是解复位信号，而这里的当前关键信号是CPU输出的控制信号，因此，需要对CPU输出的控制信号进行检测，CPLD器件需要对接收到的CPU输出的当前关键信号进行校验，确定当前关键信号是否是解复位信号，如果是，则执行步骤以指定的时钟速率采集解复位信号中的边沿信号，如果不是，则不做任何处理。因为只有这种解复位信号才能实现PCIE设备的复位，而其他类型的控制信号无法达到。

其中，判断当前关键信号是否为解复位信号具体可以是，根据当前关键信号的信号类型来判断是否是解复位信号，或者可以根据当前关键信号的控制功能来判断是否是解复位信号。

其中，检测当前关键信号是否为解复位信号具体可以是，根据当前关键信号的信号类型来判断是否是解复位信号，或者可以根据当前关键信号的控制功能来判断是否是解复位信号。

在另一个实施例中，解复位信号是一种周期性的控制信号，解复位信号是一种高低电平信号周期性跳变的信号。因此，还可以通过信号的形态来检测当前关键信号是否是解复位信号。

其中，CPU包括信号输入管脚和信号输出管脚，CPU的信号输出管脚用于输出当前关键信号，但是CPU的信号输出管脚可能输出各种类型的当前关键信号，因此，与CPU的信号输出管脚连接的CPLD器件需要判断当前关键信号是否为解复位信号，即CPLD器件需要对CPU输出的控制信号进行一层筛选，得到解复位信号。

在一个实施例中，根据边沿信号对PCIE设备执行复位操作，包括：在延时预定时间后，根据边沿信号生成复位信号，并将复位信号发送至PCIE设备，使得PCIE设备根据复位信号执行复位操作。

其中，CPLD器件在延时预定时间后，根据边沿信号对PCIE设备执行复位操作具体可以是，CPLD器件在达到延时预定时间后，可以根据边沿信号生成复位信号。其中，预定时间可以根据实际业务需求、实际产品需求或实际应用场景进行确定，根据边沿信号生成复位信号，可以是在采集到边沿信号后，CPLD器件产生一个复位信号，或者还可以是，将边沿信号转换为复位信号。最后，CPLD器件将复位信号发送至PCIE设备中，使得PCIE设备根据复位信号进行复位操作。其中，复位操作是用来使得PCIE设备恢复到起始状态的操作。

其中，在一个实施例中，CPLD器件可以输出100毫秒的低脉冲信号为复位信号，PCIE设备根据这100毫秒的低脉冲信号对PCIE设备进行复位操作。其中，脉冲指电子电路中的电平状态突变，既可以是突然升高(脉冲的上升沿)，也可以是突然降低(脉冲的下降沿)，一般脉冲在电平突变后，又会在很短的时间内恢复原来的电平状态。

在一个实施例中，解复位信号在CPU启动前为第一类电平信号，CPU启动完成后为第二类电平信号，在CPU的启动过程中，解复位信号会从第一类电平信号跳变至第二类电平信号，产生前边沿信号，前边沿信号为边沿信号。

其中，CPU启动前，解复位信号处于第一类电平信号，在CPU启动完成后，解复位信号跳变为第二类电平信号，其中，第一类电平信号与第二类电平信号是两种不同类型的电平信号。具体地，在CPU的刚启动至启动完毕过程中，解复位信号会发生跳变，具体是从第一类电平信号跳变至第二类电平信号，在跳变过程中，会产生前边沿信号，这里的前边沿信号为上述边沿信号。其中，所谓前边沿信号是指解复位信号中第一个发生跳变的边沿信号。

其中，所谓电平信号是指用电平值表示的信号，电平值分为高电平“1”和低电平值“0”，电平即“电压平台”，指的是电路中某一点电压的高低状态。

在一个实施例中，在一个实施例中，第一类电平信号为低电平信号，第二类电平信号为高电平信号，在CPU的启动过程中，解复位信号会产生上升沿的跳变，得到上升沿信号，前边沿信号为上升沿信号。

其中，第一类电平信号可以为低电平信号，第二类电平信号可以为高电平信号，低电平信号一般是指为电平值为0的电平信号，高电平一般是指电平值为1的电平信号，在CPU的启动开始，至启动完毕这个过程中，解复位信号会从低电平信号跳转至高电平信号，此时会立马产生1个上升沿的跳变，这个首次发生上升沿跳变的信号可以称之为上升沿信号。其中，可以将这个跳变过程产生的上升沿信号确定为前边沿信号，即上述边沿信号。

其中，数字电路中，数字电平从低电平(数字“0”)变为高电平(数字“1”)的那一瞬间称之为上升沿。而上升沿触发是当信号有上升沿时的开关动作，当电位由低变高而触发输出变化的就叫上升沿触发。也就是当测到的信号电位是从低到高也就是上升时就触发，叫做上升沿触发。

在一个具体的实施例中，提供了一种存储设备的复位方法，具体包括以下步骤：

1、接收所述CPU输出的当前关键信号。

2、判断所述当前关键信号是否为解复位信号。

3、在所述当前关键信号为解复位信号时，则执行步骤5。

4、在所述当前关键信号不是解复位信号时，则不做任何处理。

5、以指定的时钟速率采集得到所述解复位信号中的边沿信号。

6、在延时预定时间后，根据所述边沿信号对PCIE设备执行复位操作。

6-1、在延时预定时间后，根据所述边沿信号生成复位信号，并将所述复位信号发送至所述PCIE设备，使得所述PCIE设备根据所述复位信号执行复位操作。

其中，解复位信号在所述CPU启动前为第一类电平信号，所述CPU启动完成后为第二类电平信号，在所述CPU的启动过程中，所述解复位信号会从所述第一类电平信号跳变至所述第二类电平信号，产生前边沿信号，所述前边沿信号为所述边沿信号。

其中，第一类电平信号为低电平信号，所述第二类电平信号为高电平信号，在所述CPU的启动过程中，所述解复位信号会产生上升沿的跳变，得到上升沿信号，所述前边沿信号为所述上升沿信号。

在一个具体的解决服务器存储产品降带宽的应用场景中，可以通过以下步骤解决服务器产品出现降带宽的问题：

1、选定CPU启动的关键信号：平台的解复位信号。该信号接到CPLD的输入管脚上。

2、CPU端挂接的PCIE设备的PERST信号接到CPLD管脚，CPLD端作为控制部分，把该管脚配置为输出。

3、CPLD端采集CPU平台的解复位信号，该信号在平台启动前为低电平，平台启动完成后为高电平，因此会产生1个上升沿的跳变。CPLD的以20ns的时钟速率进行数据采集，能准确的采集到该上升沿的跳变，这也是选用CPLD器件的重要原因之一。

4、CPLD端根据CPU的平台解复位的边沿信号，延时一定时间后，对CPU端挂接的PCIE设备的PERST信号执行一次复位(CPLD输出100ms的低脉冲)，这个操作要跟平台的BIOS配合恰当。

综上，选用CPU端输出的关键信号，例如可以选用CPU的输出的解复位信号，该信号在CPU启动完成之前的信号为低电平，启动完成之后的信号为高电平，这样CPLD端就可以抓取到这个信号的上升沿，CPLD采集到该信号后延迟一段时间，可以对CPU挂接的PCIE设备的PERST信号执行一次复位操作(CPLD输出100ms的低脉冲)，这个操作需配合BIOS设备。经过此操作后，可以方便的解决服务器产品出现的降带宽问题。

应该理解的是，虽然上述流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，上述流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

在一个实施例中，如图6所示，提供了一种存储设备的复位装置600，包括：获取模块602、采集模块604和执行模块606，其中：

获取模块602，用于获取CPU输出的解复位信号。

采集模块604，用于以指定的时钟速率采集得到所述解复位信号中的边沿信号。

执行模块606，用于在延时预定时间后，根据所述边沿信号对PCIE设备执行复位操作。

在一个实施例中，存储设备的复位装置600用于接收所述CPU输出的当前关键信号，判断所述当前关键信号是否为解复位信号，在所述当前关键信号为解复位信号时，则执行步骤以指定的时钟速率采集所述解复位信号中的边沿信号，在所述当前关键信号不是解复位信号时，则不做任何处理。

在一个实施例中，执行模块606还用于在延时预定时间后，根据所述边沿信号生成复位信号，并将所述复位信号发送至所述PCIE设备，使得所述PCIE设备根据所述复位信号执行复位操作。

在一个实施例中，解复位信号在所述CPU启动前为第一类电平信号，所述CPU启动完成后为第二类电平信号，在所述CPU的启动过程中，所述解复位信号会从所述第一类电平信号跳变至所述第二类电平信号，产生前边沿信号，所述前边沿信号为所述边沿信号。

在一个实施例中，第一类电平信号为低电平信号，所述第二类电平信号为高电平信号，在所述CPU的启动过程中，所述解复位信号会产生上升沿的跳变，得到上升沿信号，所述前边沿信号为所述上升沿信号。

因此，通过存储设备的复位装置的结构方式，可以通过采集到CPU输出的解复位信号，并获取解复位信号中的边沿信号，根据边沿信号对PCIE设备执行复位操作。PCIE设备复位后，再次尝试与CPU协商，经过此操作，可以简单方便地解决存储设备出现降带宽的问题。

关于存储设备的复位装置的具体限定可以参见上文中对于存储设备的复位方法的限定，在此不再赘述。上述存储设备的复位装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

在一个实施例中，提供了一种存储设备，该存储设备可以是服务器，其内部结构图可以如图7所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种存储设备的复位方法。

在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图8所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种存储设备的复位方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。

本领域技术人员可以理解，图7或图8中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，提供了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，处理器执行计算机程序时实现以下步骤：获取CPU输出的解复位信号，以指定的时钟速率采集得到解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：接收CPU输出的当前关键信号，判断当前关键信号是否为解复位信号，在当前关键信号为解复位信号时，则执行步骤以指定的时钟速率采集解复位信号中的边沿信号，在当前关键信号不是解复位信号时，则不做任何处理。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：在延时预定时间后，根据边沿信号生成复位信号，并将复位信号发送至PCIE设备，使得PCIE设备根据复位信号执行复位操作。

在一个实施例中，解复位信号在所述CPU启动前为第一类电平信号，所述CPU启动完成后为第二类电平信号，在所述CPU的启动过程中，所述解复位信号会从所述第一类电平信号跳变至所述第二类电平信号，产生前边沿信号，所述前边沿信号为所述边沿信号。

在一个实施例中，第一类电平信号为低电平信号，所述第二类电平信号为高电平信号，在所述CPU的启动过程中，所述解复位信号会产生上升沿的跳变，得到上升沿信号，所述前边沿信号为所述上升沿信号。

在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：获取CPU输出的解复位信号，以指定的时钟速率采集得到解复位信号中的边沿信号，在延时预定时间后，根据边沿信号对PCIE设备执行复位操作。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：接收CPU输出的当前关键信号，判断当前关键信号是否为解复位信号，在当前关键信号为解复位信号时，则执行步骤以指定的时钟速率采集解复位信号中的边沿信号，在当前关键信号不是解复位信号时，则不做任何处理。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：在延时预定时间后，根据边沿信号生成复位信号，并将复位信号发送至PCIE设备，使得PCIE设备根据复位信号执行复位操作。

在一个实施例中，解复位信号在所述CPU启动前为第一类电平信号，所述CPU启动完成后为第二类电平信号，在所述CPU的启动过程中，所述解复位信号会从所述第一类电平信号跳变至所述第二类电平信号，产生前边沿信号，所述前边沿信号为所述边沿信号。

在一个实施例中，第一类电平信号为低电平信号，所述第二类电平信号为高电平信号，在所述CPU的启动过程中，所述解复位信号会产生上升沿的跳变，得到上升沿信号，所述前边沿信号为所述上升沿信号。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种存储设备，所述存储设备包括存储主板，其特征在于，所述存储主板设置有CPU、CPLD器件和PCIE设备，所述CPLD器件的输入管脚与所述CPU的信号输出管脚连接，所述CPLD器件的输出管脚与所述PCIE设备的信号输入管脚连接，其中：

所述CPLD器件用于采集所述CPU的解复位信号，以指定的时钟速率采集所述解复位信号中的边沿信号，在延时预定时间后，根据所述边沿信号对所述PCIE设备执行复位操作。

2.根据权利要求1所述的设备，其特征在于，所述CPLD器件还用于接收所述CPU发送的当前关键信号，确定所述当前关键信号是否为解复位信号，若所述当前关键信号为解复位信号，则执行步骤以指定的时钟速率采集所述解复位信号中的边沿信号，反之，若所述当前关键信号不是所述解复位信号，则不做任何处理。

3.根据权利要求1所述的设备，其特征在于，所述解复位信号在所述CPU启动前为第一类电平信号，所述CPU启动完成后为第二类电平信号，在所述CPU的启动过程中，所述解复位信号会从所述第一类电平信号跳变至所述第二类电平信号，产生前边沿信号，所述前边沿信号为所述边沿信号。

4.根据权利要求3所述的设备，其特征在于，所述第一类电平信号为低电平信号，所述第二类电平信号为高电平信号，在所述CPU的启动过程中，所述解复位信号会产生上升沿的跳变，得到上升沿信号，所述前边沿信号为所述上升沿信号。

5.根据权利要求1所述的设备，其特征在于，所述CPLD器件在延时预定时间后，根据所述边沿信号对所述PCIE设备执行复位操作，包括：

所述CPLD器件在延时预定时间后，根据所述边沿信号生成复位信号，将所述复位信号发送至所述PCIE设备中，使得所述PCIE设备根据所述复位信号进行复位操作。

6.一种CPLD器件，其特征在于，所述CPLD器件的输入管脚接入CPU的解复位信号，所述CPLD器件的输出管脚接入PCIE设备的复位信号，其中：

所述CPLD器件用于采集所述CPU的解复位信号，以指定的时钟速率采集所述解复位信号中的边沿信号，在延时预定时间后，根据所述边沿信号对所述PCIE设备执行复位操作。

7.一种存储设备的复位方法，所述方法应用于存储设备，所述方法包括：

通过CPLD器件获取CPU输出的解复位信号；

通过所述CPLD器件以指定的时钟速率采集得到所述解复位信号中的边沿信号；

在延时预定时间后，通过所述CPLD器件根据所述边沿信号对PCIE设备执行复位操作。

8.根据权利要求7所述的方法，其特征在于，所述方法还包括：

通过所述CPLD器件接收所述CPU输出的当前关键信号；

通过所述CPLD器件判断所述当前关键信号是否为解复位信号；

在所述当前关键信号为解复位信号时，则执行所述通过所述CPLD器件以指定的时钟速率采集所述解复位信号中的边沿信号的步骤；

在所述当前关键信号不是解复位信号时，则通过所述CPLD器件不做任何处理。

9.根据权利要求7所述的方法，其特征在于，所述通过所述CPLD器件根据所述边沿信号对PCIE设备执行复位操作，包括：

在延时预定时间后，通过所述CPLD器件根据所述边沿信号生成复位信号，并将所述复位信号发送至所述PCIE设备，使得所述PCIE设备根据所述复位信号执行复位操作。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求7至9中任一项所述的方法的步骤。